TW202141480A - 用於初始化電阻式記憶體裝置之技術 - Google Patents

Abstract

本文中之實施例描述初始化電阻式記憶體裝置(例如，非揮發性及揮發性記憶體裝置)之技術。在一個方法中，跨一記憶體單元之一電阻變化材料施加一第一電壓以形成一初始細絲(filament)且執行多個循環以調節該初始細絲。該多個循環之各者包含：跨該電阻變化材料施加具有一第一極性之一第二電壓；及跨該電阻變化材料施加具有一第二極性之一第三電壓。

Description

用於初始化電阻式記憶體裝置之技術

非揮發性記憶體係可甚至在斷電之後儲存資訊之一記憶體裝置類型。非揮發性記憶體(NVM)裝置可為唯讀記憶體或隨機存取記憶體(RAM)且可使用各種技術。一類非揮發性RAM係電阻式RAM，包含諸如絲狀電阻式隨機存取記憶體(RRAM或ReRAM)單元、介面RRAM單元、磁阻式RAM (MRAM)單元、相變記憶體(PCM)單元(例如，硫屬化合物，包含鍺、銻及碲之合金)、憶阻器記憶體元件及可程式化金屬化單元(例如，導電橋接RAM (CBRAM)單元)之技術。包含用於雙極及單極操作兩者之金屬氧化物、電解質裝置之RRAM單元歸因於其快速操作時間及低功率效能而係用於嵌入式及獨立應用程式之一有前途的非揮發性記憶體裝置。然而，RRAM單元可展現記憶體陣列中之大電阻變動，諸如自千位元(Kbits)至十憶位元(Gbits)(或甚至百萬兆位元(Tbits))。電阻變動可導致一RRAM單元之一低電阻狀態(LRS)及一高電阻狀態(HRS)之一寬電阻分佈。電阻變動亦可導致用於多級單元狀態(MLC)之中間狀態(IMS)之一寬電阻分佈。寬電阻分佈可使記憶體陣列設計及使用困難。 US 2011/176351 A1涉及一種非揮發性記憶體裝置，其包含記憶體層和控制單元，該記憶體包含電阻變化層。控制單元經組態以使電阻變化層在高電阻狀態和低電阻狀態之間轉變。US 2015/287919 A1涉及一種在第一電極上方形成電阻切換層及第二電極的方法。該方法包括施加形成電壓、初始重設電壓、第一設定電壓、第二重設電壓、第二設定電壓。第二設定電壓低於第一設定電壓。US 2011/216574 A1涉及一種非揮發性半導體記憶體器件，其包括複數個第一、第二線，複數個記憶體單元和控制電路。控制電路經組態以施加成形操作，設定操作和重設操作。US 2016/148681 A1涉及一種記憶體單元之平行形成的方法，記憶體單元包含記憶體和多工器。多工器經組態以平行選擇複數個位元線、偵測記憶體單元的形成以及自已形成記憶體單元斷開形成偏壓。US 2012/230085 A1涉及一種自動形成電路，其使恆定電流在選定的記憶體單元中流動。US 9025396 B1涉及一種記憶體裝置，包含在低阻抗狀態和較高阻抗狀態之間可程式化的複數個可程式化阻抗元件。

根據本發明的一個實施例，本發明涉及一種用於初始化一電阻式記憶體裝置之方法。該方法包括：跨一記憶體單元之一電阻變化材料施加一第一電壓以形成一初始細絲；及執行複數個循環以調節該初始細絲。該複數個循環之各者包括：跨該電阻變化材料施加具有一第一極性之一第二電壓；及跨該電阻變化材料施加具有一第二極性之一第三電壓。 根據本發明的另一實施例，本發明涉及一種設備，其包括：平行初始化電路；及一記憶體單元，其耦合至該平行初始化電路。該記憶體單元包括一電阻變化材料。該平行初始化電路將控制一FORM演算法以：在一限流FORM操作中跨該記憶體單元之該電阻變化材料施加一第一電壓以形成具有一第一電流之一初始細絲；且執行複數個細絲強化循環以強化該初始細絲之細絲特性以獲得具有比該初始細絲強之細絲特性之一細絲。該複數個細絲強化循環之各者包括：一第一操作，其跨該電阻變化材料施加具有一第一極性之一第二電壓；及一第二操作，其跨該電阻變化材料施加具有一第二極性之一第三電壓。當將該第一電壓施加至該電阻變化材料時，通過該電阻變化材料之一第一電流限於小於當將該第二電壓施加至該電阻變化材料時，通過該電阻變化材料之一第二電流限制之一值。 根據本發明的又一實施例，本發明涉及一種初始化一絲狀電阻式隨機存取記憶體(RRAM)單元之方法。該方法包括：導致一第一電流流過該絲狀RRAM單元之氧化物層以產生具有一第一組細絲特性之一初始細絲；在一第一循環中，跨該氧化物層施加具有一第一極性之一第一電場；在該第一循環中，跨該氧化物層施加具有一第二極性之一第二電場；及在該第一循環之後，在一或多個額外循環中重複該施加具有該第一極性之該第一電場及該施加具有該第二極性之該第二電場以形成具有大於該第一組細絲特性之一第二組細絲特性之該絲狀RRAM單元之一細絲。當跨該氧化物層施加該第一電場時，通過該氧化物層之一第一電流小於通過該氧化物層之一第二電流。

本文中之實施例描述使用一FORM演算法來初始化一非揮發性記憶體單元以強化該非揮發性記憶體單元之一細絲之細絲特性之技術。如上文中描述，RRAM單元展現大電阻變動，從而導致一陣列之非揮發性記憶體單元之LRS及HRS中之一寬電阻分佈。本文中描述之實施例可使電阻分佈變窄。特定言之，本文中描述之實施例控制HRS、LRS、IMS或其任何組合之電阻分佈之尾位元分佈。儘管本文中關於RRAM單元描述各種實施例，然而其他實施例可與不同絲狀RAM技術(包含(舉例而言) CBRAM單元、可程式化金屬化單元或類似者)一起使用。類似地，實施例可用於其他電阻式變化單元(包含(舉例而言)介面RRAM單元、MRAM單元、PCM單元或其他可程式化金屬化單元)中。再者，儘管本文中描述之各種實施例係關於非揮發性記憶體裝置中之RRAM單元，然而在其他實施例中，本文中描述之技術可用於其中無需資料保留之記憶體裝置，諸如用於揮發性記憶體裝置中。 圖1係圖解說明根據一項實施例之處於製造及操作之不同階段之一RRAM單元之一方塊圖。RRAM單元係由任何數目之材料製成之一離散、非揮發性、可重寫電阻式記憶體單元。在描繪之實施例中，RRAM單元經製造為一初始單元100，包含安置在一頂部電極104與一底部電極106之間之氧化物層102中之電阻變化材料。電阻變化材料可為介電材料，以及具有不同電阻狀態之其他材料，諸如各種金屬氧化物，如氧化鉿(HfO₂ )或氧化鈦(TiOx)。在一項實施例中，氧化物層102包含一單個氧化物。在另一實施例中，氧化物層102包含多個氧化物。再者，應注意，儘管圖1中展示一單個氧化物層，然而在其他實施例中，可使用多氧化物層。頂部電極104可包含導電材料，例如，金屬、含金屬混合物、導電摻雜半導體材料及類似者。底部電極106亦可包含導電材料。在描繪之實施例中，底部電極106可包含氮化鈦(TiN)。替代地，可使用其他導電材料或障壁金屬。 一旦初始單元100經製造(往往在製造測試期間)，即可對該初始單元100執行一形成操作(本文中亦被稱為FORM操作)，從而導致FORM操作之後之一單元108。在形成操作期間，跨氧化物層102中之電阻變化材料施加一電壓以形成一初始細絲109。在FORM之後之單元108之一後續使用期間，可在一重設操作(本文中亦被稱為RESET操作)中跨氧化物層102施加另一電壓以斷開細絲，如RESET操作之後之單元110之斷開細絲111中展示。RESET操作之後之單元110在一HRS中。再者，在FORM之後之單元108之後續使用期間，可在一設定操作(本文中亦被稱為SET操作)中跨氧化物層102施加另一電壓以再形成細絲，如SET操作之後之單元112之再形成細絲113中展示。SET操作之後之單元112在一LRS中。應注意，儘管圖1中圖解說明之初始細絲109經圖解說明為一特定細絲間隙位置處之一單個細絲，然而在其他實施例中，細絲間隙可出現在切換層之任何位置處且可在氧化物層102中形成多個細絲。 FORM操作可導致使氧化物層(其通常係一絕緣體)透過在施加一電壓之後形成之一細絲(或導電路徑)導電。習知地，使用一足夠高電壓來產生初始細絲。如本文中描述，相較於習知FORM操作，本文中描述之實施例之FORM操作可利用一較低電壓或一較低電流。應注意，本文中描述之實施例係關於跨氧化物層施加之電壓。在其他實施例中，可使用不同FORM條件，諸如電壓限制或電流限制。可由空位或金屬缺陷遷移產生細絲109。在其中氧化物層102包含HfO₂ 之一項實施例中，FORM操作在氧化物層102中產生缺陷(稱為氧空位)，其等係其中已移除氧之接合位置。氧空位可充電且在一電場下驅動。氧離子及氧空位以類比於其他半導體技術中之電子及電洞之概念之一方式操作，但是介電膜中之氧空位之移動之物理機制不同於一半導體裝置中之電子/電洞之移動之物理機制。一旦形成細絲109，細絲即可被重設(斷開，從而導致高電阻)或設定(再形成，從而導致較低電阻)。亦應注意，可在FORM及SET操作中產生多個細絲(或導電路徑)。 習知地，基於絲狀之RRAM單元(諸如基於HfO之RRAM單元)需要一形成操作以最初形成細絲。執行此形成操作以使能夠使用RRAM單元來儲存資料。此形成操作僅需完成一次，且通常將在一製造測試中完成。習知地，相較於一正常寫入操作，此形成操作係緩慢的。舉例而言，習知FORM操作可為每一位址數百微秒(μs)。由於形成操作相較於正常寫入操作係緩慢的，因此涉及之測試時間係此等RRAM技術之可行性之一關注點。再者，本文中描述的係可顯著減少總形成時間，從而導致製造測試期間之更快速形成操作之一平行測試模式之技術。 再者，使用習知FORM操作產生之細絲係不均勻的且可能具有非所要大電阻變動。特定言之，藉由裝置之操作方法控制電阻分佈。將電壓施加至RRAM單元以藉由在介於頂部電極與底部電極之間之介質中產生弱導電細絲而啟動記憶體裝置。形成期間之細絲係不均勻的且可能具有非所要大電阻變動。如上文中描述，電阻變動導致LRS及HRS之寬電阻分佈，諸如圖2中圖解說明。 圖2係展示根據一個實施方案之具有習知細絲特性之一記憶體陣列之一寬電阻分佈之一圖表200。圖表200展示具有習知細絲特性之記憶體陣列相對於作為一任意單位(A.U.)之電阻之一累積百分比。使用習知FORM操作，陣列之全部所得單元皆使用一SET操作進行設定且所得單元經測試以判定其等之電阻。如展示，當電阻介於1與1.7個電阻(A.U)之間時，在LRS中量測記憶體單元之100%之一累積百分比。自此，累積百分比在所謂之一LRS尾位元分佈202中逐漸減少。再者，使用一RESET操作重設陣列之單元且所得單元經測試以判定其等之電阻。如展示，高於4.5電阻(A.U)，在HRS中量測累積百分比。在HRS中，累積百分比亦在所謂之一HRS尾位元分佈204中逐漸減少。如圖2中展示，HRS及LRS之尾位元分佈可為有問題的且製造RRAM以供可靠使用需要更好電阻分佈。電阻變動亦可影響針對多級單元狀態之IMS中之電阻分佈。 本文中描述之所提出之FORM演算法之實施例提供對HRS、LRS、IMS或其任何組合之電阻分佈之尾位元分佈之控制。可使用所提出之FORM演算法來控制電阻分佈。在一些實施例中，將一電壓施加至RRAM單元以藉由在介於一頂部電極與一底部電極之間之介質(例如，氧化物層)中產生一弱導電細絲而啟動記憶體裝置。最初，形成期間之細絲可能係不均勻的且可能具有大電阻變動。接著，增強導電細絲之一系列數個操作(例如，SET操作)及使細絲斷裂(例如，RESET操作)緊隨初始形成操作以塑形並強化細絲，從而導致HRS、LRS及IMS之一較緊密電阻分佈。序列可為數個SET操作，接著進行數個RESET操作。SET及RESET可以均勻或非均勻頻率操作。SET及RESET操作之數目可自1次變化至任何數目次(例如，1000次或甚至更多)。在記憶體裝置經歷此序列之後，記憶體裝置可類似於一習知RRAM單元正常操作，但具有記憶體陣列中之更好尾位元分佈以改良位元良率或改良諸如保留時間或持久性之裝置特性。 圖3及圖6至圖8圖解說明一FORM操作之多個實施例，包含一限流FORM操作(亦被稱為一部分FORM操作)及多個細絲強化循環以強化初始細絲之細絲特性以獲得具有比初始細絲更強之細絲特性之一細絲。細絲強化循環亦可被稱為細絲調節或細絲塑形循環。 圖3係根據一項實施例之使用一限流FORM操作302 (初始部分FORM操作)及多個細絲強化循環303來初始化一非揮發性記憶體裝置之一方法300。該方法300以限流FORM操作302開始。限流部分FORM操作302可包含跨一非揮發性記憶體單元之電阻變化材料施加一第一電壓以形成具有一第一限制電流(例如，小於50微安培μA)之一初始細絲，諸如圖1中圖解說明之初始細絲109。方法300亦包含多個細絲強化循環303。細絲強化循環303之各者包含跨電阻變化材料施加具有一第一極性之一第二電壓之一第一操作304及跨介電電阻變化材料施加具有不同於第一極性之一第二極性之一第三電壓之一第二操作306。在另一實施例中，第二電壓及第三電壓亦具有不同量值。當在初始限流FORM操作302中將第一電壓施加至電阻變化材料時，通過電阻變化材料之一第一電流限於一值，該值小於在將第二電壓施加至電阻變化材料時通過電阻變化材料之一第二電流限制(例如，大於50μA)。在描繪之實施例中，在第二操作306之前執行第一操作304。在其他實施例中，可改變順序，使得在第一操作304之前執行第二操作306。在一些實施例中，可執行一系列多個第一操作304，接著進行一系列多個第二操作306，或反之亦然。在方法300之FORM操作之一些情況中，細絲強化循環303之第一操作304及第二操作306分別為使用前SET操作及使用前RESET操作。使用前SET操作可類似於在記憶體單元之實際使用期間所使用之一SET操作，諸如在RESET操作之後之單元112中圖解說明。舉例而言，相較於實際使用期間所使用之SET操作，使用前SET操作可使用類似或更小電流。使用前RESET操作可類似於在記憶體單元之實際使用期間所使用之一RESET操作且可使用相較於實際使用期間所使用之RESET操作之類似或更小電流，諸如在RESET操作之後之單元110中圖解說明。然而，在其他情況中，細絲強化循環303之一者之第一操作304及第二操作306不一定需要實際上設定或重設細絲。在其他情況中，習知SET及RESET操作可用於第一操作304及第二操作306。在其他實施例中，使用前SET操作可使用與在記憶體單元之實際使用期間所使用之SET操作完全相同之電壓(電流或其他特性)。在一項實施例中，方法300之執行導致具有圖1中圖解說明之初始細絲109之單元108。一旦使用方法300形成初始細絲109，即可在使用期間執行後續RESET及SET操作，從而分別導致RESET操作之後之單元110且導致SET操作之後之單元112，如圖1中圖解說明。 如圖3中進一步圖解說明，方法300包含一驗證操作308以驗證HRS及LRS之單元電阻。若驗證操作失敗，則可在一或多個額外細絲強化循環303中重複循環。再者，在其中使用SET、使用前SET、RESET及使用前RESET操作之一些情況中，可藉由驗證操作308驗證此等操作。替代地，驗證操作308可為選用的。 在一些實施例中，SET操作設定或製成細絲，而RESET操作使細絲斷開或斷裂。本文中描述之實施例不限於多個細絲強化循環303中之多個SET及RESET操作，而是可包含施加具有相反極性(相反電場)之電壓以強化及弱化部分FORM操作302中產生之細絲之第一操作304及第二操作306。更明確言之，第一操作304增大、增強或以其他方式強化部分FORM操作302中產生之初始細絲之導電性，而無關於細絲是否被視為設定。類似地，第二操作306降低、減少、劣化或以其他方式弱化部分FORM操作302中產生之初始細絲之導電性，而無關於細絲是否被視為重設(亦被稱為斷開)。第一操作及第二操作(或明確言之在一些情況中製成及斷開細絲)之重複循環建立強細絲特性。較強細絲特性改良電阻分佈，如下文關於圖4圖解說明並描述。 在一些情況中，第一操作304及第二操作306係製造測試之部分。在此等情況中，第一操作304可被視為一使用前SET操作，其可使用與在記憶體單元之使用期間所使用之SET操作類似之電流或較小之電流，且第二操作306可被視為一使用前RESET操作，其可使用與在記憶體單元之使用期間所使用之RESET操作類似之電流或較小之電流。在其他情況中，第一操作304及第二操作306係在記憶體單元可用於在正常操作期間(舉例而言，在記憶體陣列之一首次啟動時)儲存資訊之前之記憶體單元之一首次使用之部分。在其他實施例中，可藉由一BIST電路執行一些或全部所提出之FORM操作(諸如方法300)。 為了比較，在圖2中展示習知FORM操作之電阻分佈且在圖4中展示上文中關於圖3之方法300描述之所提出之FORM操作之電阻分佈。使用所提出之FORM操作中之操作序列，如圖4中展示般妥善地控制記憶體陣列之尾位元。特定言之，圖表400展示具有習知細絲特性之記憶體陣列相對於作為一任意單位(A.U.)之電阻之一累積百分比。使用方法300之所提出之FORM操作，陣列之全部所得單元皆使用一SET操作進行設定且所得單元經測試以判定其等之電阻。如展示，當電阻介於1與1.5個電阻(A.U)之間時，在LRS中量測記憶體單元之100%之一累積百分比。自此，累積百分比在所謂之一LRS尾位元分佈402中逐漸減少。相較於圖2之LRS尾分佈202，LRS尾位元分佈402緊密(或窄)得多。再者，相較於圖2之HRS尾分佈204，一HRS尾位元分佈404較緊密(或較窄)。如圖4中展示，由於來自方法300中之所提出之FORM操作之較強細絲特性，HRS及LRS之尾位元分佈可為較緊密的。強細絲特性導致較少電阻變動，如圖4之圖表400中展示。 應注意，圖表200及400中展示之資料係來自一1電晶體-1電阻器(1T1R)記憶體陣列結構。所提出之FORM操作可改良1選擇器-1電阻器(1S1R)及1TnR/1SnR記憶體陣列之尾位元分佈。類似地，如在本文中之實施例中描述之FORM操作之操作可應用於其他絲狀電阻式單元。亦應注意，所提出之FORM操作可在一製造測試期間藉由一控制器控制或藉由一內建自測(BIST)電路控制。BIST電路可與(若干)記憶體單元整合在一相同積體電路晶粒中。替代地，BIST電路可整合至具有具記憶體單元之多個積體電路之一記憶體子系統中。在一些實施例中，可在FORM操作中之循環期間使用一讀取操作。替代地，在循環期間無需讀取操作。類似地，可在一特定數目之循環之後或在各循環期間驗證單元電阻。各循環中之驗證操作可增加測試時間，但一特定數目之循環之後之驗證操作可使用最小額外測試時間來驗證單元電阻。替代地，在FORM操作之循環期間可能無需驗證操作。 在用於初始化一非揮發性記憶體裝置之一方法之另一實施例中，跨一非揮發性記憶體單元之一電阻變化材料施加一第一電壓以形成一初始細絲。接著，在用於斷開並再形成初始細絲之一第一循環中，跨電阻變化材料施加具有一第一極性之一第二電壓且跨電阻變化材料施加具有一第二極性之一第三電壓。第二電壓可在絕對量值上大於第一電壓。類似地，第三電壓可在絕對量值上大於第一電壓。在其他實施例中，第二電壓可在絕對量值上小於第一電壓。再者，在其他實施例中，在施加第二電壓期間，改變電流限制(例如，電流限制比在施加第一電壓期間更高)。在第一循環之後，使用一或多個額外循環來斷開並再形成初始細絲。重複循環強化細絲之細絲特性。在一項實施例中，施加第二電壓以將電阻變化材料置於一LRS中且第三電壓係將電阻變化材料置於HRS中。在另一實施例中，作為一SET操作(或使用前SET操作)之部分，施加第二電壓以將電阻變化材料設定在一LRS中且作為一RESET操作(或使用前RESET操作)之部分，施加第三電壓以將電阻變化材料重設在一HRS中。在一進一步實施例中，可驗證SET操作、RESET操作或該兩者。在一進一步實施例中，當SET操作或RESET操作之至少一者失敗時，執行斷開並再形成初始細絲之至少一個額外循環。 如本文中描述，施加第一電壓及其中施加第二電壓及第三電壓之多個循環可為製造測試期間之一FORM操作之部分。可使用技術在特定功能循環之後對一或多個細絲進行塑形以達成較好分佈以延長單元壽命。替代地，可在非揮發性記憶體單元之一首次實際使用時或之前執行FORM操作。施加第一電壓亦可被視為一限流FORM操作之部分或初始部分FORM操作。限流FORM操作可導致通過電阻變化材料之小於50微安培(50 μA)之一電流。FORM操作之重複循環之其他操作可導致等於限流FORM操作之電流、至多用於記憶體單元之SET及RESET操作之典型電流(諸如介於50 μA與100 μA之間)。再者，如本文中描述，非揮發性記憶體單元係一RRAM單元且電阻變化材料可為一介電材料，諸如氧化鉿(HfO₂ )。替代地，非揮發性記憶體單元可為其他基於細絲之電阻式記憶體技術(例如，CBRAM、可程式化金屬化單元或類似者)且電阻變化材料可為其中可形成一或多個細絲或其他導電路徑之其他類型之固態材料。 在一進一步實施例中，非揮發性記憶體裝置包含多個位元線及多個字線。非揮發性記憶體單元可耦合至一位元線及一字線。在一項實施例中，在所提出之FORM操作期間，可使用一或多個額外位元線啟動位元線。在另一實施例中，在一正常陣列存取期間，額外位元線超過針對一正常讀取或寫入操作啟動之位元線。替代地，在所提出之FORM操作期間可使用一或多個額外字線啟動字線。此亦被稱為平行形成測試模式。在另一實施例中，額外字線連接至相同位元線上之單元。下文中關於圖5描述用於平行形成測試模式之電路之一項實施例。 在初始化一絲狀RRAM單元之方法之另一實施例中，導致一第一電流流過絲狀RRAM單元之氧化物層以產生具有一第一組細絲特性之一初始細絲。在一第一循環中跨氧化物層施加具有一第一極性之一第一電場且在該第一循環中跨氧化物層施加具有一第二極性之一第二電場。在第一循環之後，重複此程序，在一或多個額外循環中施加具有第一極性之第一電場且施加具有第二極性之第二電場以形成具有大於第一組細絲特性之一第二組細絲特性之絲狀RRAM單元之一細絲。換言之，第一循環及一或多個額外循環強化初始細絲以具有第二組細絲特性。細絲特性可包含資料保留特性、持久性特性、針對後續SET及RESET操作之延遲特性、導電間隙距離、保留、循環之後之保留、電阻分佈(包含LRS尾位元分佈及HRS尾位元分佈)或類似者。在產生初始細絲時流過氧化物層之一第一電流限於小於在跨氧化物層施加第一電場時通過氧化物層之一第二電流限制之一值。 在一進一步實施例中，可導致第一電流並行流過一RRAM裝置之多個絲狀RRAM單元。絲狀RRAM單元之第二特性集合減少HRS或LRS之至少一者中之電阻變動。減少之電阻變動導致更好電阻分佈。特定言之，RRAM裝置可具有較好HRS尾位元分佈、較好LRS尾位元分佈、較好IMS尾位元分佈或其任何組合。 圖5係展示根據一項實施例之一非揮發性記憶體裝置500之一平行形成測試模式之一電路圖。非揮發性記憶體裝置500包含具有多個RRAM單元之一RRAM記憶體陣列502。各RRAM單元係一1T/1R。非揮發性記憶體裝置500可包含一些或全部平行初始化電路501。非揮發性記憶體裝置500亦包含列解碼器/驅動器504及行解碼器/BL-SL MUX 506。列解碼器/驅動器504接收控制信號(包含一列位址(ROWADD))，且基於經解碼列位址而解碼並啟動單元列之一者。列解碼器/驅動器504亦可被稱為一字線解碼器。行解碼器/BL-SL MUX 506接收控制信號(包含一行位址(COLADD))，且基於經解碼行位址而解碼並啟動單元行之一者。行解碼器/BL-SL MUX 506亦接收一位元線信號(VBL)以控制耦合至RRAM單元之位元線及源極線之一多工器。行解碼器/BL-SL MUX 506可被分成多個電路，包含一行解碼器及一位元線(BL)及源極線(SL)多工器。 如圖5中圖解說明，非揮發性記憶體裝置500亦包含字線電流限制電路508以在FORM操作以及使用RRAM記憶體陣列502期間之後續SET操作期間限制電流。RRAM設計可在FORM及SET操作期間使用電流限制電路來控制細絲形成且產生較好電阻分佈，如本文中描述。應注意，WL電流限制電路508可限制用於字線及源極線兩者之電流。描繪之實施例圖解說明一個電流限制技術。在其他實施例中，可使用其他電流限制技術及對應電路。 在一項實施例中，此等電流限制技術與平行初始化電路501之額外電路組合以使能夠同時形成多個字線及/或多個位元線，其中各RRAM單元限於相同值。在圖5之描繪之實施例中，可將額外電路添加至列解碼器/驅動器504及行解碼器/BL-SL MUX 506。舉例而言，將邏輯閘添加至列解碼器/驅動器504且將邏輯閘添加至行解碼器/BL-SL MUX 506以允許回應於一第一控制信號(ROWGRP信號)而並行啟動多個字線及/或回應於一第二控制信號(COLGRP信號)而並行啟動多個位元線。並行形成之單元之最大數目可僅受各單元在其形成時可汲入之電流量限制。FORM演算法之所提出之實施例使用針對初始形成操作(部分FORM操作)之極低電流限制，從而允許並行啟動大量列、行或兩者。在一些情況中，因為低電流故可針對初始形成操作啟動整個晶片。在一項實施例中，電流限制可使用一或多個組態暫存器、一或多個熔絲或類似者程式化(例如，I_FORM 、I_SET )。並行啟動之字線、位元線或兩者之數目亦為可程式化的。在其他實施例中，電流限制電路可僅限制字線之電流。在其他實施例中，電流限制電路可僅限制源極線之電流。用於FORM操作之低電流使測試模式能夠並行形成許多單元，從而減少一總形成時間。當FORM操作係一製造測試之部分時，此減少之總形成時間可導致較短測試時間。 再者，如圖5中圖解說明，可藉由一控制器510控制非揮發性記憶體裝置500。控制器510可為在製造測試期間執行如本文中描述之FORM演算法以形成RRAM記憶體陣列502之RRAM單元之一裝置或系統之部分。在一項實施例中，控制器510在非揮發性記憶體裝置500外部且作為如本文中(包含關於下文中描述之方法600、700及800)描述之FORM演算法之部分，在外部起始及/或控制用於平行初始化RRAM記憶體陣列502之RRAM單元之電路。在一項實施例中，控制器510係整合在非揮發性記憶體裝置500之相同積體電路晶粒上之一BIST電路之部分。平行初始化電路501可據稱包含控制器510及額外電路以作為FORM演算法之部分，控制RRAM記憶體陣列502之RRAM單元之初始化操作。平行初始化電路可藉由控制器510在外部起始或藉由控制器510在內部起始，諸如在被實施為一內部BIST電路時。BIST電路可包含執行FORM演算法之邏輯。BIST電路可包含用以控制平行初始化電路501之額外電路以允許如本文中描述之RRAM記憶體陣列502之多個RRAM單元之平行初始化之邏輯。 在一項實施例中，控制器510執行一FORM演算法以：在一限流FORM操作中跨一非揮發性記憶體單元之電阻變化材料施加一第一電壓以形成具有一第一電流之一初始細絲；且執行多個細絲強化循環以強化初始細絲之細絲特性以獲得非揮發性記憶體單元中之具有比初始細絲更強之細絲特性之一細絲。細絲強化循環之各者可包含跨電阻變化材料施加具有一第一極性之一第二電壓之一第一操作及跨電阻變化材料施加具有一第二極性之一第三電壓之一第二操作。當將第一電壓施加至電阻變化材料時，流過該電阻變化材料之一第一電流小於當將第二電壓施加至該電阻變化材料時，流過該電阻變化材料之一第二電流。在一些實施例中，第一電流小於50 μA。如本文中描述，第一操作可為一使用前SET操作且第二操作可為一使用前RESET操作。可在首次使用非揮發性記憶體單元以儲存資訊之前執行FORM演算法之限流FORM操作、使用前SET操作及使用前RESET操作。 在另一實施例中，作為FORM演算法之部分，控制器510在跨電阻變化材料施加第一電壓時，並行啟動多個位元線。在另一實施例中，作為FORM演算法之部分，控制器510在跨電阻變化材料施加第一電壓時，並行啟動多個字線。類似地，控制器510可在施加第一電壓時，以及在執行重複循環之第一操作及第二操作時，並行啟動多個位元線且並行啟動多個字線。在另一實施例中，額外字線連接至相同位元線上之單元。作為FORM演算法之部分，控制器510可驗證第一操作或第二操作之至少一者，且在第一操作或第二操作之至少一者失敗時，執行至少一個額外細絲強化循環。 圖6係根據另一實施例之使用一限流FORM操作及多個細絲強化循環來初始化一非揮發性記憶體裝置之一方法600。該方法600執行一FORM演算法，以執行限流FORM操作(方塊602)開始。方塊602處之限流FORM操作可被視為一初始部分FORM，其中使用限制電流快速產生細絲且一旦產生細絲(諸如圖1中圖解說明之初始細絲109)即關閉電流。亦可據稱方塊602處產生之初始細絲具有一第一組細絲特性。針對記憶體陣列之全部位址重複方塊602。替代地，此可針對全部平行位址執行。一旦已完成全部位址或平行位址，方法600之FORM演算法即執行多個細絲強化循環，包含一使用前SET操作(方塊604)，接著進行一使用前RESET操作(方塊606)。方塊604及606可被重複N次，其中N係一正整數。在一些情況中，N可為一預定數字。在其他情況中，N係可程式化的。在重複方塊604及606 N次之後，方法600之FORM演算法執行一驗證操作(方塊608)以自方塊604及606之使用前SET及使用前RESET操作之多個循環驗證SET或RESET。若驗證操作在方塊608處失敗，則方法600之FORM演算法返回以執行方塊604及606之一或多個額外循環，直至驗證操作不失敗。假定方塊608處之一成功驗證操作，方法600之FORM演算法針對全部位址重複此程序，返回至方塊604以針對下一位址執行方塊604、606處之使用前SET及使用前RESET操作。一旦完成全部位址，方法600即結束。在一項實施例中，方法600之執行導致具有圖1中圖解說明之初始細絲109之單元108。一旦使用方法600形成初始細絲109，即可在使用期間執行後續RESET及SET操作，從而分別導致RESET操作之後之單元110且導致SET操作之後之單元112，如圖1中圖解說明。 應注意，方塊604處之使用前SET操作及方塊606處之使用前RESET操作可使用相較於一習知SET操作及一習知RESET操作中所使用類似或更小之電流。可能無需方塊604處之使用前SET操作、方塊606處之使用前RESET操作如習知SET及RESET操作所完成般實際設定或重設細絲。更重要的是，使用前SET及使用前RESET操作施加具有相反極性之電場以強化在方塊602處產生之初始細絲。使用前SET及使用前RESET操作之重複循環強化細絲以具有比第一組細絲特性更好之一第二組細絲特性。此等第二組細絲特性亦比使用如本文中描述之習知FORM操作產生之細絲更好。 圖7係根據另一實施例之使用一限流FORM操作及多個細絲強化循環來初始化一非揮發性記憶體裝置之一方法700。該方法700執行一FORM演算法，以執行限流FORM操作(方塊702)開始。方塊702處之限流FORM操作可被視為一初始部分FORM，其中使用限制電流快速產生細絲且一旦產生細絲即關閉電流。亦可據稱方塊602處產生之初始細絲具有一第一組細絲特性。在一些實施例中，針對記憶體陣列之全部位址重複方塊702。替代地，此可針對全部平行位址執行。一旦已完成全部位址或平行位址，方法700之FORM演算法即執行多個細絲強化循環，包含一使用前SET操作(方塊704)，接著進行一使用前RESET操作(方塊706)。可針對全部位址重複方塊704及706。在針對全部位址重複方塊604及606之後，方法700之FORM演算法執行一驗證操作(方塊708)以自方塊704及706之使用前SET及使用前RESET操作驗證SET或RESET。若驗證操作在方塊708處失敗，則方法返回以執行方塊704及706之操作，直至驗證操作不失敗。假定方塊708處之一成功驗證操作，方法700重複此程序N次，其中N係一正整數。在一些情況中，N可為一預定數字。在其他情況中，N係可程式化的。特定言之，方法700針對N個循環之各者返回至方塊704。一旦程序已被重複N次，方法700即結束。在一項實施例中，方法700之執行導致具有圖1中圖解說明之初始細絲109之單元108。一旦使用方法700形成初始細絲109，即可在使用期間執行後續RESET及SET操作，從而分別導致RESET操作之後之單元110且導致SET操作之後之單元112，如圖1中圖解說明。 圖8係根據另一實施例之使用一限流FORM操作及多個細絲強化循環來初始化一非揮發性記憶體裝置之一方法800。該方法800執行一FORM演算法，以進入一FORM模式(方塊802)開始。FORM演算法初始化一組平行字線或一組平行位元線之選擇且初始化列及行位址暫存器(方塊804)。方法800之FORM演算法執行限流FORM操作(方塊806)。方塊806處之限流FORM操作可被視為一初始部分FORM，其中使用限制電流快速產生細絲且一旦產生細絲，即關閉電流。亦可據稱方塊806處產生之初始細絲具有一第一組細絲特性。在方塊808處，位址遞增，且針對記憶體陣列之全部位址重複方塊806。一旦已完成全部位址，方法800之FORM演算法即初始化列及行位址暫存器(方塊810)。接著，方法800之FORM演算法執行多個細絲強化循環。一個循環包含一使用前SET操作(方塊812)及一使用前RESET操作(方塊814)。在方塊812及814之後，FORM演算法在方塊816處遞增位址且針對下一循環返回至方塊812。方塊812、814及816可被重複N次，其中N係一正整數(其係可程式化或預定的)。方法800之FORM演算法初始化列及行位址暫存器(方塊818)。接著，方法800之FORM演算法執行一驗證操作(方塊820)以自方塊812及814之使用前SET及使用前RESET操作驗證SET或RESET。方塊822處之FORM演算法判定驗證操作是否通過。若驗證操作未通過，則FORM演算法可重複循環，將位址指示為不良，執行一修復操作(例如，將失敗位元之位址重新映射至冗餘記憶體單元)，或其任何組合。若驗證針對各自位址之驗證操作，則FORM演算法返回至方塊818以針對記憶體陣列之全部位址重複程序。舉例而言，當在返回至方塊820之前驗證操作在方塊822處通過時，位址可遞增。一旦針對全部位址完成程序，方法800即結束。在另一實施例中，在方塊812及814之後，可執行一驗證操作。在一項實施例中，方法800之執行導致具有圖1中圖解說明之初始細絲109之單元108。一旦使用方法800形成初始細絲109，即可在使用期間執行後續RESET及SET操作，從而分別導致RESET操作之後之單元110且導致SET操作之後之單元112，如圖1中圖解說明。 在上述描述中，陳述眾多細節。然而，受益於本發明之一般技術者將明白，可在無此等特定細節之情況下實踐本實施例。在一些例項中，以方塊圖形式而非詳細展示眾所周知的結構及裝置，以避免混淆描述。 本文中使用詞「實例」或「例示性」以意謂充當一實例、例項或圖解。本文中描述為「實例」或「例示性」之任何態樣或設計不一定解釋為與其他態樣或設計相比較佳或有利。實情係，詞「實例」或「例示性」之使用意欲以一具體方式呈現概念。如本發明中使用，術語「或」意欲意謂一包含性「或」而非一排他性「或」。即，除非另有指定，或自上下文清楚，否則「X包含A或B」意欲意謂自然包含性排列之任一者。即，若X包含A；X包含B；或X包含A及B兩者，則在任何前述例項下滿足「X包含A或B」。另外，如本發明及隨附發明申請專利範圍中使用之冠詞「一(a及an)」通常應解釋為意謂「一或多個」，除非另有指定或自上下文清楚係關於一單數形式。此外，貫穿全文使用術語「一實施例」或「一項實施例」或「一實施方案」或「一個實施方案」並非意欲意謂相同實施例或實施方案，除非如此描述。 上述描述陳述眾多特定細節(諸如特定系統、組件、方法等等之實例)，以便提供對數個實施例之一充分理解。然而，熟習此項技術者將明白，可在無此等特定細節之情況下實踐至少一些實施例。在其他例項中，眾所周知的組件或方法未詳細描述或以簡單方塊圖格式呈現以避免不必要地混淆本實施例。因此，上文中陳述之特定細節僅為例示性的。特定實施方案可自此等例示性細節變化且仍預期處於本實施例之範疇內。 上文描述包含特定術語及圖式符號以提供對本實施例之一詳盡理解。在一些例項中，術語及符號可暗示實踐本實施例所無需之特定細節。舉例而言，特定數目之位元、信號路徑寬度、傳訊或操作頻率、組件電路或裝置及類似者之任一者可不同於上文在替代實施例中描述之彼等。再者，展示或描述為多導體信號鏈路之電路元件或電路區塊之間之互連可替代地為單導體信號鏈路，且單導體信號鏈路可替代地為多導體信號鏈路。展示或描述為單端之信號及傳訊路徑亦可為差分的，且反之亦然。類似地，描述或描繪為具有高態有效或低態有效邏輯位準之信號在替代實施例中可具有相反邏輯位準。可使用金屬氧化物半導體(MOS)技術、雙極技術或其中可實施邏輯及類比電路之任何其他技術來實施積體電路裝置內之組件電路。關於術語，當一信號被驅動至一低或高邏輯狀態(或充電至一高邏輯狀態或放電至一低邏輯狀態)以指示一特定條件時，該信號據稱「經確證」。相反地，一信號據稱「經撤銷確證」以指示該信號被驅動(或充電或放電)至除經確證狀態以外之一狀態(包含一高或低邏輯狀態，或可在信號驅動電路轉變至一高阻抗條件(諸如一開路汲極或開路集電極條件)時出現之浮動狀態)。當一信號驅動電路在耦合於該信號驅動電路與一信號接收電路之間之一信號線上確證(或撤銷確證，若藉由上下文明確陳述或指示)一信號時，該信號驅動電路據稱將該信號「輸出」至該信號接收電路。一信號線據稱在該信號線上確證一信號時「啟動」，且在撤銷確證該信號時「撤銷啟動」。此外，附至信號名稱之前綴符號「/」指示信號係一低態有效信號(即，經確證狀態係一邏輯低狀態)。亦使用一信號名稱上方之一線(例如，「」)來指示一低態有效信號。本文中使用術語「耦合」來表示一直接連接以及透過一或多個中介電路或結構之一連接。積體電路裝置「程式化」可包含(舉例而言且不限於)：回應於一主機指令而將一控制值載入至一暫存器或裝置內之其他儲存電路中且因此控制裝置之一操作態樣；透過一次性程式化操作(例如，在裝置生產期間熔斷一組態電路內之熔絲)建立一裝置組態或控制裝置之一操作態樣；及/或將裝置之一或多個選定接腳或其他接觸結構連接至參考電壓線(亦被稱為捆紮)以建立一特定裝置組態或裝置之操作態樣。使用術語「例示性」來表達一實例而非一偏好或需求。雖然已參考實施例之特定細節來描述實施例，但將明白，可在不背離實施例之較寬精神及範疇之情況下對實施例作出各種修改及改變。舉例而言，實施例之任一者之特徵或態樣可至少在切實可行之情況下與任何其他實施例組合或代替其對等特徵或態樣應用。相應地，說明書及圖式將被視為闡釋性而非限制性意義。 應瞭解，上述描述意欲為闡釋性而非限制性的。熟習此項技術者在閱讀且理解上述描述後將明白許多其他實施例。因此，應參考隨附發明申請專利範圍連同此等發明申請專利範圍所授權之等效物之完整範疇來判定實施例之範疇。 雖然已參考實施例之特定細節來描述實施例，但將明白，可在不背離實施例之較寬精神及範疇之情況下對實施例作出各種修改及改變。舉例而言，實施例之任一者之特徵或態樣可至少在切實可行之情況下與任何其他實施例組合或代替其對等特徵或態樣應用。相應地，說明書及圖式將被視為闡釋性而非限制性意義。

100:初始單元 102:氧化物層 104:頂部電極 106:底部電極 108:單元 109:初始細絲 110:單元 111:斷開細絲 112:單元 113:再形成細絲 200:圖表 202:低電阻狀態(LRS)尾位元分佈 204:高電阻狀態(HRS)尾位元分佈 300:方法 302:限流FORM操作 303:細絲強化循環 304:第一操作 306:第二操作 308:驗證操作 400:圖表 402:低電阻狀態(LRS)尾位元分佈 404:高電阻狀態(HRS)尾位元分佈 500:非揮發性記憶體裝置 501:平行初始化電路 502:電阻式隨機存取記憶體(RRAM)記憶體陣列 504:列解碼器/驅動器 506:行解碼器/BL-SL MUX 508:字線電流限制電路 510:控制器 600:方法 602:方塊 604:方塊 606:方塊 608:方塊 700:方法 702:方塊 704:方塊 706:方塊 708:方塊 800:方法 802:方塊 804:方塊 806:方塊 808:方塊 810:方塊 812:方塊 814:方塊 816:方塊 818:方塊 820:方塊 822:方塊

在隨附圖式之圖中藉由實例且非藉由限制圖解說明本發明。 圖1係圖解說明根據一項實施例之處於製造及操作之不同階段之一RRAM單元之一方塊圖。 圖2係展示根據一個實施方案之具有習知細絲特性之一記憶體陣列之一寬電阻分佈之一圖表。 圖3係根據一項實施例之使用一限流FORM操作及多個細絲強化循環來初始化一非揮發性記憶體裝置之一方法。 圖4係展示根據一項實施例之具有較強細絲特性之一記憶體陣列之一較窄電阻分佈之一圖表。 圖5係展示根據一項實施例之一非揮發性記憶體裝置之一平行形成測試模式之一電路圖。 圖6係根據另一實施例之使用一限流FORM操作及多個細絲強化循環來初始化一非揮發性記憶體裝置之一方法。 圖7係根據另一實施例之使用一限流FORM操作及多個細絲強化循環來初始化一非揮發性記憶體裝置之一方法。 圖8係根據另一實施例之使用一限流FORM操作及多個細絲強化循環來初始化一非揮發性記憶體裝置之一方法。

300:方法

302:限流FORM操作

303:細絲強化循環

304:第一操作

306:第二操作

308:驗證操作

Claims (20)

1. 一種用於初始化一電阻式記憶體裝置之方法，該方法包括： 跨一電阻式隨機存取記憶體單元(RRAM)之一金屬氧化物材料施加一第一電壓以形成一初始細絲(initial filament)；及 執行複數個循環以調節該初始細絲，其中該複數個循環之各者包括： 跨該金屬氧化物材料執行一第一操作以施加具有一第一極性之一第二電壓；及 跨該金屬氧化物材料執行一第二操作以施加具有一第二極性之一第三電壓。
2. 如請求項1之方法，其中該金屬氧化物係氧化鉿（HfO₂ ）或氧化鈦（TiOx）之至少一者。
3. 如請求項1之方法，其中該電阻式記憶體裝置包括複數個位元線，且其中該RRAM單元耦合至該複數個位元線之一位元線，其中該方法進一步包括在該施加該第一電壓期間啟動該位元線及該複數個位元線之一或多個額外位元線。
4. 如請求項1之方法，其中該電阻式記憶體裝置包括複數個字線，且其中該RRAM單元耦合至該複數個字線之一字線，其中該方法進一步包括在該施加該第一電壓期間啟動該字線及該複數個字線之一或多個額外字線。
5. 如請求項4之方法，其中該電阻式記憶體裝置包括複數個位元線，且其中該RRAM單元耦合至該複數個位元線之一位元線，且其中該一或多個額外字線連接至與耦合至該RRAM單元之該位元線相同之一位元線上之RRAM單元。
6. 如請求項1之方法，進一步包括： 驗證該第一操作或該第二操作之至少一者，且 在該第一操作或該第二操作之該至少一者失敗時，執行至少一個額外循環以調節該初始細絲。
7. 如請求項1之方法，其中在一限流FORM操作中跨該金屬氧化物材料施加一第一電壓。
8. 如請求項1之方法，其中該第一操作係一使用前SET操作。
9. 如請求項8之方法，其中該第二操作係一使用前RESET操作。
10. 如請求項9之方法，其中在該RRAM單元之一首次使用之前執行該限流FORM操作、該使用前SET操作及該使用前RESET操作。
11. 一種設備，其包括： 平行初始化電路；及 一電阻式隨機存取記憶體(RRAM)單元，其耦合至該平行初始化電路，該RRAM單元包括一金屬氧化物材料，其中該平行初始化電路係用以控制一FORM演算法以： 跨該RRAM單元之該金屬氧化物材料施加一第一電壓以形成具有一第一電流的一初始細絲；且 執行複數個細絲強化循環以強化該初始細絲之細絲特性以獲得具有比該初始細絲強之細絲特性之一細絲，其中該複數個細絲強化循環之各者包括： 一第一操作，其跨該金屬氧化物材料施加具有一第一極性之一第二電壓；及 一第二操作，其跨該金屬氧化物材料施加具有一第二極性之一第三電壓， 其中當該第一電壓施加至該金屬氧化物材料時，通過該金屬氧化物材料之一第一電流被限制小於當該第二電壓施加至該金屬氧化物材料時通過該金屬氧化物材料之一第二電流限制。
12. 如請求項11之設備，其中該金屬氧化物係氧化鉿（HfO₂ ）或氧化鈦（TiOx）之至少一者。
13. 如請求項11之設備，其進一步包括複數個位元線，其中該RRAM單元經由該平行初始化電路耦合至該複數個位元線之一位元線，其中該平行初始化電路將在跨該金屬氧化物材料施加該第一電壓時，啟動該位元線及該複數個位元線之一或多個額外位元線。
14. 如請求項11之設備，其進一步包括複數個字線，其中該RRAM單元經由該平行初始化電路耦合至該複數個字線之一字線，其中作為該FORM演算法之部分，該平行初始化電路將在跨該金屬氧化物材料施加該第一電壓時，啟動該字線及該複數個字線之一或多個額外字線。
15. 如請求項14之設備，其中該平行初始化電路將進一步驗證該第一操作或該第二操作之至少一者，且在該第一操作或該第二操作之該至少一者失敗時，執行至少一個額外循環以調節該初始細絲。
16. 如請求項11之設備，其中該平行初始化電路包括一內建自測(BIST)電路，該BIST電路可與該RRAM單元實施在一相同積體電路晶粒上。
17. 如請求項11之設備，其中在一限流FORM操作中跨該金屬氧化物材料施加一第一電壓。
18. 如請求項11之設備，其中該第一操作係一使用前SET操作。
19. 如請求項18之設備，其中該第二操作係一使用前RESET操作。
20. 如請求項19之設備，其中在該RRAM單元之一首次使用之前執行該限流FORM操作、該使用前SET操作及該使用前RESET操作。

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