CN116504819A - 一种沟槽型功率半导体芯片制备方法及芯片 - Google Patents

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Abstract

一种沟槽型功率半导体芯片的制备方法和沟槽型功率半导体芯片。该方法通过将金属层直接与多晶硅连接，除去了表面POLY层，使得芯片表面不产生层与层之间的台阶交叠爬坡，微填充问题彻底解决，可靠性大幅提高；沟槽型功率半导体芯片表面4层结构简化到3层结构，同时改变了多晶硅栅极的形成与互联方式，将原有技术多晶硅沟槽‑‑‑多晶硅总线‑‑‑栅极金属的三级互联的形式，变成多晶硅沟槽‑‑‑栅极金属二级互联的形式，去除了表面多晶硅汇流条，工艺大大简化，使得芯片利用效率大幅提高。

Description

一种沟槽型功率半导体芯片制备方法及芯片
技术领域
本发明涉及功率器件领域，具体涉及一种沟槽型功率半导体芯片的制备方法及该制备方法制得的沟槽型功率半导体芯片。
背景技术
IGBT等功率器件作为必需的开关器件广泛应用在变频器和逆变器等电路结构中。沟槽型功率半导体芯片的结构经历了外延型、PT型、NPT型、沟槽+FS型等数个代别的发展，随着其结构变化，IGBT的性能得到不断优化和提升，其静态损耗和关断损耗都不断的减小，功率密度也随之不断提高。
FS型功率器件，即场截止型功率器件，一般是以区熔单晶硅片为衬底，并逐次进行正背面工艺。在进行背面工艺时，首先需将衬底减得很薄，FS型功率半导体器件对衬底的减薄厚度要求可谓是极为苛刻。比如说600V～1200V FS型IGBT要求厚度为60um～120um, 跟纸张的厚度差不多，减薄后很容易发生翘曲，且在后续的工艺过程中极易出现碎片和翘曲等工艺风险。减薄后将通过特殊的方法形成的N+场截止层，即FS层。FS层可以通过离子注入并进行高温退火深扩散形成，也可以通过质子注入并退火的方法形成。FS型功率半导体器件具有更低的导通压降和更快的开关频率。FS层使得功率半导体芯片可以做得更薄，因此可以获得较低的导通压降；也由于FS层对衬底载流子的复合作用和对电场的缓冲作用使得功率器件关断时会有更快的关断速度。
IGBT正面的沟槽（沟槽栅）结构，是区别于Planar（平面栅）结构的存在，沟槽结构使得IGBT的导通沟道的方向从水平变成垂直流动，这使得相同的芯片面积内可以放得下更多的原胞，也就是说原胞密度大大增加，同样的芯片面积下，沟槽结构器件比Planar结构导通的电流更大。
现有技术发展至今在诸多技术层面已经达到瓶颈，在某些方面也表现出了一些不足。现有芯片的正面沟槽结构，芯片上面的电极Gate是由两部分多晶硅构成的，一部分为垂直深入沟槽里的多晶硅，另一部分是平铺在芯片表面的多晶硅；这两部分多晶硅是相互连通的，并由氧化层包裹；沟槽中的多晶硅是IGBT的实际栅极，负责在氧化层的另一侧形成导电沟道，平铺在芯片表面的多晶硅栅极主要有两方面作用：其一，将沟槽里的多晶硅栅极互相连通；其二，形成栅极表面的布线，将所有沟槽栅多晶硅，统一短接到围绕在芯片周边的栅极总线Gate Bus上，并统一汇总至Gate PAD电极。在工艺实现方式上，多晶硅栅极一般采用如下工艺实现，首先在硅的表面激光刻蚀成密集的沟槽区域，然后通过氧化工艺形成栅极氧化层，第三步淀积一层多晶硅填满沟槽，并平铺在硅片的表面，第四步，通过刻蚀工艺形成表面的多晶硅布线。芯片表面多晶硅层与沟槽相连形成栅极布线。这种方式需要用到一层POLY光刻板，每根沟槽都要汇总到一条很宽的Gate bus上，Gate Bus一般围绕芯片一圈，并且形成多根叉指深入到芯片内部以连接沟槽。因此，现有技术存在如下不足：
不足1：大面积的Gate Bus布线的存在占用了有效原胞区的空间，这些区域实质上形成了芯片空间的浪费；
不足2：由多晶硅构成的Gate Bus在淀积工艺时一般进行原位掺杂，具有较低的电阻率，这样栅极上加的Gate电压信号会通过Gate Bus迅速传导到每根沟槽上。然而，实际情况下，即便是进行原位掺杂的多晶硅GateBus,电阻率依然无法与金属直接比拟，金属铝的电阻率为2.65欧姆·厘米;铜为1.67欧姆·厘米；而原位掺杂的多晶硅电阻率为10以上；可见多晶硅电阻实际上是存在的，而且越是离栅极PAD远端区域，多晶硅电阻越不可忽视。在一些大芯片设计中，由于多晶硅电阻存在，栅极电压传导到远端会形成一定的电压损耗，造成远端的原胞开启不充分或不开启等风险。
不足3：由于POLY层表面刻蚀图案的存在，在刻蚀边缘会形成台阶，POLY层上面淀积的氧化层需要填充这些台阶，增加了填充风险，很容易形成空洞等填充缺陷。同时沟槽区域与POLY搭接的区域也会形成三维空间上的台阶。这些台阶的存在，严重影响栅极可靠性，形成栅极漏电等，影响芯片的可靠性。
不足4：在芯片的表面存在多晶硅栅极的区域形成金属-氧化层-多晶硅-氧化层-硅的多层结构，每种不同的物质都有不同的材料特性，比如说热膨胀系数，多晶硅的热膨胀系数为2.6e-6/K,而SiO2的热膨胀系数为0.5e-6/K,而铝的热膨胀系数为23.2e-6/K,在多晶硅淀积完成后，后续还有几个上千度的热过程，热膨胀系数的差异容易形成芯片表面各层之间的应力损伤，影响芯片的可靠性。
不足5：传统技术需要用到一层多晶硅版进行多晶硅刻蚀，形成栅极布线。工艺上相对更加繁琐，因为用到多晶硅光刻板，就需要涉及到光刻胶涂覆，光刻板应用对准，光刻胶曝光，多晶硅刻蚀等一系列的工艺过程，无形中增加了器件的生产周期，也增加了工艺成本。
发明内容
本发明的目的是提供一种沟槽型功率半导体芯片的制备方法及该制备方法制得的沟槽型功率半导体芯片，以克服现有技术中存在的上述诸多不足，简化工艺、提高芯片利用效率。
为实现上述发明目的，本发明的技术方案如下：
本发明的第一方面提供了一种沟槽型功率半导体芯片的制备方法，包括如下步骤：
在硅基衬底1表面形成P型掺杂的P阱区域2；
在硅基衬底1上刻蚀梳齿状的沟槽;
在沟槽表面上形成氧化层3，并在沟槽中淀积多晶硅4，使得多晶硅材料填满所述沟槽；
在间隔沟槽周围形成N型掺杂的N阱区域6；
淀积一层钝化层7；在紧邻N阱区域6的硅基衬底1上形成第一微沟槽区域9；在沟槽中形成第二微沟槽区域10；
蒸镀或溅射金属层11，使得金属层11填充所述第一、第二微沟槽区域并均匀覆盖在整个表面；
刻蚀所述金属层11形成栅极12和源极13的金属布线，部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的栅极；部分所述第一微沟槽区域9以及部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的源极。
进一步的，所述在硅基衬底1上刻蚀梳齿状的沟槽包括：
采用激光刻蚀工艺在硅基衬底1上刻蚀出梳齿状的沟槽；沟槽的宽度为0.4um～1.5um,深度为3um～8um，沟槽的间距为0.8um～5um。
进一步的，所述在沟槽表面上形成氧化层3，并在沟槽中淀积多晶硅4，使得多晶硅材料填满所述沟槽的步骤包括：
形成覆盖在沟槽表面和硅基衬底1上的氧化层3；
淀积多晶硅层4,使多晶硅材料填满沟槽，并覆盖硅基衬底1表面；
采用正面研磨工艺，清除覆盖在硅基衬底1上的多晶硅层以及氧化层3。
进一步的，形成氧化层3的氧化工艺的温度为1050℃～1175℃,时间30min～60min;形成的氧化层的厚度为70nm～150nm;
多晶硅层的厚度为0.8um～1.2um,多晶硅材料的电阻率为8～15欧姆·厘米。
进一步的，所述在间隔沟槽周围形成N型掺杂的N阱区域6的步骤包括：
涂覆一层光刻胶5覆盖整个硅基衬底1表面,并采用N型区注入光刻板曝光所述光刻胶5，形成N型区注入窗口；
通过所述N型区注入窗口，注入N型掺杂杂质；
去除所述光刻胶5，退火，形成所述N阱区域6；
其中，所述N型掺杂杂质的注入剂量为1e15～1e16cm-2。
进一步的，所述淀积一层钝化层7；在沟槽中形成第一微沟槽区域10；在紧邻N阱区域6的硅基衬底1上形成第二微沟槽区域9的步骤包括：
采用淀积工艺淀积一层钝化层7，所述钝化层为二氧化硅层,厚度为0.8um～1.5um;
涂覆一层通孔刻蚀光刻胶8，使其覆盖整个硅基衬底1的表面,并采用通孔掩膜板曝光该光刻胶形成刻蚀窗口;
采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的硅基衬底1上的钝化层7，以及继续刻蚀一定厚度的硅基衬底1，形成所述第一微沟槽区域9；
采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的沟槽上的钝化层7，以及继续刻蚀一定厚度的沟槽，形成所述第二微沟槽区域10；
去除光刻胶8；
进行所述第一微沟槽区域和第二微沟槽区域的回流退火。
进一步的，所述回流退火的温度为900℃～950℃，时间为30min～120min。
本发明的第二方面提供了一种沟槽型功率半导体芯片，包括硅基衬底1；
所述硅基衬底1表面形成有P型掺杂的P阱区域2；
所述硅基衬底1上刻蚀有梳齿状的沟槽;
所述沟槽表面上形成有氧化层3，沟槽中填充有多晶硅4；
间隔沟槽周围形成有N型掺杂的N阱区域6；
还包括钝化层7，形成在所述硅基衬底1和沟槽表面上；在紧邻N阱区域6的硅基衬底1上形成有第一微沟槽区域9；在沟槽中形成有第二微沟槽区域10；
还包括金属层11，所述金属层11填充所述第一、第二微沟槽区域并覆盖在部分表面；部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的栅极；部分所述第一微沟槽区域9以及部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的源极。
进一步的，所述沟槽的宽度为0.4um～1.5um,深度为3um～8um，沟槽的间距为0.8um～5um。
进一步的，所述氧化层的厚度为70nm～150nm; 所述钝化层为二氧化硅层,厚度为0.8um～1.5um。
综上所述，本发明提供了一种沟槽型功率半导体芯片的制备方法和沟槽型功率半导体芯片，该方法通过将金属层直接与多晶硅连接，除去了表面POLY层，使得芯片表面不产生层与层之间的台阶交叠爬坡，微填充问题彻底解决，可靠性大幅提高；芯片表面4层结构简化到3层结构，同时改变了多晶硅栅极的形成与互联方式，将原有技术多晶硅沟槽---多晶硅总线---栅极金属的三级互联的形式，变成多晶硅沟槽---栅极金属二级互联的形式，去除了表面多晶硅汇流条，工艺大大简化，使得芯片利用效率大幅提高。
与现有技术相比，本发明的有益效果在于：
1、将原有技术多晶硅沟槽---多晶硅总线---栅极金属的三级互联的形式，变成多晶硅沟槽---栅极金属直接互联的形式。金属的电导率显著高于多晶硅材料，栅极金属走线产生的寄生电阻和电感很小。因此栅极信号损失很小，距离栅极PAD远端的原胞也能保证很好的开启效果。
2、芯片表面没有了大面积的多晶硅栅极总线的排布，节省10%-20%的空间进行原胞区排布，使得芯片表面空间的应用效率显著提高。
3、相比于传统器件结构，本发明节省了一层多晶硅光刻版的运用。省下了该层板的运用所带来的光刻胶涂覆、光刻板应用对准、光刻胶曝光、多晶硅刻蚀等一系列工艺过程。能够显著的缩短IGBT器件的生产周期，同时由于工艺步骤的减少，晶圆制备的成本也能够下降。
4、在工艺上，采用了研磨工艺将表面覆盖的凹凸不平的多晶硅材料的芯片表面做研磨处理，直到露出硅基衬底，此时覆盖在衬底表面的多晶硅材料被清除干净，芯片表面光滑平整。后续的氧化层淀积后芯片表面依然光滑平整。传统技术中因存在多晶硅层而存在刻蚀台阶，在后续的氧化工艺中也会形成氧化层的台阶，在界面拐角等微小的地方可能会形成填充缺陷；在多晶硅层的上表面拐角处氧化层也需要完全包裹多晶硅，容易引起裂缝等应力问题。本发明因为没有多晶硅台阶和氧化层台阶，氧化层完美而平整的覆盖在芯片表面形成非常好的钝化隔离层，不需要包裹。芯片的可靠性非常高，特别适用于汽车级沟槽型功率半导体芯片应用。
5、沟槽中的多晶硅通过通孔直接连接金属电极，在源极金属区域开孔，直接连接至芯片的源极；在栅极金属区域开孔，直接连接至栅极。
6、本发明中，芯片表面的每条沟槽变得相互独立，给芯片设计提供了巨大的灵活性和便利性。可以根据参数需要灵活定义每条沟槽是连接到源极，还是连接到栅极。可以通过减少沟槽宽度和沟槽之间的间距来大幅提高芯片的电流密度，同时可以将一些沟槽与源极相连，使得芯片的输入电容并没有明显增加，所以该方法可以使芯片的动态和静态参数都获得明显的提高。
7、本发明的制备方法中所涉及到的热过程也可以获得非常大的简化，只保留两个热过程便形成良好的P阱和N阱结构。第一个必要的热过程是栅极氧化层形成的过程，在栅极氧化层形成的同时为P阱区推结和退火。该温度为1050℃～1175℃，氧化退火时间为60min～120min; 第二个热过程为，微沟槽刻蚀后的回流与退火过程，温度为900℃～950℃，时间为30min～120min;该热过程使孔形成较好的欧姆接触同时也能作为前面N阱注入后的热退火过程，形成有效的N阱区域。其它热过程都可以节省掉。热过程的大幅减少，同样能够增加晶圆的生产效率，减少生产成本；同时也减少了芯片表面不同层材料间的热应力问题，提高芯片产品的可靠性。
附图说明
图1是本发明实施例沟槽型功率半导体芯片制备方法的流程示意图；
图2是本发明实施例沟槽型功率半导体芯片制备方法流程的结构示意图；
图3是本发明实施例形成氧化层的流程结构示意图；
图4是本发明实施例形成N阱区域的流程结构示意图；
图5是本发明实施例形成第一、第二微沟槽区域的流程结构示意图；
图6是本发明实施例功率器件的寄生电容示意图。
附图标记：1为N型掺杂的硅基衬底；2为P阱掺杂区域；3为氧化层；4为多晶硅层；5为光刻胶；6为N阱区域；7为SiO2钝化层；8通孔刻蚀光刻胶；9为第一微沟槽区域；10为第二微沟槽区域；11为金属层；12为栅极；13为源极。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
技术术语：
热退火：离子注入后将硅片放到高温炉中退火，已达到激活载流子，修复缺陷和推阱的作用。
IGBT：绝缘栅型双极晶体管的首字母简称，一种压控型功率器件，作为高压开关被普遍应用。
栅极、源极（也称发射极）：IGBT器件有三个电极，栅极，发射极，集电极。其中栅极和发射极通过正面工艺形成，集电极通过背面工艺形成。
沟槽（Trench）：沟槽栅结构的IGBT和MOSFET等通过在衬底表面刻蚀出梳齿状沟槽，来形成正面原胞结构和纵向导电沟道。
本发明的第一方面提供了一种沟槽型功率半导体芯片的制备方法，如图1和图2所示，包括如下步骤：
步骤S100：在硅基衬底1表面形成P型掺杂的P阱区域2。在硅基衬底1上注入B、BF2等P型掺杂杂质，并经过退火形成P型掺杂的P阱区域2，如图2（a）所示。
步骤S200：在硅基衬底1上刻蚀梳齿状的沟槽，如图2（b）所示。采用激光刻蚀工艺在硅基衬底1上刻蚀出梳齿状的沟槽，沟槽的宽度为0.4um～1.5um，深度为3um～8um，沟槽的间距为0.8um～5um。
步骤S300：在沟槽表面上形成氧化层3，并在沟槽中淀积多晶硅4，使得多晶硅材料填满所述沟槽，如图2（c）所示。具体的，如图3所示，包括如下步骤：
步骤S310：采用牺牲氧化工艺与干氧氧化工艺形成覆盖在沟槽表面和硅基衬底1上的氧化层3，如图3（a）所示；形成氧化层3的氧化工艺的温度为1050℃～1175℃,时间30min～60min;形成的氧化层的厚度为70nm～150nm。
步骤S320：淀积多晶硅层4,使多晶硅材料填满沟槽，并覆盖硅基衬底1表面，如图3（b）所示。多晶硅材料采用原位掺杂，以使其具有最低的电阻率形成良好的导电特性。多晶硅材料淀积的厚度为0.8um～1.2um,电阻率为8～15欧姆·厘米。
步骤S330：采用正面研磨工艺，清除覆盖在硅基衬底1上的多晶硅层以及氧化层3，如图3（c）所示。在工艺上，采用了研磨工艺将表面覆盖的凹凸不平的多晶硅材料的芯片表面做研磨处理，直到露出硅基衬底，此时覆盖在衬底表面的多晶硅材料被清除干净，芯片表面光滑平整。传统技术中因存在多晶硅层而存在刻蚀台阶，在氧化工艺中也会形成氧化层的台阶，在界面拐角等微小的地方可能会形成填充缺陷；在多晶硅层的上表面拐角处氧化层也需要完全包裹多晶硅，容易引起裂缝等应力问题。本发明因为没有多晶硅台阶和氧化层台阶，氧化层完美而平整的覆盖在芯片表面形成非常好的钝化隔离层，不需要包裹。芯片的可靠性非常高，特别适用于汽车级沟槽型功率半导体芯片应用。
由上述步骤310～330，形成氧化层3和多晶硅层4。
步骤S400：在间隔沟槽周围形成N型掺杂的N阱区域6，如图2（d）所示。具体的，如图4所示，包括如下步骤：
步骤S410：涂覆一层光刻胶5覆盖整个硅基衬底1表面，如图4（a）所示，并采用N型区注入光刻板曝光所述光刻胶5，形成N型区注入窗口，如图4（b）所示。
步骤S420：通过所述N型区注入窗口，注入磷P，砷As等N型掺杂杂质，如图4（c）所示；N型掺杂杂质的注入剂量为1e15～1e16cm-2。
步骤S430：去除所述光刻胶5，退火，形成所述N阱区域6，如图4（d）所示。
由上述步骤410～430，形成N阱区域6。
步骤S500：淀积一层钝化层7；在紧邻N阱区域6的硅基衬底1上形成第一微沟槽区域9；在沟槽中形成第二微沟槽区域10，如图2（e）所示。具体的，如图5所示，包括如下步骤：
步骤S510：采用淀积工艺淀积一层钝化层7，如图5（a）所示，作为钝化层将多晶硅栅极保护起来，并形成Trench之间电气隔离、栅极与源极之间的电气隔离。所述钝化层为二氧化硅层,厚度为0.8um～1.5um。由于前面采用研磨工艺，硅基衬底表面各层材料非常平整，不存在阶梯图形与互相填充现象。
步骤S520：涂覆一层通孔刻蚀光刻胶8，如图5（b）所示，使其覆盖整个硅基衬底1的表面,并采用通孔掩膜板曝光该光刻胶形成刻蚀窗口，如图5（c）所示。
步骤S530：采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的硅基衬底1上的钝化层7，为了使金属与N阱区域6和P阱区域2形成更好的欧姆接触，在刻蚀掉二氧化硅钝化层后，继续刻蚀一定厚度的硅基衬底1，形成所述第一微沟槽区域9。
步骤S540：采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的沟槽上的钝化层7，继续刻蚀一定厚度的沟槽，形成所述第二微沟槽区域10，如图5（d）所示。其中，步骤S530和步骤S540同时进行或者以任意顺序进行都可以。
步骤S550：去除光刻胶8，如图5（e）所示。
步骤S560：进行所述第一微沟槽区域9和第二微沟槽区域10的回流退火。进一步的，所述回流退火的温度为900℃～950℃，时间为30min～120min。
由上述步骤510～560，形成第一微沟槽区域9和第二微沟槽区域10。
步骤S600：在整个表面上蒸镀或溅射金属层11，使得金属层11填充所述第一、第二微沟槽区域并均匀覆盖在整个表面，形成芯片的基本结构，如图2（f）所示。
步骤S700：刻蚀所述金属层11形成栅极12和源极13的金属布线，部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成芯片的栅极12；部分所述第一微沟槽区域9以及部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成芯片的源极13，如图2（g）所示。具体的，涂覆一层光刻胶，采用金属刻蚀光刻板曝光光刻胶形成金属刻蚀窗口，腐蚀掉多余的金属，在器件表面形成芯片的源极13和栅极12金属布线以及电极之间的电气隔离。
本发明中，芯片表面的每条沟槽变得相互独立，给芯片设计提供了巨大的灵活性和便利性。可以根据参数需要灵活定义每条沟槽是连接到源极，还是连接到栅极。可以通过减少沟槽宽度和沟槽之间的间距来大幅提高芯片的电流密度，同时可以将一些沟槽与源极相连，使得芯片的输入电容并没有明显增加，所以该方法可以使芯片的动态和静态参数都获得明显的提高。由于各条沟槽Trench之间是互相独立的，出于调节电流密度，同时避免栅极的输入电容过大等电参数考虑，可以将部分沟槽Trench里的多晶硅浮空，也可以将部分沟槽Trench通过微沟槽与源极金属直接相连，使该条沟槽Trench变成源极的一部分。这样，围绕在该条多晶硅沟槽Trench周围的氧化层便不计入栅极输入电容，能够灵活有效的调节输入电容。
功率器件的寄生电容如图6所示，主要包含氧化层电容和PN结形成的耗尽层电容。栅极G到发射极E的电容可认为栅极周围的氧化层电容并联而成，由于覆盖栅极上表面的氧化层比较厚，几乎可以忽略，故Cge的主要贡献者为沟道两侧的栅氧电容Cox。反馈电容Cgc是由栅极到集电极的电容，如图所示，是由部分栅氧电容Cox与PN结耗尽层Cdep电容串联组成的。
其中，栅极单位面积的栅极氧化层电容可以用下式表示：
为氧化层的介电常数，/>为氧化层厚度，由上式可知Cox与氧化层厚度成反比，欲取得较小输入电容，在器件设计时可选择较厚的栅极氧化层。
除了上述因素的影响，在器件工作状态下，工作状态下氧化层电容计算，遵从如下基本公式：
其中，为电荷量，V(/>)代表栅极侧面氧化层内/>位置的电势,/>是施加在栅极上的电压，/>是阈值电压，/>为栅极氧化层电容。
沟道处位置的电导率/>如下，其中/>为沟道处电子迁移率，q为库伦常数，为n型载流子浓度：
=/> (3)
在无限小的区间内dV可以表示如下,Wch表示沟道的宽度，/>为沟道电流：
=/> (4)
将（2）式代入（4）式，得到：
=/> （5）
对上式中两侧进行积分，左侧对沟道长度Lch积分，右侧对应的区间为[0,Vce]，Vce为集宗电极施加电压，Lch代表沟道总长度:
=/> (6)
上式求解得：
（7）
根据上式可见，当器件处于工作状态时，除了一系列确定的电流、电压参数外，Cox正比于沟道的总长度Lch（多个连接导通沟道的长度相加），反比于沟道的宽度Wch；相比于Wch,在功率器件的设计中调节沟道的总长度Lch更易从结构设计中实现，比如浅P阱推结，还比如设计出一些不导通的原胞，都可以使器件中的Lch大幅降低，以减少氧化层电容的影响。
如果说氧化层电容对输入电容影响较大(Ci=Cge+Cgc)，那么对反馈电容Cr=Cgc影响比较大的因素即为耗尽层电容，因为耗尽层电容与氧化层电容为串联关系，高频情况下，耗尽层电容不可忽略且足够小以影响反馈电容。
同理，由电容基本公式引出：
根据泊松方程，在P型耗尽区的电场强度可表示如下：
(9)
其中为P型耗尽区的宽度，/>为半导体电阻率，/>为介电常数，/>为受主载流子浓度。
由于可以替换为P型侧的电荷量dQp.那么P型耗尽区的电压变化量/>可以如下表示：
=/> (10)
同理，N型耗尽区的电压表示如下：
=/> (11)
其中，为N型耗尽区的宽度,/>则为施主载流子浓度，Qn为N型测电荷量；
由于N，P电荷等量耗尽原则，dQp=dQn=dQ:
dV=+/>=/>+/>=W/> (12)
其中W代表P型侧和N型侧的耗尽层宽度之和，即耗尽区总宽度。将（12）式代入（8）式，可得：
=/> (13)
耗尽层电容与耗尽层宽度成反比，宽度越宽，耗尽层电容越小，即反馈电容越小。耗尽层宽度与自建电场与反偏电压的关系式代入上式可得：
(14)
其中代表PN结自建电场，/>为芯片外部施加的反偏电压。
对于功率器件，一般采用N型轻掺杂衬底，所以P型区NA的浓度很高，NA+ND NA，使得上式可以简化成Cdep正比于轻掺杂侧浓度，也就是说衬底的电阻率越高越容易获得低反馈电容。
由上可以得知，本发明的制备方法中所涉及到的热过程获得非常大的简化，只保留两个热过程便形成良好的P阱和N阱结构。第一个必要的热过程是栅极氧化层形成的过程，在栅极氧化层形成的同时为P阱区域推结和退火。该温度为1050℃～1175℃，氧化退火时间为60min～120min; 第二个热过程为微沟槽刻蚀后的回流与退火过程，温度为900℃～950℃，时间为30min～120min;该热过程使孔形成较好的欧姆接触同时也能作为前面N阱注入后的热退火过程，形成有效的N阱区域。其它热过程都可以节省掉。热过程的大幅减少，同样能够增加晶圆的生产效率，减少生产成本；同时也减少了芯片表面不同层材料间的热应力问题，提高芯片产品的可靠性。
综上为沟槽型功率半导体芯片的制备方法，该沟槽型功率半导体芯片正面制备方法完全适用于硅基MOSFET的设计；该器件原胞结构制备方法可以结合各类型IGBT衬底和MOSFET衬底设计，例如，结合外延型衬底，做成外延型器件；结合NPT型衬底制备NPT型器件；结合FS型衬底以制备薄片沟槽型功率半导体芯片。该方法将原有技术多晶硅沟槽---多晶硅总线---栅极金属的三级互联的形式，变成多晶硅沟槽---栅极金属直接互联的形式。金属的电导率显著高于多晶硅材料，栅极金属走线产生的寄生电阻和电感很小。因此栅极信号损失很小，距离栅极PAD远端的原胞也能保证很好的开启效果。
该方法使得芯片表面没有了大面积的多晶硅栅极总线的排布，节省10%～20%的空间进行原胞区排布，使得芯片表面空间的应用效率显著提高。
相比于传统器件结构，本发明节省了一层多晶硅光刻版的运用。省下了该层板的运用所带来的光刻胶涂覆、光刻板应用对准、光刻胶曝光、多晶硅刻蚀等一系列工艺过程。能够显著的缩短IGBT芯片器件的生产周期，同时由于工艺步骤的减少，晶圆制备的成本也能够下降。
本发明的第二方面提供了一种沟槽型功率半导体芯片，包括硅基衬底1；所述硅基衬底1表面形成有P型掺杂的P阱区域2；所述硅基衬底1上刻蚀有梳齿状的沟槽;所述沟槽表面上形成有氧化层3，沟槽中填充有多晶硅4；间隔沟槽周围形成有N型掺杂的N阱区域6；还包括钝化层7，形成在所述硅基衬底1和沟槽表面上；在紧邻N阱区域6的硅基衬底1上形成有第一微沟槽区域9；在沟槽中形成有第二微沟槽区域10；还包括金属层11，所述金属层11填充所述第一、第二微沟槽区域并覆盖在部分表面；部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成芯片的栅极；部分所述第一微沟槽区域9以及部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成芯片的源极。
进一步的，所述沟槽的宽度为0.4um～1.5um,深度为3um～8um，沟槽的间距为0.8um～5um。
进一步的，所述氧化层的厚度为70nm～150nm; 所述钝化层为二氧化硅层,厚度为0.8um～1.5um。
由本发明的制备方法所制得的沟槽型功率半导体芯片，将表面POLY层去除掉，也即是说栅极表面不存在平铺的多晶硅Gate Bus，仅在栅极的沟槽里填充多晶硅。一根根多晶硅Trench不通过Gate Bus汇总到Gate PAD，而是通过在Trench表面开孔的方式直接与金属Bus相连最终通过芯片表面的金属汇集到Gate PAD。该芯片表面不产生层与层之间的台阶交叠爬坡，微填充问题彻底解决，可靠性大幅提高；芯片表面4层结构简化到3层结构，工艺大大简化；本发明去除了表面多晶硅汇流条，使得芯片利用效率大幅提高；同时改变了多晶硅栅极的形成与互联方式，将原有技术多晶硅Trench---多晶硅总线---栅极金属的三级互联的形式，变成多晶硅Trench---栅极金属二级互联的形式，化繁为简，克服了传统技术中存在的诸多不足。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (10)

1.一种沟槽型功率半导体芯片的制备方法，其特征在于，包括如下步骤：
在硅基衬底（1）表面形成P型掺杂的P阱区域（2）；
在硅基衬底（1）上刻蚀梳齿状的沟槽;
在沟槽表面上形成氧化层（3），并在沟槽中淀积多晶硅（4），使得多晶硅材料填满所述沟槽；
在间隔沟槽周围形成N型掺杂的N阱区域（6）；
淀积一层钝化层（7）；在紧邻N阱区域（6）的硅基衬底（1）上形成第一微沟槽区域（9）；在沟槽中形成第二微沟槽区域（10）；
蒸镀或溅射金属层（11），使得金属层（11）填充所述第一、第二微沟槽区域并均匀覆盖在整个表面；
刻蚀所述金属层（11）形成栅极（12）和源极（13）的金属布线，部分所述第二微沟槽区域（10）中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的栅极；部分所述第一微沟槽区域（9）以及部分所述第二微沟槽区域（10）中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的源极。
2.根据权利要求1所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述在硅基衬底（1）上刻蚀梳齿状的沟槽包括：
采用激光刻蚀工艺在硅基衬底（1）上刻蚀出梳齿状的沟槽；沟槽的宽度为0.4um-1.5um,深度为3um-8um，沟槽的间距为0.8um-5um。
3.根据权利要求1或2所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述在沟槽表面上形成氧化层（3），并在沟槽中淀积多晶硅（4），使得多晶硅材料填满所述沟槽的步骤包括：
形成覆盖在沟槽表面和硅基衬底（1）上的氧化层（3）；
淀积多晶硅层（4）,使多晶硅材料填满沟槽，并覆盖硅基衬底（1）表面；
采用正面研磨工艺，清除覆盖在硅基衬底（1）上的多晶硅层以及氧化层（3）。
4.根据权利要求3所述的沟槽型功率半导体芯片的制备方法，其特征在于，形成氧化层（3）的氧化工艺的温度为1050℃-1175℃,时间30min-60min;形成的氧化层的厚度为70nm-150nm;
多晶硅层的厚度为0.8um-1.2um,多晶硅材料的电阻率为8-15欧姆·厘米。
5.根据权利要求1或2所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述在间隔沟槽周围形成N型掺杂的N阱区域（6）的步骤包括：
涂覆一层光刻胶（5）覆盖整个硅基衬底（1）表面,并采用N型区注入光刻板曝光所述光刻胶（5），形成N型区注入窗口；
通过所述N型区注入窗口，注入N型掺杂杂质；
去除所述光刻胶（5），退火，形成所述N阱区域（6）；
其中，所述N型掺杂杂质的注入剂量为1e15～1e16cm-2。
6.根据权利要求1或2所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述淀积一层钝化层（7）；在沟槽中形成第一微沟槽区域（10）；在紧邻N阱区域（6）的硅基衬底（1）上形成第二微沟槽区域（9）的步骤包括：
采用淀积工艺淀积一层钝化层（7），所述钝化层为二氧化硅层,厚度为0.8um～1.5um;
涂覆一层通孔刻蚀光刻胶（8），使其覆盖整个硅基衬底（1）的表面,并采用通孔掩膜板曝光该光刻胶形成刻蚀窗口;
采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的硅基衬底（1）上的钝化层（7），以及继续刻蚀一定厚度的硅基衬底（1），形成所述第一微沟槽区域（9）；
采用各向异性刻蚀方法刻蚀掉暴露于刻蚀窗口的沟槽上的钝化层（7），以及继续刻蚀一定厚度的沟槽，形成所述第二微沟槽区域（10）；
去除光刻胶（8）；
进行所述第一微沟槽区域和第二微沟槽区域的回流退火。
7.根据权利要求6所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述回流退火的温度为900℃～950℃，时间为30min～120min。
8.一种沟槽型功率半导体芯片，其特征在于，包括硅基衬底（1）；
所述硅基衬底（1）表面形成有P型掺杂的P阱区域（2）；
所述硅基衬底（1）上刻蚀有梳齿状的沟槽;
所述沟槽表面上形成有氧化层（3），沟槽中填充有多晶硅（4）；
间隔沟槽周围形成有N型掺杂的N阱区域（6）；
还包括钝化层（7），形成在所述硅基衬底（1）和沟槽表面上；在紧邻N阱区域（6）的硅基衬底（1）上形成有第一微沟槽区域（9）；在沟槽中形成有第二微沟槽区域（10）；
还包括金属层（11），所述金属层（11）填充所述第一、第二微沟槽区域并覆盖在部分表面；部分所述第二微沟槽区域（10）中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的栅极；部分所述第一微沟槽区域（9）以及部分所述第二微沟槽区域（10）中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的源极。
9.根据权利要求8所述的沟槽型功率半导体芯片，其特征在于，所述沟槽的宽度为0.4um～1.5um,深度为3um～8um，沟槽的间距为0.8um～5um。
10.根据权利要求8或9所述的沟槽型功率半导体芯片，其特征在于，所述氧化层的厚度为70nm～150nm; 所述钝化层为二氧化硅层,厚度为0.8um～1.5um。
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