CN116367544A - 集成电路系统、包括存储器单元串的存储器电路系统和形成集成电路系统的方法 - Google Patents

集成电路系统、包括存储器单元串的存储器电路系统和形成集成电路系统的方法 Download PDF

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Abstract

本申请针对于集成电路系统、包括存储器单元串的存储器电路系统和形成集成电路系统的方法。包括存储器单元串的存储器电路系统包括横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串在存储器阵列区中延伸穿过所述绝缘层面和所述导电层面。所述横向间隔开的存储器块的所述绝缘层面和所述导电层面从所述存储器阵列区延伸到阶梯状区中。所述阶梯状区中的个别阶梯包括所述导电层面中的一个。导电通孔分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料。所述阶梯状区中的绝缘体材料处于所述阶梯正上方。绝缘材料衬里周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸。所述绝缘材料衬里和所述绝缘体材料中的个体包括其间的界面。公开包含方法的其它实施例。

Description

集成电路系统、包括存储器单元串的存储器电路系统和形成 集成电路系统的方法
技术领域
本文中所公开的实施例关于集成电路系统，包括存储器单元串的存储器电路系统，以及形成集成电路系统的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上水平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极移除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可逆地可编程的竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠式存储器单元。
存储器阵列可以存储器页、存储器块和部分块(例如子块)及存储器平面而布置，例如如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一者中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层面中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯状结构”中发生。阶梯状结构包含限定个别字线的接触区的个别“阶梯”(替代地被称为“梯级”或“阶梯梯级”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
在一个方面中，本申请案针对于一种形成集成电路系统的方法。所述方法包括：形成包括交替的绝缘层面和导电层面的竖直堆叠以在成品电路系统构造中的三维(3D)阵列区中包括电子组件层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个，所述竖直堆叠包括所述阶梯状区中处于所述阶梯正上方的绝缘体材料；将触点开口形成到所述绝缘体材料中并且分别处于所述个别阶梯中的一个正上方；用绝缘材料为所述触点开口加衬，所述绝缘材料处于所述触点开口个体的侧壁和底部上方并且不会填满所述个别触点开口；从所述个别所述触点开口的所述底部上方的中心移除所述绝缘材料并且暴露所述一个个别阶梯中的所述一个导电层面中处于所述经移除绝缘材料正下方的导电材料；和在从所述绝缘材料径向向内的所述个别触点开口中形成导电材料以包括分别直接抵靠所述一个个别阶梯中的所述导电材料的导电通孔，所述绝缘材料为所述个别触点开口的所述侧壁加衬。
在另一方面中，本申请案针对于一种形成集成电路系统的方法。所述方法包括：形成包括交替的绝缘层面和导电层面的竖直堆叠以在成品电路系统构造中的3D阵列区中包括电子组件层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个，所述竖直堆叠包括所述阶梯状区中处于所述阶梯正上方的绝缘体材料；将触点开口形成到所述绝缘体材料中并且分别处于所述个别阶梯中的一个正上方，所述触点开口中的至少一个延伸穿过所述绝缘体材料中的缝隙，所述缝隙处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸；将绝缘材料形成到穿过所述至少一个触点开口的所述缝隙中；和在形成所述绝缘材料之后，在所述触点开口个体中形成导电材料以包括分别直接抵靠所述一个个别阶梯中的所述一个导电层面的导电材料的导电通孔。
在另一方面中，本申请案针对于一种包括存储器单元串的存储器电路系统。所述存储器电路系统包括：横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串在存储器阵列区中延伸穿过所述绝缘层面和所述导电层面；所述横向间隔开的存储器块的所述绝缘层面和所述导电层面从所述存储器阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；绝缘体材料，其处于所述阶梯状区中所述阶梯正上方；和绝缘材料衬里，其周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸，所述绝缘材料衬里和所述绝缘体材料中的个体包括其间的界面。
在另一方面中，本申请案针对于一种包括存储器单元串的存储器电路系统。所述存储器电路系统包括：横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串在存储器阵列区中延伸穿过所述绝缘层面和所述导电层面；所述横向间隔开的存储器块的所述绝缘层面和所述导电层面从所述存储器阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；和处于所述阶梯状区中所述阶梯正上方的绝缘体材料、所述绝缘体材料中处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸的缝隙、处于所述缝隙中的绝缘材料、分别处于所述缝隙中的所述绝缘材料与所述绝缘体材料之间的两个相对界面。
在另一方面中，本申请案针对于一种集成电路系统，其包括：3D阵列区，其分别包括电子组件层面，所述3D阵列区包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；和导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；绝缘体材料，其处于所述阶梯状区中所述阶梯正上方；和绝缘材料衬里，其周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸，所述绝缘材料衬里和所述绝缘体材料中的个体包括其间的界面。
在另一方面中，本申请案针对于一种集成电路系统，其包括：3D阵列区，其分别包括电子组件层面，所述3D阵列区包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；和导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；和处于所述阶梯状区中所述阶梯正上方的绝缘体材料、所述绝缘体材料中处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸的缝隙、处于所述缝隙中的绝缘材料、分别处于所述缝隙中的所述绝缘材料与所述绝缘体材料之间的两个相对界面。
附图说明
图1是根据本发明的实施例的包括存储器单元串的存储器电路系统的一部分的简图。
图2-12和19是图1的构造或其部分和/或其替代实施例的示意性截面视图、扩展视图、放大视图和/或部分视图。
图13-18展示本发明的实例方法实施例。
具体实施方式
图1-12展示包括存储器电路系统的构造10，所述存储器电路系统具有两个存储器阵列区12，包括晶体管竖向延伸串49和/或存储器单元56(例如，包括NAND)。阶梯状区13处于存储器阵列区12之间。构造10可包括仅单个存储器阵列区12或可包括大于两个存储器阵列区12(均未展示)。图7-12与图1-6相比具有不同且变化的比例尺，为了公开内容清楚起见，与阶梯状区13中的组件比与存储器阵列区12中的组件更相关。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘性(即，本文中以电学方式)材料中的任何一或多种的基底衬底11。各种材料竖向形成于基底衬底11上方。材料可在图1-12所描绘的材料的旁边、竖向向内或竖向向外。举例来说，集成电路的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元竖向延伸串阵列(例如，个别阵列区12)内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可以在阵列或子阵列内或可以不完全或部分地在阵列或子阵列内制造。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
包括导体材料17的导体层面16处于衬底11上方。导体层面16可包括用于控制对阵列12中的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或共同源极线或板)的部分。包括竖直交替的绝缘层面20和导电层面22的竖直堆叠18处于导体层面16上方。在一些实施例中，导电层面22被称作第一层面22，且绝缘层面20被称作第二层面20。绝缘层面20和导电层面22从存储器阵列区12延伸到阶梯状区13中。层面20和22中的每一个的实例厚度是20纳米到60纳米。与一或多个其它层面20和/或22相比，实例最上层面20可较厚/最厚。在图2-12中仅展示少量层面20和22(归因于比例尺且为了在阶梯状区13中清楚起见，相较于图1-6，在图7和8中展示的更多)，更有可能的是堆叠18包括层面20和22中的几十个、一百个或更多等。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层面16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层面可在最下部导电层面22下方和/或在最上部导电层面22上方。举例来说，一或多个选择栅极层面(未展示)可在导体层面16与最下部导电层面22之间，且一或多个选择栅极层面可在导电层面22的最上部(未展示)上方。替代地或另外，所描绘的最上部和最下部导电层面22中的至少一个可以是选择栅极层面。实例绝缘层面20包括绝缘材料24(例如，二氧化硅和/或可具有一或多种组成物的其它材料)。
穿过绝缘层面20和导电层面22到导体层面16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内逐渐变窄(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层面16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部绝缘层20顶上或内部。使沟道开口25至少延伸到导体层面16的导体材料17的原因是，在期望此类连接时，确保沟道材料与导体层面16直接电耦合而不使用替代处理和结构来实现这一点。蚀刻终止材料(未展示)可在导体层面16的导体材料17内或顶上，以在有此类期望时有助于相对于导体层面16终止对沟道开口25的蚀刻。此类蚀刻停止材料可以是牺牲性或非牺牲性的。作为实例且仅为了简洁起见，沟道开口25展示为布置在每一行四个和五个开口25的交错行的群组或列中且布置在横向间隔开的存储器块58中。在此文档中，“块”一般包含“子块”。存储器块58可被视为在纵向上为细长的并且例如沿着方向55定向。可使用任何替代性现有或将来开发的布置和构造。
两个存储器阵列区12可具有相对于彼此相同或不同的构造。无论如何，存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过两个存储器阵列区12中的每一个中的存储器块(例如，58)中的绝缘层面(例如，20)和导电层面(例如，22)。
实例存储器块58展示为至少部分地由形成(例如，通过各向异性蚀刻)到堆叠18中的水平拉长的沟槽40界定。沟槽40通常比沟道开口25宽(例如，宽3到10倍)。沟槽40可具有直接抵靠导体层面16的导体材料17(例如，在其顶上或在其内)的相应底部(如所展示)，或可具有处于导体层面16的导体材料17上方的相应底部(未展示)。壁57分别处于紧邻存储器块58之间的沟槽40中。壁57可在横向紧邻的存储器块58之间提供横向电隔离(绝缘)。壁57可包含绝缘、半导电和传导材料中的一或多种，且无论如何，可有助于避免成品电路系统构造中导电层面22相对于彼此短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多个。壁57可包含穿阵列通孔(TAV，未展示)。
晶体管沟道材料可竖向地沿着绝缘层面和导电层面形成于个别沟道开口中，因此包括与导体层面中的导体材料直接电耦合的个别沟道材料串。正在形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和电荷通道绝缘材料。个别存储器单元的存储材料(例如，浮动栅极材料，如经掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着电荷阻挡区的个体。电荷通道绝缘材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化结构)横向处于沟道材料与存储材料之间。
图4-6展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷通道材料34已竖向地沿着绝缘层面20和导电层面22形成于个别沟道开口25中。如所示，可通过例如在堆叠18上方和个别沟道开口25内沉积所述晶体管材料的相应薄层，随后将这类薄层往回至少平坦化到堆叠18的顶表面，以此形成晶体管材料30、32和34(例如，存储器单元材料)。
沟道材料36还竖向地沿着绝缘层面20和导电层面22形成于沟道开口25中且在一个实施例中包括个别操作性沟道材料串53，所述沟道材料串具有存储器单元材料(例如，30、32和34)且绝缘层面20中的材料24水平处于紧邻的沟道材料串53之间。归因于比例尺，材料30、32、34和36在一些图中共同展示且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓的第III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种的实例厚度是25埃到100埃。可进行冲孔蚀刻以从沟道开口25的基底移除材料30、32和34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一种单独地发生(如所展示)，或可在材料34的沉积之后相对于所有材料共同发生(未展示)。替代地且仅借助于实例，可不进行冲压蚀刻，并且沟道材料36可通过单独的导电互连(未展示)直接电耦合到导体层面16的导体材料17。沟道开口25展示为包括径向中心的实心介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
实例导电层面22包括导电材料48，其为个别导电线29(例如，字线)的可沿着第一方向55跨阶梯状区13延伸到两个存储器阵列区12中的每一个中的个别存储器块58中并处于其内的部分。导电线29包括个别晶体管和/或存储器单元56的竖向延伸串49的部分。可在形成导电材料48之前形成薄的绝缘衬里(例如，Al2O3，未展示)。一些晶体管和/或一些存储器单元56的大致位置用括号或用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层面中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层面中可能是每沟道开口多个字线，未展示)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可视为横向处于控制栅极区52与沟道材料36之间的存储器结构65。
电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与各个控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可阻止电荷载子流出存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可阻止电荷载子从控制栅极流入电荷存储材料。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区域包括绝缘体材料30。借助于其它实例，电荷阻挡区域可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，控制栅极的存储材料和导电材料的界面可足以在不存在任何单组成物绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多个。
实例阶梯状区13包括横向处于紧邻壁57之间并且具有阶梯70的阶梯状结构66。实例阶梯70布置成两个相对梯段67、69并且分别包括梯面71、立板72、绝缘层面20中的一个(即，至少一个)和导电层面22中的一个(即，至少一个)。个别阶梯70展示为具有为绝缘层面20中的一个的顶部区和为导电层面22中的一个的次低区，不过这可倒转(未展示)。梯段67和69可具有相同或不同数目的阶梯(展示为不同的)。可能使用仅单个阶梯梯段(未展示)，且如果使用多个梯段，那么这类梯段中的一个可为虚设的(即，电路不工作结构；例如，如所示的梯段69)。顶81处于紧邻的阶梯状结构66之间。竖直堆叠18包括阶梯状区13中处于阶梯70正上方的绝缘体材料82(例如，直接抵靠阶梯70的氮化硅衬里与其上的二氧化硅的组合)。
导电通孔80*延伸穿过绝缘体材料82(*用作包含可具有或可不具有其它后缀的所有这类用相同编号指定的组件的后缀)且分别直接抵靠个别阶梯70中的一个中的一个导电层面22中的(例如，导电线29的)导电材料48。实例导电通孔80*包括导电材料95(例如，导电金属材料)。实例导电通孔80*(例如，80f、80g、80h、80k、80m、80p)展示为在水平横截面中是圆形的，不过可使用任何替代形状。包括绝缘材料91的绝缘材料衬里92周向环绕个别导电通孔80*并竖向地沿着个别导电通孔80*在这类通孔和绝缘体材料82之间延伸(在图7中归因于比例尺展示为黑实线)。仅借助于实例，实例绝缘材料是二氧化硅、氮化硅、氧化铪、氧化铝和未经掺杂多晶硅。个别绝缘材料衬里92和绝缘体材料82包括其间的界面96。在一个实施例中并且如所展示，绝缘材料91直接抵靠绝缘体材料82且/或个别导电通孔80*的底部73低于周向环绕的绝缘材料衬里92的底部74。在一个实施例中，绝缘材料91和绝缘体材料82具有相对于彼此不同的组成物，且在另一实施例中，具有相对于彼此相同的组成物。
在一个实施例中，(至少一个)缝隙75*处于绝缘体材料82中，处于两个紧邻阶梯70的梯面71正上方并在所述两个紧邻阶梯70的梯面71之间延伸，且绝缘材料91处于缝隙75*中。两个相对界面68分别处于缝隙75*中的绝缘材料91与绝缘体材料82之间(图10)。在一个实施例中并如所展示，两个相对界面68相对于彼此竖直相对。在一个实施例中，缝隙75*在分别处于两个紧邻梯面71中的相应梯面正上方的两个紧邻导电通孔80*之间连续地延伸，延伸到所述两个紧邻导电通孔80*以及从所述两个紧邻导电通孔80*延伸，且在一个此类实施例中，绝缘材料91完全填充连续延伸的缝隙75*，其中这类缝隙在其两个紧邻导电通孔80*之间连续延伸，延伸到其两个紧邻导电通孔80*以及从其两个紧邻导电通孔80*延伸。在另一实施例中，缝隙75*不在分别处于两个紧邻梯面71中的相应梯面正上方的两个紧邻导电通孔80*之间连续地延伸，不延伸到所述两个紧邻导电通孔80*以及不从所述两个紧邻导电通孔80*延伸。作为实例，缝隙75x如此连续地延伸且缝隙75y不如此连续地延伸。在一个实施例中，缝隙75*在两个紧邻阶梯70的梯面71之间水平地延伸。
缝隙75*可在直线竖直和/或水平横截面中包含细长竖直部分、水平部分、对角线部分、弯曲部分、弯曲和笔直部分的组合等中的一或多个，且缝隙75*可在多个层面20和/或22之间和/或沿着多个层面20和/或22延伸。
在一个实施例中，存储器电路系统包括分别延伸穿过个别阶梯70中的个别阶梯的TAV 90。在一个此类实施例中并且如所展示，多个TAV 90延伸穿过个别梯级72并穿过紧邻阶梯70的梯面71。实例TAV 90具有径向围绕的实例绝缘材料衬里92(在图8中归因于比例尺展示为黑实线)。导电通孔80*可在堆叠18上方水平布设(未展示)并与延伸穿过堆叠18到达下方的电路系统的个别TAV 90连接(未展示)。这类水平布设可穿过延伸穿过壁57的TAV和/或穿过相邻阶梯状区13(均未展示)。实例TAV 90展示为延伸穿过导体层面16。替代地，其可止于导体层面16顶上或内部。无论如何，相较于如所示的水平连续，导体层面16可在图7和8横截面(未展示)中竖直分段。
导电通孔80*和/或TAV 90中的一些可为虚设的。
本文中关于其它实施例所展示和/或描述的任何其它属性或方面可用于参考上述实施例展示和描述的实施例中，且本文中的实施例中的任一个可组合其属性。
在一个实施例中，绝缘材料包括直接抵靠彼此的两种不同组成的绝缘材料，例如如关于图19中的构造10a所示。在适当时使用上文所描述实施例的相同标号，其中用后缀“a”或用不同标号指示某些构造差异。实例绝缘材料衬里92a包括绝缘材料91a，其包括直接抵靠彼此的两种不同组成的绝缘材料93和94。仅借助于实例，实例绝缘材料同样是二氧化硅、氮化硅、氧化铪、氧化铝和未经掺杂多晶硅。绝缘材料91a可包括大于两种的绝缘材料(未展示)。在一个实施例中，两种不同组成的绝缘材料93和94中的一种具有与绝缘体材料82的组成物相同的组成物，且在一个此类实施例中，一种绝缘材料(例如，93)直接抵靠绝缘体材料82并且在一个实施例中，不直接抵靠绝缘体材料82(例如，94)。在一个实施例中，两种不同组成的绝缘材料93和94均不具有与绝缘体材料82的组成物相同的组成物。绝缘材料93和94两者可处于缝隙75*中(如所示)，仅一个可能如此(未展示)，或可能均不如此(未展示)。
本发明的实施例涵盖集成电路系统而不考虑是否包括存储器电路系统，且在包括存储器电路系统的情况下不考虑是否包括存储器单元串。根据本发明的一些实施例的集成电路系统包括三维(3D)阵列区(例如，12)，其分别包括电子组件(例如，56)的层面(例如，22)。3D阵列区包括竖直堆叠(例如，18)，其包括交替的绝缘层面(例如，20)和导电层面(例如，22)。绝缘层面和导电层面从3D阵列区延伸到阶梯状区(例如，13)中。阶梯状区中的个别阶梯(例如，70)包括导电层面中的一个(即，至少一个)。集成电路系统包括分别直接抵靠处于个别阶梯中的一个中的一个导电层面中的导电材料(例如，48)的导电通孔(例如，80*)。绝缘体材料(例如，82)处于阶梯正上方的阶梯状区中。绝缘材料衬里(例如，92)周向围绕导电通孔个体并且竖向地沿着所述导电通孔个体在个别导电通孔与绝缘体材料之间延伸。绝缘材料衬里和绝缘体材料中的个体包括其间的界面(例如，96)。可使用如本文关于其它实施例展示和/或描述的任何其它属性或方面。
根据本发明的一些实施例的集成电路系统包括三维(3D)阵列区(例如，12)，其分别包括电子组件(例如，56)的层面(例如，22)。3D阵列区包括竖直堆叠(例如，18)，其包括交替的绝缘层面(例如，20)和导电层面(例如，22)。绝缘层面和导电层面从3D阵列区延伸到阶梯状区(例如，13)中。阶梯状区中的个别阶梯(例如，70)包括导电层面中的一个(即，至少一个)。集成电路系统包括分别直接抵靠处于个别阶梯中的一个中的一个导电层面中的导电材料(例如，48)的导电通孔(例如，80*)。绝缘体材料(例如，82)处于阶梯正上方的阶梯状区中。缝隙(例如，75*)处于绝缘体材料中并且处于两个紧邻阶梯的梯面(例如，71)正上方并在两个紧邻阶梯的梯面(例如，71)之间延伸。绝缘材料(例如，91)处于缝隙中。两个相对界面(例如，68)分别处于缝隙中的绝缘材料与绝缘体材料之间。可使用如本文关于其它实施例展示和/或描述的任何其它属性或方面。
本发明的实施例涵盖用于形成集成电路系统的方法。本发明的实施例涵盖与制造方法无关的集成电路系统。然而，此类集成电路系统可具有如本文中在方法实施例中所描述的属性中的任一个。同样，所描述的方法实施例可并入有、形成和/或具有关于结构实施例所描述的属性中的任一个。
接下来主要参考图7、9-12和13-18描述形成集成电路系统的实例方法实施例。
参考图13，展示图7所示的构造的实例前身构造。已经形成竖直堆叠(例如，18)且包括交替的绝缘层面(例如，20)和导电层面(例如，22)以在成品电路系统构造中的三维(3D)阵列区(例如，12)中包括电子组件(例如，56)的层面。绝缘层面和导电层面从3D阵列区延伸到阶梯状区(例如，13)中。阶梯状区中的个别阶梯(例如，70)包括导电层面中的一个[例如，和梯级(例如，72)]。竖直堆叠包括阶梯状区中处于阶梯正上方的绝缘体材料(例如，82)。可使用所谓的“先栅”、所谓的“后栅”或其它处理。在一个实施例中，缝隙75*可形成于绝缘体材料82中。如上文所陈述，可具有任何配置和跨度，通过实例，缝隙75*展示为具有沿着方向55处于不同高程的水平拉长的部分(例如，在不考虑其可竖直连续拉长还是竖直不连续拉长的情况下)。
参看图14，触点开口(例如，15)已经(例如，通过各向异性蚀刻)形成到绝缘体材料中并且分别处于个别阶梯中的一个正上方。参考图15和16，并且在一个实施例中，所述触点开口已经在触点开口15个体的侧壁和底部上方用绝缘材料(例如，91)加衬，所述绝缘材料不会填满个别触点开口15。参考图17和18，已经从个别触点开口的底部(例如，通过各向异性蚀刻)上方的中心移除了绝缘材料，且已经暴露了一个个别阶梯中的一个导电层面中处于经移除绝缘材料正下方的导电材料(例如，48)。参考图7和9-12，导电材料(例如，95)已经形成于从绝缘材料径向向内的个别触点开口中以包括分别直接抵靠一个个别阶梯中的导电材料的导电通孔(例如，80*)，所述绝缘材料为个别触点开口的侧壁加衬。TAV 90(当形成时)的形成和导电通孔80*的形成可在同一时间或不同时间进行。
在一个实施例中并且如所展示，绝缘材料的移除会移除一个个别阶梯中的导电材料中的一些，借此导电通孔个体的底部低于从其径向向外的绝缘材料的底部。在一个此类实施例中，所述移除仅移除一个个别阶梯中的导电材料的竖直厚度中的某一部分。
可使用如本文关于其它实施例展示和/或描述的任何其它属性或方面。
参考图14，并且在一个实施例中，触点开口中的至少一个已经形成为延伸穿过绝缘体材料中的缝隙(例如，75*)，缝隙处于两个紧邻阶梯的梯面(例如，71)正上方并且在两个紧邻阶梯的梯面之间延伸。参考图15和16，绝缘材料(例如，91)已经形成到穿过至少一个触点开口的缝隙中。参考图7和9-12，并且在形成绝缘材料之后，导电材料(例如，95)已经形成于触点开口个体中以包括分别直接抵靠一个个别阶梯中的一个导电层面的导电材料(例如，48)的导电通孔(例如，80*)。可使用如本文关于其它实施例展示和/或描述的任何其它属性或方面。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路作为最终构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。介入结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“垂直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组成物时，所述材料可包括此类一或多个组成物、主要由此类一或多个组成物组成或由此一类或多个组成物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比下方，前面没有“正”的“在...上方(over)”、“在...上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组成物可以是金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或大于两种元素金属的任何混合物或合金以及任一或多种金属化合物中的任一种或组合。
在本文中，关于蚀刻、移除、沉积、形成和/或成形而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以至少2:1的体积比率进行的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种形成集成电路系统的方法包括形成包括交替的绝缘层面和导电层面的竖直堆叠以在成品电路系统构造中的三维(3D)阵列区中包括电子组件层面。所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中。所述阶梯状区中的个别阶梯包括所述导电层面中的一个。所述竖直堆叠包括所述阶梯状区中处于所述阶梯正上方的绝缘体材料。将触点开口形成到所述绝缘体材料中并且分别处于所述个别阶梯中的一个正上方。用绝缘材料为所述触点开口加衬，所述绝缘材料处于所述触点开口个体的侧壁和底部上方并且不会填满所述个别触点开口。从所述个别所述触点开口的所述底部上方的中心移除所述绝缘材料并且暴露所述一个个别阶梯中的所述一个导电层面中处于所述经移除绝缘材料正下方的导电材料。在从所述绝缘材料径向向内的所述个别触点开口中形成导电材料以包括分别直接抵靠所述一个个别阶梯中的所述导电材料的导电通孔，所述绝缘材料为所述个别触点开口的所述侧壁加衬。
在一些实施例中，一种形成集成电路系统的方法包括形成包括交替的绝缘层面和导电层面的竖直堆叠以在成品电路系统构造中的三维(3D)阵列区中包括电子组件层面。所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中。所述阶梯状区中的个别阶梯包括所述导电层面中的一个。所述竖直堆叠包括所述阶梯状区中处于所述阶梯正上方的绝缘体材料。将触点开口形成到所述绝缘体材料中并且分别处于所述个别阶梯中的一个正上方。所述触点开口中的至少一个延伸穿过所述绝缘体材料中的缝隙，所述缝隙处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸。将绝缘材料形成到穿过所述至少一个触点开口的所述缝隙中。在形成所述绝缘材料之后，在所述触点开口个体中形成导电材料以包括分别直接抵靠所述一个个别阶梯中的所述一个导电层面的导电材料的导电通孔。
在一些实施例中，包括存储器单元串的存储器电路系统包括横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串在存储器阵列区中延伸穿过所述绝缘层面和所述导电层面。所述横向间隔开的存储器块的所述绝缘层面和所述导电层面从所述存储器阵列区延伸到阶梯状区中。所述阶梯状区中的个别阶梯包括所述导电层面中的一个。导电通孔分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料。所述阶梯状区中的绝缘体材料处于所述阶梯正上方。绝缘材料衬里周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸。所述绝缘材料衬里和所述绝缘体材料中的个体包括其间的界面。
在一些实施例中，包括存储器单元串的存储器电路系统包括横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串在存储器阵列区中延伸穿过所述绝缘层面和所述导电层面。所述横向间隔开的存储器块的所述绝缘层面和所述导电层面从所述存储器阵列区延伸到阶梯状区中。所述阶梯状区中的个别阶梯包括所述导电层面中的一个。导电通孔分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料。阶梯状区中的绝缘体材料处于阶梯正上方。绝缘体材料中的缝隙处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸。绝缘材料处于所述缝隙中。两个相对界面分别处于所述缝隙中的所述绝缘材料与所述绝缘体材料之间。
在一些实施例中，一种集成电路系统包括三维(3D)阵列区，其分别包括电子组件层面，所述3D阵列区包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中。所述阶梯状区中的个别阶梯包括所述导电层面中的一个。导电通孔分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料。绝缘体材料处于所述阶梯状区中所述阶梯正上方。绝缘材料衬里周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸。所述绝缘材料衬里和所述绝缘体材料中的个体包括其间的界面。
在一些实施例中，一种集成电路系统包括三维(3D)阵列区，其分别包括电子组件层面。所述3D阵列区包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中。所述阶梯状区中的个别阶梯包括所述导电层面中的一个。导电通孔分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料。绝缘体材料处于所述阶梯状区中所述阶梯正上方。缝隙处于所述绝缘体材料中，处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸。绝缘材料处于缝隙中。两个相对界面分别处于所述缝隙中的所述绝缘材料与所述绝缘体材料之间。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (48)

1.一种形成集成电路系统的方法，其包括：
形成包括交替的绝缘层面和导电层面的竖直堆叠以在成品电路系统构造中的三维3D阵列区中包括电子组件层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个，所述竖直堆叠包括所述阶梯状区中处于所述阶梯正上方的绝缘体材料；
将触点开口形成到所述绝缘体材料中并且分别处于所述个别阶梯中的一个正上方；
用绝缘材料为所述触点开口加衬，所述绝缘材料处于所述触点开口个体的侧壁和底部上方并且不会填满所述个别触点开口；
从所述个别所述触点开口的所述底部上方的中心移除所述绝缘材料并且暴露所述一个个别阶梯中的所述一个导电层面中处于所述经移除绝缘材料正下方的导电材料；和
在从所述绝缘材料径向向内的所述个别触点开口中形成导电材料以包括分别直接抵靠所述一个个别阶梯中的所述导电材料的导电通孔，所述绝缘材料为所述个别触点开口的所述侧壁加衬。
2.根据权利要求1所述的方法，其中所述绝缘材料直接抵靠所述绝缘体材料。
3.根据权利要求1所述的方法，其中所述绝缘材料和所述绝缘体材料具有相对于彼此不同的组成物。
4.根据权利要求1所述的方法，其中所述绝缘材料和所述绝缘体材料具有相对于彼此相同的组成物。
5.根据权利要求4所述的方法，其中所述绝缘材料直接抵靠所述绝缘体材料，并且包括分别处于所述绝缘材料与所述绝缘体材料之间的界面。
6.根据权利要求1所述的方法，其中所述绝缘材料包括直接抵靠彼此的两种不同组成的绝缘材料。
7.根据权利要求6所述的方法，其中所述两种不同组成的绝缘材料中的一种具有与所述绝缘体材料的组成物相同的组成物。
8.根据权利要求7所述的方法，其中所述一种绝缘材料直接抵靠所述绝缘体材料，并且包括分别处于所述绝缘材料与所述绝缘体材料之间的界面。
9.根据权利要求7所述的方法，其中所述一种绝缘材料不直接抵靠所述绝缘体材料。
10.根据权利要求6所述的方法，其中所述两种不同组成的绝缘材料均不具有与所述绝缘体材料的组成物相同的组成物。
11.根据权利要求1所述的方法，其中所述移除会移除所述一个个别阶梯中的所述导电材料中的一些，借此所述导电通孔个体的底部低于从其径向向外的所述绝缘材料的底部。
12.根据权利要求11所述的方法，其中所述移除仅移除所述一个个别阶梯中的所述导电材料的竖直厚度中的某一部分。
13.一种形成集成电路系统的方法，其包括：
形成包括交替的绝缘层面和导电层面的竖直堆叠以在成品电路系统构造中的三维3D阵列区中包括电子组件层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个，所述竖直堆叠包括所述阶梯状区中处于所述阶梯正上方的绝缘体材料；
将触点开口形成到所述绝缘体材料中并且分别处于所述个别阶梯中的一个正上方，所述触点开口中的至少一个延伸穿过所述绝缘体材料中的缝隙，所述缝隙处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸；
将绝缘材料形成到穿过所述至少一个触点开口的所述缝隙中；和
在形成所述绝缘材料之后，在所述触点开口个体中形成导电材料以包括分别直接抵靠所述一个个别阶梯中的所述一个导电层面的导电材料的导电通孔。
14.根据权利要求13所述的方法，其中所述缝隙至少在形成所述触点开口之后在分别处于所述两个紧邻梯面中的相应梯面正上方的两个紧邻的所述触点开口之间连续地延伸，延伸到所述两个紧邻的触点开口，以及从所述两个紧邻的触点开口延伸。
15.根据权利要求14所述的方法，其中所述绝缘材料完全填充所述连续延伸的缝隙，其中所述缝隙在所述两个紧邻的导电通孔之间连续地延伸，延伸到所述两个紧邻的导电通孔，以及从所述两个紧邻的导电通孔延伸。
16.根据权利要求13所述的方法，其中所述缝隙至少在形成所述触点开口之后不在分别处于所述两个紧邻梯面中的相应梯面正上方的两个紧邻的所述触点开口之间连续地延伸，不延伸到所述两个紧邻的触点开口，以及不从所述两个紧邻的触点开口延伸。
17.根据权利要求13所述的方法，其中所述缝隙在所述两个紧邻阶梯的所述梯面之间水平地延伸。
18.根据权利要求13所述的方法，其中所述绝缘材料直接抵靠所述绝缘体材料。
19.根据权利要求13所述的方法，其中所述绝缘材料和所述绝缘体材料具有相对于彼此不同的组成物。
20.根据权利要求13所述的方法，其中所述绝缘材料和所述绝缘体材料具有相对于彼此相同的组成物。
21.根据权利要求20所述的方法，其中所述绝缘材料直接抵靠所述绝缘体材料，并且包括分别处于所述绝缘材料与所述绝缘体材料之间的界面。
22.根据权利要求13所述的方法，其中所述绝缘材料包括直接抵靠彼此的两种不同组成的绝缘材料。
23.根据权利要求13所述的方法，其中所述绝缘材料形成为包括周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸的绝缘衬里。
24.一种包括存储器单元串的存储器电路系统，其包括：
横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串在存储器阵列区中延伸穿过所述绝缘层面和所述导电层面；
所述横向间隔开的存储器块的所述绝缘层面和所述导电层面从所述存储器阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；
导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；
绝缘体材料，其处于所述阶梯状区中所述阶梯正上方；和
绝缘材料衬里，其周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸，所述绝缘材料衬里和所述绝缘体材料中的个体包括其间的界面。
25.根据权利要求24所述的存储器电路系统，其中所述绝缘材料直接抵靠所述绝缘体材料。
26.根据权利要求24所述的存储器电路系统，其中所述绝缘材料和所述绝缘体材料具有相对于彼此不同的组成物。
27.根据权利要求24所述的存储器电路系统，其中所述绝缘材料和所述绝缘体材料具有相对于彼此相同的组成物。
28.根据权利要求27所述的存储器电路系统，其中所述绝缘材料直接抵靠所述绝缘体材料。
29.根据权利要求24所述的存储器电路系统，其中所述绝缘材料包括直接抵靠彼此的两种不同组成的绝缘材料。
30.根据权利要求29所述的存储器电路系统，其中所述两种不同组成的绝缘材料中的一种具有与所述绝缘体材料的组成物相同的组成物。
31.根据权利要求30所述的存储器电路系统，其中所述一种绝缘材料直接抵靠所述绝缘体材料。
32.根据权利要求30所述的存储器电路系统，其中所述一种绝缘材料不直接抵靠所述绝缘体材料。
33.根据权利要求29所述的存储器电路系统，其中所述两种不同组成的绝缘材料均不具有与所述绝缘体材料的组成物相同的组成物。
34.根据权利要求24所述的存储器电路系统，其中所述导电通孔个体的底部低于周向围绕的所述绝缘材料衬里的底部。
35.一种包括存储器单元串的存储器电路系统，其包括：
横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串在存储器阵列区中延伸穿过所述绝缘层面和所述导电层面；
所述横向间隔开的存储器块的所述绝缘层面和所述导电层面从所述存储器阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；
导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；和
处于所述阶梯状区中所述阶梯正上方的绝缘体材料、所述绝缘体材料中处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸的缝隙、处于所述缝隙中的绝缘材料、分别处于所述缝隙中的所述绝缘材料与所述绝缘体材料之间的两个相对界面。
36.根据权利要求35所述的存储器电路系统，其中所述两个相对界面相对于彼此竖直相对。
37.根据权利要求35所述的存储器电路系统，其中所述缝隙在分别处于所述两个紧邻梯面中的相应梯面正上方的两个紧邻的所述导电通孔之间连续地延伸，延伸到所述两个紧邻的导电通孔，以及从所述两个紧邻的导电通孔延伸。
38.根据权利要求37所述的存储器电路系统，其中所述绝缘材料完全填充所述连续延伸的缝隙，其中所述缝隙在所述两个紧邻的导电通孔之间连续地延伸，延伸到所述两个紧邻的导电通孔，以及从所述两个紧邻的导电通孔延伸。
39.根据权利要求35所述的存储器电路系统，其中所述缝隙不在分别处于所述两个紧邻梯面中的相应梯面正上方的两个紧邻的所述导电通孔之间连续地延伸，不延伸到所述两个紧邻的导电通孔，以及不从所述两个紧邻的导电通孔延伸。
40.根据权利要求35所述的存储器电路系统，其中所述缝隙在所述两个紧邻阶梯的所述梯面之间水平地延伸。
41.根据权利要求35所述的存储器电路系统，其中所述绝缘材料直接抵靠所述绝缘体材料。
42.根据权利要求35所述的存储器电路系统，其中所述绝缘材料和所述绝缘体材料具有相对于彼此不同的组成物。
43.根据权利要求35所述的存储器电路系统，其中所述绝缘材料和所述绝缘体材料具有相对于彼此相同的组成物。
44.根据权利要求43所述的存储器电路系统，其中所述绝缘材料直接抵靠所述绝缘体材料。
45.根据权利要求35所述的存储器电路系统，其中所述绝缘材料包括直接抵靠彼此的两种不同组成的绝缘材料。
46.根据权利要求35所述的存储器电路系统，其中所述绝缘材料形成为包括周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸的绝缘衬里。
47.一种集成电路系统，其包括：
三维3D阵列区，其分别包括电子组件层面，所述3D阵列区包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；和
导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；
绝缘体材料，其处于所述阶梯状区中所述阶梯正上方；和
绝缘材料衬里，其周向环绕所述导电通孔个体并且沿着所述导电通孔个体在所述个别导电通孔与所述绝缘体材料之间竖向地延伸，所述绝缘材料衬里和所述绝缘体材料中的个体包括其间的界面。
48.一种集成电路系统，其包括：
三维3D阵列区，其分别包括电子组件层面，所述3D阵列区包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，所述绝缘层面和所述导电层面从所述3D阵列区延伸到阶梯状区中，所述阶梯状区中的个别阶梯包括所述导电层面中的一个；和
导电通孔，其分别直接抵靠所述个别阶梯中的一个中的所述一个导电层面中的导电材料；和
处于所述阶梯状区中所述阶梯正上方的绝缘体材料、所述绝缘体材料中处于两个紧邻的所述阶梯的梯面正上方并在两个紧邻的所述阶梯的梯面之间延伸的缝隙、处于所述缝隙中的绝缘材料、分别处于所述缝隙中的所述绝缘材料与所述绝缘体材料之间的两个相对界面。
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