CN115943493A - 形成微电子装置的方法及用于微电子装置的相关基底结构 - Google Patents

形成微电子装置的方法及用于微电子装置的相关基底结构 Download PDF

Info

Publication number
CN115943493A
CN115943493A CN202180042864.8A CN202180042864A CN115943493A CN 115943493 A CN115943493 A CN 115943493A CN 202180042864 A CN202180042864 A CN 202180042864A CN 115943493 A CN115943493 A CN 115943493A
Authority
CN
China
Prior art keywords
base material
microelectronic device
base
doped
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180042864.8A
Other languages
English (en)
Inventor
K·R·帕雷克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN115943493A publication Critical patent/CN115943493A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种形成微电子装置的方法包括：在基底材料的基本上整个外围周围形成源极材料；以及从所述基底材料的横向侧移除所述源极材料，同时在所述基底材料的上部表面及下部表面上维持所述源极材料。还描述用于微电子装置的相关方法及基底结构。

Description

形成微电子装置的方法及用于微电子装置的相关基底结构
相关申请案的交叉参考
本申请案主张于2020年6月18日申请的第16/905,734号美国专利申请案的申请日的权益，所述美国专利申请案与针对“微电子装置及相关方法、存储器装置以及电子系统(MICROELECTRONIC DEVICES,AND RELATED METHODS,MEMORY DEVICES,AND ELECTRONICSYSTEMS)”、将Kunal R.Parekh列为发明人、于2020年6月18日申请的第16/905,385号美国专利申请案有关。本申请案还与针对“形成微电子装置的方法及相关微电子装置、存储器掩模、电子系统以及额外方法(METHODS OF FORMING MICROELECTRONIC DEVICES,ANDRELATED MICROELECTRONIC DEVICES,MEMORY DEVICES,ELECTRONIC SYSTEMS,ANDADDITIONAL METHODS)”、将Kunal R.Parekh列为发明人、于2020年6月18日申请的第16/905,452号美国专利申请案有关。本申请案还与针对“形成微电子装置的方法及相关微电子装置以及电子系统(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATEDMICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS)”、将Kunal R.Parekh列为发明人、于2020年6月18日申请的第16/905,698号美国专利申请案有关。本申请案还与针对“形成微电子装置的方法及相关微电子装置以及电子系统(METHODS OF FORMING MICROELECTRONICDEVICES,AND RELATED MICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS)”、将KunalR.Parekh列为发明人、于2020年6月18日申请的第16/905,747号美国专利申请案有关。本申请案还与针对“形成微电子装置的方法及相关微电子装置以及电子系统(METHODS OFFORMING MICROELECTRONIC DEVICES,AND RELATED MICROELECTRONIC DEVICES ANDELECTRONIC SYSTEMS)”、将Kunal R.Parekh列为发明人、于2020年6月18日申请的第16/905,763号美国专利申请案有关。前述文献中的每一者的公开内容特此以全文引用的方式并入本文中。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计及制造的领域。更特定来说，本公开涉及形成用于微电子装置的基底结构的方法、形成微电子装置的方法及用于微电子装置的相关基底结构。
背景技术
微电子装置设计者常常需要通过减小个别特征的尺寸且通过减小相邻特征之间的分隔距离来提高微电子装置内的特征的集成或密度的层级。另外，微电子装置设计者常常需要设计不仅紧凑而且提供性能优势以及简化设计的架构。
微电子装置的一个实例为存储器装置。存储器装置通常经提供为计算机或电子装置中的内部集成电路。存在许多类型的存储器装置，包含(但不限于)非易失性存储器装置(例如，反和门快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一种方式为利用竖直存储器阵列(也被称作“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含竖直存储器字串，其延伸穿过包含具有导电结构与介电材料的层级的一或多个层面(例如，堆叠结构)中的开口。每一竖直存储器串可包含至少一个选择装置，其串联耦合到竖直堆叠的存储器单元的串联组合。相较于运用常规平坦(例如，二维)晶体管布置的结构，此配置通过在裸片上向上(例如，竖直地)建构阵列来准许较大数目个开关装置(例如，晶体管)被定位在裸片区域单位中(即，所消耗的活性表面的长度及宽度)。
位于存储器装置(例如，非易失性存储器装置)的存储器阵列下方的基底控制逻辑结构内的控制逻辑装置已用以控制存储器装置的存储器单元上的操作(例如，存取操作、读取操作、写入操作)。控制逻辑装置的组合件可经提供为借助于布线及互连结构与存储器阵列的存储器单元电连通。然而，用于在基底控制逻辑结构上方形成存储器阵列的处理条件(例如，温度、压力、材料)可限制基底控制逻辑结构内的控制逻辑装置的配置及性能。另外，用于基底控制逻辑结构内的不同控制逻辑装置的数量、尺寸及布置也可能不合需要地妨碍存储器装置的大小(例如，水平覆盖面积)的减小，及/或存储器装置的性能的改进(例如，较快存储器单元接通/断开速度、较低临限切换电压要求、较快数据传送速率、较低功率消耗)。此外，随着存储器阵列的密度及复杂度增大，逻辑控制装置的复杂度也增大。存储器阵列的增大的密度增大了在存储器阵列的组件与逻辑控制装置的组件之间形成导电接触的困难。
发明内容
在一些实施例中，一种形成微电子装置的方法包括：在基底材料的基本上整个外围周围形成源极材料；以及从所述基底材料的横向侧移除所述源极材料，同时在所述基底材料的上部表面及下部表面上方维持所述源极材料。
在其它实施例中，一种形成微电子装置的方法包括：在基底材料上方形成经掺杂半导电材料；在所述经掺杂半导电材料上方形成绝缘材料；在所述绝缘材料中形成开口且经由所述开口暴露所述经掺杂半导电材料；以及从所述经掺杂半导电材料外延地生长额外半导电材料以填充所述开口且覆盖所述绝缘材料。
在其它实施例中，一种用于微电子装置的基底结构包括：基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；以及经掺杂半导电材料，其上覆所述基底材料的上部表面且在所述基底材料的下部表面下方，插置于所述基底材料的所述上部表面与所述下部表面之间的所述基底材料的侧表面基本上不含所述经掺杂半导电材料。
在其它实施例中，一种用于微电子装置的基底结构包括：基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；在所述基底材料上的经掺杂半导电材料；在所述经掺杂半导电材料上的介电材料；经填充开口，其经由介电材料延伸到所述经掺杂半导电材料；以及外延半导电材料，其基本上填充所述经填充开口且覆盖所述介电材料的在所述经填充开口的外部的表面。
在额外实施例中，一种用于微电子装置的基底结构包括：基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；经掺杂多晶硅，其在所述基底材料的第一侧上且在所述基底材料的第二相对侧上；以及介电材料，其邻近于在所述基底材料的所述第一侧及所述第二相对侧中的一者上的所述经掺杂多晶硅的侧表面。
附图说明
图1A到图1D为根据本公开的实施例的说明形成基底结构的方法的简化截面图；
图2A到图2C为根据本公开的实施例的说明形成基底结构的方法的简化截面图；
图3A到图3C为根据本公开的实施例的说明形成基底结构的方法的简化截面图；
图4A到图4D为根据本公开的实施例的说明形成微电子装置结构组合件的方法的简化截面图；
图5A到图5C为根据本公开的实施例的说明形成微电子装置结构组合件的方法的简化截面图；
图6A及图6B为根据本公开的实施例的说明形成微电子装置结构组合件的方法的简化截面图；
图7为根据本公开的实施例的电子系统的框图；以及
图8为根据本公开的实施例的基于处理器的系统的框图。
具体实施方式
特此包含的图示并非意欲为任何特定系统、微电子结构、微电子装置或其集成电路的实际视图，但仅为用以描述本文实施例的理想化表示。诸图之间共享的元件及特征可保留相同数值名称，除了为便于遵循描述，参考编号以其上介绍且最充分描述元件的图式的编号开始。
以下描述提供特定细节，例如材料类型、材料厚度及处理条件，以便提供对本文中所描述的实施例的透彻描述。然而，所属领域的一般技术人员将理解，可在不使用这些特定细节的情况下实践本文中所公开的实施例。实际上，实施例可结合半导体行业中使用的常规制造技术而实践。另外，本公开提供的描述并不形成用于制造微电子装置(例如，半导体装置、存储器装置，例如NAND快闪存储器装置)、设备或电子系统或完整微电子装置、设备或电子系统的完整处理流程。下文描述的结构并不形成完整微电子装置、设备或电子系统。下文详细地描述了解本文中所描述的实施例所必需的仅仅那些工艺动作及结构。可通过常规技术执行额外动作以使用结构形成完整微电子装置、设备或电子系统。
可通过常规技术形成本文中所描述的材料，所述技术包含(但不限于)旋涂、毯覆式涂层、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强ALD、物理气相沉积(PVD)、等离子体增强式化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)。替代地，材料可原位生长。取决于待形成的特定材料，可通过所属领域的一般技术人员选择用于沉积或生长材料的技术。除非上下文指示，否则可通过任何合适的技术实现材料的移除，所述技术包含(但不限于)蚀刻、研磨平坦化(例如，化学机械平坦化)或其它已知方法。
如本文中所使用，术语“经配置”是指至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成、定向及布置以预定方式促进结构及设备中的一或多者进行操作。
如本文中所使用，术语“纵向”、“垂直”、“横向”及“水平”是参考其中或其上形成及未必由地球重力场界定一或多个结构及/或特征的衬底(例如基底材料、基底结构、基底构造等)的主要平面。“横向”或“水平”方向为基本上平行于衬底的主要平面的方向，而“纵向”或“垂直”方向为基本上垂直于衬底的主要平面的方向。衬底的主要平面是由与衬底的其它表面相比较具有相对大面积的衬底的表面界定。
如本文中所使用，参考给定参数、性质或条件的术语“基本上”意谓且包括所属领域的一般技术人员将在一定程度上理解给定参数、性质或条件符合一定程度的差异(例如在可接受的制造公差内)。作为实例，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或满足甚至100.0％。
如本文中所使用，指代特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员应了解的从所述数值的变化程度处于所述特定参数的可接受公差内。举例来说，指代一数值的“约”或“大致”可包括处于从所述数值的90.0％到110.0％的范围内的额外数值，例如处于从所述数值的95.0％到105.0％的范围内、处于从所述数值的97.5％到102.5％的范围内、处于从所述数值的99.0％到101.0％的范围内、处于从所述数值的99.5％到100.5％的范围内，或处于从所述数值的99.9％到100.1％的范围内。
如本文中所使用，为易于描述，空间相对术语，例如“在…下方”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前方”、“后方”、“左方”、“右方”及其类似者，在本文中可用于描述如图式中所说明的一个元件或特征与其它元件或特征的关系。除非另外指定，否则除图中所描绘的定向以外，空间相对术语意欲涵盖材料的不同定向。举例来说，如果在图式中的材料经反转，则描述为“低于其它元件或特征”或“在其它元件或特征下方”或“其它元件或特征下方”或“在其它元件或特征底部”的元件接着将“高于其它元件或特征”或“在其它元件或特征顶部”而定向。因此，术语“低于”可涵盖高于及低于的定向两者，此取决于使用术语的情况，其将为所属领域的一般技术人员所显而易见。材料可以其它方式定向(例如，旋转90度、反转、翻转等)且本文中使用的空间相对描述词相应地进行解译。
如本文所使用，描述为彼此“相邻”的特征(例如，区、结构、装置)意谓且包含经定位彼此最接近(例如，最靠近)的所公开标识(或多个标识)的特征。未匹配“相邻”特征的所公开标识(或多个标识)的额外特征(例如，额外区、额外材料、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可直接定位为彼此邻近，使得“相邻”特征之间未插入其它特征；或“相邻”特征可间接定位为彼此邻近，使得具有除与至少一个“相邻”特征相关联的彼标识之外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意谓且包含经定位彼此竖直最接近(例如，竖直最靠近)的所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征意谓且包含经定位彼此水平最接近(例如，水平最靠近)的所公开标识(或多个标识)的特征。
如本文中所使用，术语“存储器装置”意谓且包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说且仅作为实例，术语“存储器装置”不仅意谓且包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且意谓且包含专用集成电路(ASIC)(例如，芯片上系统(SoC))、组合逻辑与存储器的微电子装置，及结合存储器的图形处理单元(GPU)。
如本文所使用，“导电材料(conductive material)”意谓且包含导电材料(electrically conductive material)，例如金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、含有导电性金属的材料(例如，导电性金属氮化物、导电性金属硅化物、导电性金属碳化物、导电性金属氧化物)，及导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))中的一或多者。另外，“导电结构”意谓且包含由导电材料形成且包含导电材料的结构。
如本文所使用，“绝缘材料”意谓且包含电绝缘材料，例如至少一个介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、三氧化钛(TiOx)、锆氧化物(ZrOx)、氧化钽(TaOx)及氧化镁(MgOx)中的一或多者)、至少一个介电氮化物材料(例如，氮化硅(SiNy))、至少一个介电氮氧化物材料(例如，氮氧化硅(SiOxNy))，及至少一个介电羧基氮化物材料(例如，羧基氮化硅(SiOxCzNy))中的一或多者。本文中包括“x”、“y”及“z”中的一或多者的化学式(例如SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子，及针对另一元素的每一原子的额外元素(如果存在)的“z”个原子的平均比的材料(例如，Si、Al、Hf、Nb、Ti)。由于化学式表示相对原子比且并非严格的化学结构，因此绝缘材料可包括一或多个化学计量化合物及/或一或多个非化学计量化合物，且“x”、“y”及“z”(如果存在)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意谓且包含具有不可表示为定义明确的自然数的比且违反定比定律的元素组成的化合物。另外，“绝缘结构”意谓且包含由绝缘材料形成且包含绝缘材料的结构。
根据本文中所描述的实施例，一种形成一微电子装置的方法包括形成一第一微电子装置结构及将所述第一微电子装置结构附接到一第二微电子装置结构。所述第一微电子装置结构包含上面形成有其它组件(例如，存储器阵列、互连件)的基底结构。在将所述第一微电子装置结构附接到所述第二微电子装置结构之后，可例如通过研磨、蚀刻或两者移除所述第一微电子装置结构的所述基底结构的至少一部分。所述基底结构可包含基底材料，所述基底材料包括例如半导电材料(例如，硅)、陶瓷材料或玻璃材料。所述基底结构可经形成以促进在将第一微电子装置结构附接到第二微电子装置结构之后从第一微电子装置结构移除所述基底结构。在一些实施例中，所述基底结构是通过在基底材料的表面上方形成蚀刻终止材料，接着在所述基底结构的外围周围形成源极材料而形成。可从所述基底结构的横向侧移除所述源极材料以在所述蚀刻终止材料上方留下所述源极材料的至少一部分。可移除位于蚀刻终止材料上方的源极材料的横向侧且用保护性材料(例如，氧化物材料)替换。在其它实施例中，所述基底结构包括在基底材料的表面上方的经掺杂材料及在经掺杂材料上方的绝缘材料。开口可穿过绝缘材料形成以暴露经掺杂材料，且外延材料可从经掺杂材料生长以填充开口且上覆绝缘材料。在其它实施例中，所述基底结构包括基底材料，所述基底材料包括由源极材料包围的玻璃材料。可从所述基底结构的横向侧移除所述源极材料以在所述基底材料上方留下所述源极材料的至少一部分。
在形成基底结构之后，额外组件(例如，存储器阵列、互连件)可形成于基底结构的表面上方以形成第一微电子装置结构。在形成第一微电子装置结构之后，可将第一微电子装置结构耦合到第二微电子装置结构以形成微电子装置结构组合件。所述第二微电子装置结构可包含一装置结构，所述装置结构包含用于控制第一微电子装置结构的一或多个功能(例如，操作)的一或多个控制逻辑结构。在将第一微电子装置结构附接到第二微电子装置结构之后，可移除基底结构(例如，基底材料)的至少一部分。在移除基底结构的至少一部分之后，源极结构可形成于第一微电子装置结构上(例如，从已经存在于第一微电子装置结构上的源极材料，或从形成于微电子装置结构组合件上的源极材料)。用基底结构形成第一微电子装置结构可促进包含第一微电子装置结构及第二微电子装置结构的微电子装置结构组合件的改进制造，这是由于基底结构可经制造以在第一微电子装置结构的背侧处理期间(例如在移除基底材料期间)保护第一微电子装置结构的其它组件。举例来说，基底结构可经形成以包含一或多种蚀刻终止材料，所述一或多种蚀刻终止材料可促进在移除基底材料期间保护第一微电子装置结构的其它组件。另外，本文中所描述的方法可促进在第一微电子装置结构附接到第二微电子装置结构及移除基底材料之后形成及/或图案化第一微电子装置结构的源极结构。
图1A到图1D为说明形成基底结构，随后进一步处理以形成第一微电子装置结构(例如，存储器装置，例如3D NAND快闪存储器装置)的方法的实施例的简化部分截面图。图1A到图1D说明形成第一微电子装置结构的基底结构100，随后在基底结构100上制造例如存储器区且将第一微电子装置结构接合到例如CMOS衬底的第二微电子装置结构的方法。
运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图1A到图1D所描述的方法及结构可用于各种装置及电子系统中。
参考图1A，基底结构100(例如，第一裸片)可包括基底材料102。基底材料102(例如，半导电晶片)包括上面形成额外材料及基底结构100的结构的材料或构造。基底材料102可包括以下各者中的一或多者：半导电材料(例如，硅材料中的一或多者，例如单晶硅或多晶硅(在本文中也称为“多晶硅”)；硅锗；锗；砷化镓；氮化镓；磷化镓；磷化铟；氮化铟镓；及氮化铝镓)；支撑结构上的基底半导电材料；玻璃材料(例如，硼硅酸盐玻璃(BSP)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅玻璃(BPSG)、铝硅酸盐玻璃、碱土硼铝硅酸盐玻璃、石英、二氧化钛硅酸盐玻璃及钠钙玻璃中的一或多者)，及陶瓷材料(例如，聚氮化铝(p-AlN)、聚氮化铝上硅(SOPAN)、氮化铝(AlN)、氧化铝(例如，蓝宝石；α-Al2O3)及碳化硅中的一或多者)。
在一些实施例中，基底材料102包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一块体衬底。如本文中所使用，术语“块体衬底”不仅意谓且包含硅衬底，而且意谓且包含绝缘体上硅(SOI)衬底，例如蓝宝石上硅(SOS)衬底及玻璃上硅(SOG)衬底、硅在基底半导电基底上的外延层，及由一或多种半导电材料形成且包含其的其它衬底。
在其它实施例中，基底材料102包括玻璃晶片。在其它实施例中，基底材料102包括陶瓷晶片，例如SOPAN晶片。在一些此类实施例中，基底材料102可包括包含硅及陶瓷材料的晶片。
基底材料102的厚度(例如，在Z方向上)可大于约500微米(μm)、大于约750μm或甚至大于约1,000μm。
参考图1B，蚀刻终止材料104可形成于基底材料102的表面之上(例如，在其上、径在其上)。蚀刻终止材料104可包含相对于基底材料102展现蚀刻选择性的绝缘材料。举例来说，蚀刻终止材料104可由以下各者中的一或多者形成且包含以下各者中的一或多者：二氧化硅、氧化铝、氧化铪、氧化铌、氧化钛、氧化锆、氧化钽、氧化镁、氮化硅、氮氧化物材料(例如，氮氧化硅(SiOxNy))以及羧基氮化硅(SiOxCzNy)。在一些实施例中，蚀刻终止材料104包括氧化物材料，例如二氧化硅。在一些实施例中，蚀刻终止材料104包括基底材料102的氧化物。举例来说，在一些实施例中，基底材料102包括硅，且蚀刻终止材料104包括二氧化硅。
蚀刻终止材料104可通过ALD、CVD、PVD、PECVD、LPCVD或另一沉积方法中的一或多者形成于基底材料102的表面上。在其它实施例中，原位形成(例如，生长)蚀刻终止材料104。作为非限制性实例，蚀刻终止材料104可通过热氧化形成，例如通过在约800℃到约1,200℃的范围内的温度下使基底材料102的表面暴露于氧(例如，O2、H2O)。
参考图1C，在形成蚀刻终止材料104之后，源极材料106可形成于基底结构100的基本上整个外围周围。换句话说，源极材料106可上覆且基本上包围基底结构100。因此，源极材料106可上覆基底材料102的主表面、蚀刻终止材料104的主表面以及基底材料102及蚀刻终止材料104的侧壁。
源极材料106可由多晶硅形成且包含多晶硅。在一些实施例中，源极材料106掺杂有一或多种掺杂物，例如一或多种p型掺杂物(例如，硼、铝、镓、铟)、一或多种n型掺杂物(例如，磷、砷、锑、铋、锂)及/或一或多种其它掺杂物(例如，锗、硅、氮)。
源极材料106的厚度(例如，在Z方向上)可在约50纳米(nm)到约500nm的范围内，例如约50nm到约75nm、约75nm到约100nm、约100nm到约200nm、约200nm到约400nm或约400nm到约500nm。
现参考图1D，在基底结构100的外围周围形成源极材料106之后，可从基底结构100的横向侧(例如，在X方向及垂直于X方向的另一方向上)移除源极材料106。从基底结构100的横向侧移除源极材料106可暴露基底材料102及蚀刻终止材料104的侧壁。
可通过例如将基底结构100暴露于边缘研磨工艺(也称为边缘剖析工艺或晶片边缘研磨)或另一边缘处理方法而从基底结构100的横向侧移除源极材料106。在其它实施例中，通过将基底结构100暴露于边缘修整工艺来移除源极材料106。
在从基底结构100的横向侧移除源极材料106之后，保护性材料108可形成于源极材料106的诸侧上。因此，保护性材料108可包围源极材料106的位于蚀刻终止材料104上方的横向侧。
保护性材料108可由例如上文参考蚀刻终止材料104所描述的材料中的一或多者形成且包括所述材料中的所述一或多者。在一些实施例中，保护性材料108包括氧化物材料。保护性材料108可具有与蚀刻终止材料104相同的材料组成。在其它实施例中，保护性材料108具有与蚀刻终止材料104不同的材料组成。在一些实施例中，保护性材料108包括二氧化硅。
基底结构100可用以促进形成微电子装置(例如，半导体装置；存储器装置，例如3DNAND快闪存储器装置)的第一微电子装置结构。在从基底结构100形成第一微电子装置结构之后，可将第一微电子装置结构耦合到一或多个其它微电子装置结构，例如包含一或多个控制逻辑区的小芯片，如本文中将描述。
图2A到图2C为说明根据本公开的额外实施例的形成基底结构200，随后进一步处理以形成微电子装置(例如，半导体装置；存储器装置，例如3D NAND快闪存储器装置)的第一微电子装置结构的方法的实施例的简化部分截面图。图2A到图2C说明形成基底结构200，随后在基底结构200上制造例如存储器阵列以形成第一微电子装置结构且将第一微电子装置结构接合到第二微电子装置结构的方法。
参考图2A，基底结构200可包含基底材料202。基底材料202包括上面形成额外材料及微电子装置结构200的结构的基底材料或构造。基底材料202可包含上文参考基底材料202(图1A)所描述的材料中的一或多者。举例来说，基底材料202可包括以下各者中的一或多者：半导电材料(例如，硅材料中的一或多者，例如单晶硅或多晶硅；硅锗；锗；砷化镓；氮化镓；磷化镓；磷化铟；氮化铟镓；及氮化铝镓)；支撑结构上的基底半导电材料；玻璃材料(例如，BSP、PSG、FSG、BPSG、铝硅酸盐玻璃、碱土硼铝硅酸盐玻璃、石英、二氧化钛硅酸盐玻璃及钠钙玻璃中的一或多者)，及陶瓷材料(例如，p-AlN、SOPAN、AlN、氧化铝(例如，蓝宝石；α-Al2O3)及碳化硅中的一或多者)。
在一些实施例中，基底材料202包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一块体衬底。在一些实施例中，基底材料202包括可掺杂有一或多种掺杂物的材料。
基底材料202的厚度(例如，在Z方向上)可与上文参考基底材料102所描述的厚度相同。
继续参考图2A，经掺杂材料204可上覆基底材料202。经掺杂材料204可包含一或多种掺杂物，例如一或多种p型掺杂物(例如，硼、铝、镓、铟)、一或多种n型掺杂物(例如，磷、砷、锑、铋、锂)及/或一或多种其它掺杂物(例如，锗、硅、氮)。在一些实施例中，经掺杂材料204包括与基底材料202相同的材料组成，只不过经掺杂材料204掺杂有一或多种掺杂物。
掺杂物在经掺杂材料204中的存在浓度范围可为约1×1019个原子/立方厘米(或更简单地，1×1019/cm3)到约4.0×1020/cm3，例如约1×1019/cm3到约5×1019/cm3、约5×1019/cm3到约1×1020/cm3、约1×1020/cm3到约2.0×1020/cm3或约2.0×1020/cm3到约4.0×1020/cm3。
在一些实施例中，经掺杂材料204包括硼、锗及磷中的一或多者。作为非限制性实例，经掺杂材料204可包含掺杂有硼的硅、掺杂有硼及锗的硅、掺杂有磷的硅或掺杂有镓的硅。在一些实施例中，经掺杂材料204包括所谓的重硼掺杂硅。
如本文中将描述，经掺杂材料204可在基底结构200的进一步处理期间促进基底材料202相对于经掺杂材料204的选择性蚀刻。因此，经掺杂材料204可在基底材料202的移除期间充当蚀刻终止材料。
绝缘材料206可上覆经掺杂材料204。经掺杂材料204可位于绝缘材料206与基底材料202之间。绝缘材料206可包括上文参考蚀刻终止材料104(图1B)所描述的材料中的一或多者。举例来说，绝缘材料206可由以下各者中的一或多者形成且包含以下各者中的一或多者：二氧化硅、氧化铝、氧化铪、氧化铌、氧化钛、氧化锆、氧化钽、氧化镁、氮化硅、氮氧化物材料(例如，氮氧化硅(SiOxNy))以及羧基氮化硅(SiOxCzNy)。在一些实施例中，绝缘材料206包括二氧化硅。
参考图2B，绝缘材料206可经图案化以在其中形成开口208，且经由开口208暴露经掺杂材料204的一部分。穿过绝缘材料206的开口208可通过例如使绝缘材料206经由掩模暴露于蚀刻剂来形成。绝缘材料206可暴露于干式蚀刻剂，所述干式蚀刻剂包括碳氟化合物(例如，CH2F2、CH3F、CF4、C4F8、C4F6、CF2)、SF6、NF3及氧气中的一或多者。然而，本公开不限于此，且穿过绝缘材料206的开口208可通过不同于所描述的方法的方法形成。
参考图2C，在形成开口208(图2B)且经由开口208暴露经掺杂材料204之后，半导电材料210可形成于经掺杂材料204的暴露部分上方、开口208内及绝缘材料206的其余部分上方。
在一些实施例中，半导电材料210是通过外延生长形成。作为非限制性实例，半导电材料210可从经掺杂材料204的暴露部分生长。半导电材料210可包括单晶材料，且可包含单晶表面212。在一些实施例中，半导电材料210展现与经掺杂材料204相同的结晶定向。单晶表面212可促进在单晶表面212上形成一或多个装置结构，如本文将描述。
半导电材料210可由上文参考经掺杂材料204所描述的材料中的一或多者形成且包含所述材料中的所述一或多者。在一些实施例中，半导电材料210包括与经掺杂材料204相同的材料组成，只不过半导电材料210中的掺杂物的浓度小于经掺杂材料204中的掺杂物的浓度。在一些实施例中，半导电材料210包括经掺杂外延硅(例如，掺杂有至少一种n型掺杂物、至少一种p型掺杂物或至少另一种掺杂物中的一或多者的外延硅)。
基底结构200可用于促进形成第一微电子装置结构(例如，半导体装置、存储器装置(例如，NAND快闪存储器装置))。在从基底结构200形成第一微电子装置之后，可将第一微电子装置耦合到一或多个其它微电子装置结构，例如包含一或多个控制逻辑区的小芯片，如本文中将描述。
图3A到图3C为根据本公开的实施例的说明形成基底结构300的另一方法的实施例的简化部分截面图。图3A到图3C说明形成基底结构300，随后在基底结构300上制造例如存储器区以形成第一微电子装置结构且将第一微电子装置结构接合到第二微电子装置结构的方法。
参考图3A，基底结构300可包含基底材料302。基底材料302可包含上文参考基底材料102(图1A)所描述的材料中的一或多者。在一些实施例中，基底材料302包括玻璃材料，例如硼硅酸盐玻璃(BSP)、铝硅酸盐玻璃、碱土硼硅酸盐玻璃、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、石英、二氧化钛硅酸盐玻璃、钠钙玻璃中的一或多者。
参考图3B，源极材料304可形成于基底材料302的基本上整个外围周围。源极材料304可由上文参考源极材料106(图1C)所描述的材料中的一或多者形成且包含所述材料中的所述一或多者。在一些实施例中，源极材料304包括多晶硅。在一些此类实施例中，源极材料304可包括经掺杂多晶硅。源极材料304可具有与上文所描述的源极材料106相同的厚度。
参考图3C，在形成源极材料304之后，可例如通过将基底结构300暴露于边缘研磨程序、边缘修整工艺或另一边缘处理工艺来移除源极材料304的在基底材料302的横向侧上的部分，如上文参考图1D所描述。
在形成源极材料304之后，基底结构300可用以促进形成微电子装置(例如，半导体装置；存储器装置，例如3D NAND快闪存储器装置)。在从基底结构300形成第一微电子装置之后，可将所述微电子装置耦合到一或多个其它微电子装置结构，例如包含一或多个控制逻辑区的小芯片，如本文中将描述。
如上文所描述，在形成基底结构100、200、300之后，第一微电子装置结构可形成于基底结构100、200、300上、上方或内。第一微电子装置结构可包括例如半导体装置、存储器装置(例如，3D NAND快闪存储器装置)或另一装置的特征(例如，结构、材料、装置)。图4A为根据本公开的实施例的第一微电子装置结构400的简化截面视图。第一微电子装置结构400也可称为阵列晶片。第一微电子装置结构400可包含阵列晶片衬底402，其可大体类似于上文参考图1D所描述的基底结构100。换句话说，阵列晶片衬底402可包含基底材料102、蚀刻终止材料104、源极材料106及保护性材料108。尽管阵列晶片衬底402说明为包括基底结构100，但应理解，阵列晶片衬底402可对应于上文参考图1A到图3C所描述的基底结构100、200、300中的任一者。
第一微电子装置结构400可经形成以包含竖直地位于阵列晶片衬底402上方(例如，在Z方向上)的存储器阵列区404及竖直地位于存储器阵列区404上方的互连区406。存储器阵列区404可竖直地插置于互连区406与阵列晶片衬底402之间。
存储器阵列区404可包含堆叠结构408、线结构410(例如，数字线结构、位线结构)及线接触结构412。线接触结构412可竖直地上覆(例如，在Z方向上)堆叠结构408，且可电连接到例如延伸穿过堆叠结构408的单元柱结构414及深接触结构416的结构。
堆叠结构408可包含布置成层级422的导电结构418与绝缘结构420的竖直交错(例如，在Z方向上)序列。堆叠结构408的层级422中的每一者可包含竖直地邻近绝缘结构420中的至少一者的导电结构418中的至少一者。在一些实施例中，导电结构418由钨形成且包含钨，且绝缘结构420由二氧化硅形成且包含二氧化硅。堆叠结构408的层级422的导电结构418及绝缘结构420可各自个别地为基本上平坦的，且可各自个别地展现所要厚度。
单元柱结构414可各自个别地包含至少部分由一或多个电荷存储结构(例如，电荷收集结构，例如包括氧化物-氮化物-氧化物(“ONO”)材料的电荷收集结构；浮动栅极结构)包围的半导电柱(例如，多晶硅柱、硅-锗柱)。单元柱结构414与堆叠结构408的层级422的导电结构418的交叉点可界定第一微电子装置结构400的存储器阵列区404内的彼此串联耦合的存储器单元424的竖直延伸串。在一些实施例中，在堆叠结构408的每一层级422内形成于导电结构418与单元柱结构414的交叉点处的存储器单元424包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元424包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(经频带/势垒工程设计的TANOS)存储器单元，其中每一者为MONOS存储器单元的子集。在其它实施例中，存储器单元424包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属性浮动栅极)作为电荷存储结构。浮动栅极可水平插入单元柱结构与堆叠结构408的不同层级422的导电结构418的中心结构之间。
单元柱结构414可从堆叠结构408的较高竖直边界竖直延伸，穿过堆叠结构408，且延伸到在基底结构100的较高竖直边界处或附近的位置(例如，基底结构100上的介电材料内)。
深接触结构416可经配置及定位以将竖直上覆堆叠结构408的第一微电子装置结构400的一或多个组件与竖直位于堆叠结构408下方的第一微电子装置结构400的一或多个组件电连接。深接触结构416可由导电材料形成且包含导电材料。
继续参考图4A，互连区406包括通过第一互连结构428电耦合到线结构410的第一接合衬垫结构426。第一互连结构428可竖直上覆(例如，在Z方向上)且电连接到线结构410，且第一接合衬垫结构426可竖直上覆(例如，在Z方向上)且电连接到第一互连结构428。第一接合衬垫结构426及第一互连结构428可个别地由导电材料形成且包含导电材料。在一些实施例中，第一接合衬垫结构426由铜形成且包含铜，且第一互连结构428由钨形成且包含钨。
参考图4B，在形成存储器阵列区404及互连区406之后，第一微电子装置结构400可倒置翻转(例如，在Z方向上)且附接(例如，接合)到第二微电子装置结构460以形成包括第一微电子装置结构400及第二微电子装置结构460的微电子装置结构组合件450。第一微电子装置结构400的互连区406的第一接合衬垫结构426可耦合到第二微电子装置结构460的第二接合衬垫结构470。举例来说，在翻转第一微电子装置结构400之后，第一接合衬垫结构426可与第二微电子装置结构460的第二接合衬垫结构470水平对准且与其物理接触。至少一个热压工艺可用以使第一接合衬垫结构426及第二接合衬垫结构470的材料(例如铜)迁移(例如扩散)且彼此相互作用，以将第一微电子装置结构400接合到第二微电子装置结构460以形成微电子装置结构组合件450。
第二微电子装置结构460可包含控制逻辑区462。控制逻辑区462可包含半导电基底结构464、栅极结构466以及布线结构468。半导电基底结构464、栅极结构466以及布线结构468的部分形成控制逻辑区462的各种控制逻辑装置。控制逻辑装置可经配置以控制其它组件(例如，单元柱结构414的存储器单元424)，例如第一微电子装置结构400的组件，的各种操作。逻辑控制装置可包含经配置以控制存储器阵列区404的存储器单元柱结构414中的存储器单元424的读取、写入及/或抹除操作的装置。作为非限制性实例，控制逻辑装置可包含电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、DLL电路系统(例如，环状振荡器)、Vdd调节器、串驱动器、页缓冲区及各种芯片/层控制电路系统中的一或多者(例如，每一者)。作为另一非限制性实例，控制逻辑装置可包含用以控制存储器阵列区404内的阵列(例如，存储器元件阵列、存取装置阵列)的行操作的装置，所述阵列例如解码器(例如，本地层面解码器、行解码器)、感测放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、修复电路系统(例如，行修复电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、MUX及ECC装置中的一或多者(例如，每一者)。作为另一非限制性实例，控制逻辑区462的控制逻辑装置可包含经配置以控制存储器阵列区404内的阵列(例如，存储器元件阵列、存取装置阵列)的列操作的装置，所述阵列例如解码器(例如，本地层面解码器、列解码器)、驱动器(例如，WL驱动器)、修复电路系统(例如，列修复电路系统)、存储器测试装置、MUX、ECC装置及从刷新/损耗平衡装置中的一或多者(例如，每一者)。然而，本公开不限于此，且控制逻辑区462的控制逻辑装置可包含其它及/或额外组件。
半导电基底结构464可包括上面形成额外材料的基底材料或构造。半导电基底结构464可包括半导电结构(例如，半导电晶片)或位于支撑结构上的基底半导电材料。举例来说，半导电基底结构464可包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一块体衬底。此外，半导电基底结构464可包含形成于其中及/或其上的一或多个层、结构及/或区。举例来说，半导电基底结构464可包含导电掺杂区及未掺杂区。导电掺杂区可例如用作控制逻辑区462的控制逻辑装置的晶体管的源极区及漏极区；且未掺杂区可例如用作控制逻辑装置的晶体管的通道区。
控制逻辑区462的栅极结构466可竖直地上覆(例如，在Z方向上)半导电基底结构464的部分。栅极结构466可在第二微电子装置结构460的控制逻辑区462内个别地水平延伸于控制逻辑装置的晶体管之间且由所述晶体管使用。栅极结构466可由导电材料形成且包含导电材料。栅极介电材料(例如，介电氧化物)可竖直插入(例如，在Z方向上)栅极结构466与晶体管的通道区(例如，半导电基底结构464内)之间。为了清楚且易于理解所述描述，栅极介电材料未在图4B中说明。
布线结构468可竖直地上覆(例如，在Z方向上)半导电基底结构464，且可借助于互连结构467电连接到半导电基底结构464。互连结构467中的一些可在布线结构468中的一些之间竖直地延伸且电耦合到所述布线结构中的一些，且互连结构467中的其它者可在半导电基底结构464的区(例如，导电掺杂区，例如源极区及漏极区)之间竖直地延伸，且将所述区电耦合到布线结构468中的一或多者。布线结构468及互连结构467可各自个别地由导电材料形成且包含导电材料。
第二接合衬垫结构470竖直地上覆(例如，在Z方向上)布线结构468，且通过一或多个互连结构与其电连接。第二接合衬垫结构470可由导电材料形成且包含导电材料。如上文所描述，第二接合衬垫结构470可耦合到第一微电子装置结构400的第一接合衬垫结构426以形成微电子装置结构组合件450。
参考图4C，在形成微电子装置结构组合件450之后，可从第一微电子装置结构400移除(例如，拆离)源极材料106的在基底材料102的背侧上的部分及基底材料102。源极材料106及基底材料102可通过一或多个材料移除工艺移除，例如研磨及蚀刻中的一或两者。举例来说，基底材料102可通过研磨源极材料106及基底材料102而移除。基底材料102可通过研磨直到基底材料102的厚度小于约100μm，例如小于约75μm、小于约50μm或小于约40μm而移除。
在研磨基底材料102之后，基底材料102的剩余部分可通过使用对蚀刻终止材料104具有选择性的蚀刻工艺加以蚀刻(例如，湿式蚀刻、干式蚀刻)来移除。作为一个实例，基底材料102可暴露于包括氢氧化钾(KOH)及氢氧化四甲铵(TMAH)中的一者或两者的湿式蚀刻剂以选择性地移除基底材料102而不基本上移除蚀刻终止材料104。在其它实施例中，基底材料102暴露于干式蚀刻工艺(例如，反应性离子蚀刻(RIE)、感应耦合等离子体(ICP)蚀刻)以选择性地移除基底材料102而不基本上移除蚀刻终止材料104。在一些实施例中，干式蚀刻剂包含六氟化硫(SF6)、氧(O2)、C4F8、CF4、C3F6、二氟化氙(XeF2)或另一材料中的一或多者。
在一些实施例中，邻近于存储器阵列区404的源极材料106的横向侧周围的保护性材料108的存在可在移除基底材料102期间保护源极材料106。在一些实施例中，保护性材料108可减少或基本上防止源极材料106被研磨源极材料106时产生的污染物及颗粒污染，且还可防止源极材料106不合需要地暴露于一或多种蚀刻剂。
参考图4D，在移除基底材料102(图4B)之后，后段工艺(BEOL)结构495可形成于蚀刻终止材料104上且与由源极材料106(图4C)形成的源极结构480电连通。举例来说，开口可经形成穿过蚀刻终止材料104及源极材料106以将源极材料106的各部分彼此分隔开且形成源极结构480。开口可填充有绝缘材料以将源极结构480的不同部分彼此隔离。绝缘材料可包含与蚀刻终止材料104相同的材料组成。在一些实施例中，可在使源极材料106图案化以形成源极结构480之前在源极材料106上形成导电材料，例如硅化钨(WSix)、氮化钨、氮化钨硅(WSixNy)。在一些实施例中，可在导电材料形成于源极材料106上之前从源极材料106的表面移除蚀刻终止材料104。在一些实施例中，源极结构480包括经掺杂硅(例如，经掺杂多晶硅)、硅化钨、氮化钨以及氮化钨硅中的一或多者。
绝缘材料可将源极结构480的与存储器单元柱结构414电连通的部分和源极结构480的与存储器阵列区404的其它部分(例如，深接触结构416)电连通的其它部分隔离开。由于第一微电子装置结构400经形成以包含源极材料106，因此源极结构480可经形成而无需在将第一微电子装置结构400附接到第二微电子装置结构460之后沉积源极材料。此外，源极结构480可经形成而无需在移除基底材料102(图4B)之后沉积源极材料。
BEOL结构495可包含与源极结构480电连通且将源极结构480电耦合到第一金属化结构484的第二互连结构482。第二互连结构482可由例如钨的导电材料形成且包含所述导电材料。第一金属化结构484可由例如铜的导电材料形成且包含所述导电材料。
第三互连结构486可将第一金属化结构484电耦合到第二金属化结构488。钝化材料490可形成于微电子装置结构组合件450上方以电隔离第二金属化结构488。第三互连结构486及第二金属化结构488可由导电材料形成且包含导电材料。举例来说，第三互连结构486可由钨形成且包含钨。第二金属化结构488可由铝形成且包含铝。
尽管图4A到图4D已描述且说明为包括包含阵列晶片衬底402(包括基底结构100)的第一微电子装置结构400，但本公开不限于此。在其它实施例中，阵列晶片衬底402包括基底结构300(图3C)。在一些实施例中，在从微电子装置结构组合件450移除基底材料302(图3C)期间，基底材料302可通过例如将基底材料302暴露于氢氟酸或研磨工艺而移除。
在其它实施例中，第一微电子装置结构可经形成而具有上文参考图2C所描述的基底结构200。图5A为说明根据本公开的实施例的包含第一微电子装置结构500的微电子装置结构组合件550的简化截面图。微电子装置结构组合件550基本上类似于上文参考图4B所描述的微电子装置结构组合件450，只不过第一微电子装置结构500包含上文参考图2C所描述的基底结构200。因此，第一微电子装置结构500可包括包含基底结构200的阵列晶片衬底。如上文参考图4A所述，存储器阵列区404及互连区406可形成于阵列晶片衬底上方。此后，第一接合衬垫结构426可接合到第二微电子装置结构460的第二接合衬垫结构470以形成微电子装置结构组合件550。
在一些实施例中，可在单晶表面212(图2C)上方形成存储器阵列区404，其可促进存储器阵列区404的改进制造。举例来说，相较于其中存储器单元柱形成为多晶硅的常规微电子装置结构，可通过在单晶表面212上方形成存储器单元柱结构414来改进存储器单元柱结构414的蚀刻及图案化。此外，基底结构200的使用可促进第一微电子装置结构400到第二微电子装置结构460的转移及附接，这是由于基底材料202可比常规基底材料展现更大硬度。
参考图5B，在形成微电子装置结构组合件550之后，可从微电子装置结构组合件550移除第一微电子装置结构500的基底材料202的至少一部分。举例来说，基底材料202可通过研磨基底材料202到小于约100μm(例如小于约75μm、小于约50μm或小于约40μm)的厚度而移除。
在研磨基底材料202之后，基底材料202的剩余部分可通过相对于经掺杂材料204选择性地移除基底材料202的一或多个材料移除工艺移除。换句话说，经掺杂材料204可在基底材料202的移除期间用作蚀刻终止材料。作为非限制性实例，基底材料202可暴露于包含KOH及TMAH中的一者或两者的湿式蚀刻剂以移除基底材料202的剩余部分而不基本上移除经掺杂材料204。在一些实施例中，湿式蚀刻剂包括TMAH。基底材料202的剩余部分的移除可暴露经掺杂材料204的表面。
参考图5C，可相对于绝缘材料206选择性地移除经掺杂材料204。作为非限制性实例，经掺杂材料204可使用包括硝酸及氢氟酸的蚀刻剂移除。可控制氢氟酸与硝酸的比、氢氟酸及硝酸的浓度以及蚀刻溶液的温度以促进移除经掺杂材料204的所要速率。然而，本公开不限于此，且经掺杂材料204可通过其它方法相对于绝缘材料206选择性地移除。
在移除经掺杂材料204之后，源极结构580可形成于绝缘材料206上方且与经由绝缘材料206形成的半导电材料210电连通。源极结构580可基本上类似于上文所描述的源极结构480。源极结构580可由经掺杂硅(例如，经掺杂多晶硅)、硅化钨、氮化钨以及氮化钨硅中的一或多者形成且包含经掺杂硅(例如，经掺杂多晶硅)、硅化钨、氮化钨以及氮化钨硅中的一或多者。
在额外实施例中，源极结构580由经掺杂材料204形成。作为非限制性实例，至少部分地取决于经掺杂材料204的材料组成，可相对于源极结构580的其它部分移除(例如蚀刻)经掺杂材料204的部分以由其形成源极结构580。源极结构580可对应于经掺杂材料204的剩余(例如，未经移除)部分。作为另一非限制性实例，至少部分地取决于经掺杂材料204的材料组成及厚度，经掺杂材料204可转化成另一导电材料，且经图案化(例如，经蚀刻)以形成源极结构580。
源极结构580的厚度(例如，在Z方向上)范围可在约50nm到约75nm、约75nm到约100nm、约100nm到约200nm、约200nm到约400nm或约400nm到约500nm。
在形成源极结构580之后，后段工艺结构595可形成于源极结构580上方。举例来说，第二互连结构582可形成于源极结构580上方且与其电连通。第二互连结构582可由例如钨的导电材料形成且包含所述导电材料。开口可穿过绝缘材料206及源极结构580形成以分隔开源极结构580的部分(例如，分隔开与存储器单元424电连通的部分与与深接触结构416电连通的部分)。绝缘材料584可形成于第二互连结构582及源极结构580上方。
第一金属化结构586可竖直地形成于第二互连结构582上方(例如，在Z方向上)，且与其电连通。第一金属化结构586可由例如铜的导电材料形成且包含所述导电材料。第三互连结构588可形成于第一金属化结构586上方且与其电连通，且将第一金属化结构586电耦合到第二金属化结构592。第三互连结构588可由例如铜的导电材料形成且包含所述导电材料。第三金属化结构590可由例如铝的导电材料形成且包含所述导电材料。钝化材料可形成于微电子装置结构组合件550上方以电隔离第二金属化结构592。
尽管图4C及图5B已描述且说明为通过研磨及后续蚀刻移除基底材料102、202、302，本公开不限于此。在其它实施例中，基底材料102、202、302可使用一或多种湿式蚀刻剂(例如KOH、NaOH及TMAH)基于基底材料102、202、302的结晶定向及基底材料102、202、302的定向选择性蚀刻进行移除。图6A为说明包含附接到第二微电子装置结构660的第一微电子装置结构600的微电子装置结构组合件650的简化截面图。第二微电子装置结构660可基本上类似于上文参考图4B所描述的第二微电子装置结构460。第一微电子装置结构600可基本上类似于上文参考图4A到图5C所描述的第一微电子装置结构400、500中的任一者。第一微电子装置结构600可如上文参考第一微电子装置结构400、500到第二微电子装置结构460的附接所描述而附接到第二微电子装置结构660。
第一微电子装置结构600可包含上文参考图1A到图3C所描述的基底结构100、200、300中的任一者。参考图6A，第一微电子装置结构600可包含基底材料602，所述基底材料包括上文参考基底材料102(图1A)所描述的材料中的一或多者。在一些实施例中，基底材料602包括硅。
在一些实施例中，保护性材料604可在微电子装置结构组合件650的至少一部分周围形成。举例来说，保护性材料604可在第二微电子装置结构660周围安置。在一些实施例中，保护性材料604安置于第一微电子装置结构600与第二微电子装置结构660之间，例如安置于第一微电子装置结构600与第二微电子装置结构660的斜面之间的区606中。
保护性材料604为绝缘材料。在一些实施例中，保护性材料604由二氧化硅形成且包含二氧化硅。
参考图6B，基底材料602可从第一微电子装置结构600移除(例如，拆离)。在一些实施例中，基底材料602经图案化以暴露基底材料602的{100}平面或{110}平面。基底材料602可暴露于一或多种蚀刻剂，所述一或多种蚀刻剂经调配以沿着{100}平面或{110}平面移除基底材料602，此举可在基底材料602中形成沟槽608。在一些实施例中，沟槽608可利用i线光刻图案化。在一些实施例中，掩模形成于基底材料602上方，且穿过掩模形成狭缝以暴露基底材料602的部分。基底材料602经由掩模材料中的开口暴露于一或多种蚀刻剂。所述一或多种蚀刻剂可包含氢氧化钾及氢氧化四甲铵中的一者或两者。在一些实施例中，蚀刻剂包括氢氧化钾。
在形成沟槽608之后，基底材料602的剩余部分可通过将基底材料暴露于一或多种蚀刻剂来移除，所述一或多种蚀刻剂经配置以选择性地移除基底材料602而基本上不移除在基底材料602下方的材料(例如，蚀刻终止材料104(图1C)、经掺杂材料204(图2C))。基底材料602的剩余部分可相对于在基底材料602下方的材料选择性地移除，如上文所描述。
通过形成沟槽608而移除基底材料602可相对于移除基底材料的其它方法促进基底材料602的改进移除。由于通过i线光刻形成沟槽608，因此可以相对低成本的方法移除沟槽608。此外，由于基底材料602是基于基底材料602的定向而移除，因此其移除可比其它移除工艺以相对更快的速率进行。另外，由于基底材料602未通过研磨移除，因此微电子装置结构组合件650可不暴露于由研磨工艺产生的颗粒。
在移除基底材料602之后，源极结构(例如，源极结构580)可形成于第一微电子装置结构600上方，如上文参考图5C所描述。
尽管图4C、图5B以及图6B已描述且说明为通过特定方法移除基底材料102、202、302、602，但本公开不限于此。在其它实施例中，在形成存储器阵列区404及将第一微电子装置结构400、500、600附接到第二微电子装置结构460、660之前，基底材料102、202、302、602可经形成以包含所需深度处的氢原子。在将第一微电子装置结构400、500、600附接到相应第二微电子装置结构460、660之后，可通过在对应于植入氢原子的位置处使基底材料102、202、302、602断裂而移除相应基底材料102、202、302、602。
根据本文所描述的方法形成微电子装置结构组合件450、550、650可促进微电子装置的改进制造。举例来说，在将第一微电子装置结构400、500、600附接到第二微电子装置结构460之前形成包含基底结构100、200、300的第一微电子装置结构400、500、600可促进微电子装置结构组合件450、550、650的改进制造。在将第一微电子装置结构400、500、600附接到第二微电子装置结构460之前形成基底结构100、200、300促进在将第一微电子装置结构400、500、600附接到第二微电子装置结构460之前形成源极结构(例如，源极结构480、580)的材料。此外，基底结构100、200、300可用各种材料制造以促进在将第一微电子装置结构400、500、600附接到第二微电子装置结构460之后及在不损坏相应微电子装置结构组合件450、550、650的其它组件或结构的情况下选择性地移除基底材料102、202、302。此外，上述方法促进与制造第一微电子装置结构400、500、600分隔开(例如，在将第一微电子装置结构400、500、600附接到第二微电子装置结构460之前)地制造第二微电子装置结构460(例如，包含用于第一微电子装置结构400、500、600的一或多个组件的控制逻辑电路系统的CMOS晶片)。
因此，根据本公开的一些实施例，一种形成一微电子装置的方法包括：在一基底材料的基本上整个外围周围形成一源极材料，及从所述基底材料的横向侧移除所述源极材料，同时在所述基底材料的一上部表面及一下部表面上方维持所述源极材料。
此外，根据本公开的额外实施例，一种形成一微电子装置的方法包括：在一基底材料上方形成一经掺杂半导电材料；在所述经掺杂半导电材料上方形成一绝缘材料；在所述绝缘材料中形成开口且经由所述开口暴露所述经掺杂半导电材料；以及从所述经掺杂半导电材料外延地生长额外半导电材料以填充所述开口且覆盖所述绝缘材料。
此外，根据本公开的其它实施例，一种用于一微电子装置的基底结构包括：一基底材料，其包括一半导电材料、一陶瓷材料及一玻璃材料中的一或多者；以及一经掺杂半导电材料，其上覆所述基底材料的一上部表面且下伏于所述基底材料的一下部表面的下，插置于所述基底材料的所述上部表面与所述下部表面之间的所述基底材料的侧表面基本上不含所述经掺杂半导电材料。
此外，根据本公开的实施例的一种用于一微电子装置结构的基底结构包括：一基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；在所述基底材料上的一经掺杂半导电材料；在所述经掺杂半导电材料上的一介电材料；经填充开口，其经由介电材料延伸到所述经掺杂半导电材料；以及一外延半导电材料，其基本上填充所述经填充开口且覆盖所述介电材料的在所述经填充开口的外部的表面。
在其它实施例中，一种用于一微电子装置的基底结构包括：一基底材料，其包括一半导电材料、一陶瓷材料及一玻璃材料中的一或多者；经掺杂多晶硅，其在所述基底材料的一第一侧上且在所述基底材料的一第二相对侧上；以及一介电材料，其邻近于在所述基底材料的所述第一侧及所述第二侧中的一者上的所述经掺杂多晶硅的侧表面。
包含微电子装置结构(例如，第一微电子装置结构400、500、600)的微电子装置及包含基底结构(例如，基底结构100、200、300)的微电子装置结构组合件(例如，微电子装置结构组合件450、550、650)可用于本公开的电子系统的实施例中。举例来说，图7为根据本公开的实施例的电子系统703的框图。电子系统703可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具Wi-Fi或蜂窝式功能的平板电脑(例如，
Figure BDA0004000112300000211
或
Figure BDA0004000112300000212
平板电脑)、电子书、导航装置等等。电子系统703包含至少一个存储器装置705。存储器装置705可包含例如本文先前所描述的包含基底结构100、200、300的微电子装置结构(例如，第一微电子装置结构400、500、600)或微电子装置(例如，先前参考图4A到图6B所描述的微电子装置结构组合件450、550、650)的实施例。
电子系统703可进一步包含至少一个电子信号处理器装置707(常常称为“微处理器”)。电子信号处理器装置707可任选地包含本文中先前所描述的微电子装置或微电子装置结构的实施例(例如，先前参考图4A到图6B所描述的第一微电子装置结构400、500、600或微电子装置结构组合件450、550、650中的一或多者)。电子系统703可进一步包含用于通过用户将信息输入到电子系统703的一或多个输入装置709，例如鼠标或其它指标装置、键盘、触控板、按钮或控制面板。电子系统703可进一步包含用于将信息(例如，视觉或音频输出)输出到用户的一或多个输出装置711，例如监视器、显示器、打印机、音频输出插口、扬声器等。在一些实施例中，输入装置709及输出装置711可包括可用以将信息输入到电子系统703及将视觉信息输出到用户两者的单个触控式屏幕装置。输入装置709及输出装置711可与存储器装置705及电子信号处理器装置707中的一或多者电连通。
参考图8，描绘基于处理器的系统800。基于处理器的系统800可包含根据本公开的实施例而制造的微电子装置结构(例如，第一微电子装置结构400、500、600)及微电子装置结构组合件(例如，微电子装置结构组合件450、550、650)。基于处理器的系统800可为多种类型中的任一者，例如计算机、寻呼机、蜂窝式电话、个人记事本、控制电路或其它电子装置。基于处理器的系统800可包含一或多个处理器802，例如微处理器，以控制基于处理器的系统800中的系统功能及请求的处理。基于处理器的系统800的处理器802及其它子组件可包含根据本公开的实施例而制造的微电子装置及微电子装置结构(例如，包含第一微电子装置结构400、500、600或微电子装置结构组合件450、550、650中的一或多者的微电子装置及微电子装置结构)。
基于处理器的系统800可包含可与处理器802操作通信的电力供应器804。举例来说，如果基于处理器的系统800为便携式系统，则电力供应器804可包含燃料电池、电力收集装置、永久电池、可更换式电池及可充电电池中的一或多者。电力供应器804还可包含AC配接器；因此，基于处理器的系统800可插入到例如壁式插座中。电力供应器804还可包含DC配接器，使得基于处理器的系统800可插入到例如车辆点烟器或车辆电源端口中。
各种其它装置可取决于基于处理器的系统800执行的功能而耦合到处理器802。举例来说，用户接口806可耦合到处理器802。用户接口806可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数化器及触控笔、触控式屏幕、语音辨识系统、麦克风或其组合。显示器808还可耦合到处理器802。显示器808可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子体显示器、OLED显示器、LED显示器、三维投影、音频显示器或其组合。此外，RF子系统/基带处理器810还可耦合到处理器802。RF子系统/基带处理器810可包含耦合到RF接收器及RF发射器(未展示)的天线。一通信端口812或多于一个通信端口812还可耦合到处理器802。通信端口812可经调适以耦合到一或多个外围装置814，例如调制解调器、打印机、计算机、扫描仪或摄影机，或耦合到网络，例如局域网、远程局域网、企业内部网络或网络因特网。
处理器802可通过实施存储于存储器中的软件程序来控制基于处理器的系统800。举例来说，软件程序可包含操作系统、数据库软件、制图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器802以存储及促进各种程序的执行。举例来说，处理器802可耦合到系统存储器，所述系统存储器可包含自旋力矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、轨道存储器及其它已知存储器类型中的一或多者。系统存储器816可包含易失性存储器、非易失性存储器或其组合。系统存储器816通常很大，使得其可存储动态载入的应用程序及数据。在一些实施例中，系统存储器816可包含半导体装置，例如上文所描述的微电子装置及微电子装置结构(例如，第一微电子装置结构400、500、600及微电子装置结构组合件450、550、650)，或其组合。
处理器802还可耦合到非易失性存储器818，此并非暗示系统存储器816必定为易失性的。非易失性存储器818可包含以下各者中的一或多者：STT-MRAM、MRAM、只读存储器(ROM)(例如EPROM、电阻性只读存储器(RROM))及结合系统存储器使用的快闪存储器。非易失性存储器818的大小通常选择为恰好足以存储任何必要的操作系统、应用程序及固定数据。另外，非易失性存储器818可包含例如磁盘机存储器的大容量存储器，例如混合驱动器，包含电阻式存储器或其它类型的非易失性固态存储器。非易失性存储器818可包含微电子装置，例如上文所描述的微电子装置及微电子装置结构(例如，第一微电子装置结构400、500、600及微电子装置结构组合件450、550、650)，或其组合。
因此，在至少一些实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括至少一个微电子装置结构组合件。所述至少一个微电子装置结构组合件包括：第一微电子装置结构，其包括后段工艺结构，所述后段工艺结构包括与源极结构电连通的金属化材料；存储器阵列区，其包括延伸穿过堆叠结构的存储器单元串，所述堆叠结构包括绝缘结构及导电结构的交错层级；及互连区，其包含与所述存储器阵列区电连通的接合衬垫结构。所述电子系统进一步包括第二微电子装置结构，所述第二微电子装置结构包括与所述接合衬垫结构电连通的CMOS电路系统。
本公开的额外非限制性实例实施例在下文进行阐述。
实施例1：一种形成微电子装置的方法，所述方法包括：在基底材料的基本上整个外围周围形成源极材料，及从所述基底材料的横向侧移除所述源极材料，同时在所述基底材料的上部表面及下部表面上方维持所述源极材料。
实施例2：如实施例1所述的方法，其进一步包括在所述基底材料的基本上所述整个外围周围形成所述源极材料之前在所述基底材料上方形成蚀刻终止材料。
实施例3：如实施例2所述的方法，其进一步包括：选择所述基底材料以包括半导电材料；以及选择所述蚀刻终止材料以包括介电材料。
实施例4：如实施例1至3中任一项所述的方法，其进一步包括：选择所述基底材料以包括硅；以及选择所述蚀刻终止材料以包括二氧化硅。
实施例5：如实施例1至4中任一项所述的方法，其进一步包括在从所述基底材料的所述横向侧移除所述源极材料之后在源极材料的剩余部分的横向侧上形成保护性材料。
实施例6：如实施例1至5中任一项所述的方法，其进一步包括选择所述基底材料以包括以下各者中的一或多者：单晶硅、多晶硅、硅锗、锗、砷化镓、氮化镓、磷化镓、磷化铟、氮化铟镓及氮化铝镓。
实施例7：如实施例1至6中任一者所述的方法，其进一步包括选择所述源极材料以包括经掺杂多晶硅。
实施例8：如实施例1至7中任一项所述的方法，其进一步包括选择所述基底材料以包括陶瓷材料。
实施例9：如实施例8所述的方法，其中选择所述基底材料以包括陶瓷材料包括选择所述基底材料以包括聚氮化铝上硅。
实施例10：如实施例1至7中任一项所述的方法，其进一步包括选择所述基底材料以包括玻璃材料。
实施例11：如实施例1至10中任一项所述的方法，其中选择所述基底材料以包括玻璃材料包括选择所述基底材料以包括硼硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅玻璃、铝硅酸盐玻璃、碱土硼硅酸盐玻璃、石英、二氧化钛硅酸盐玻璃及钠钙玻璃中的一或多者。
实施例12：如实施例1至11中任一例所述的方法，其进一步包括：形成堆叠结构，所述堆叠结构包括在所述源极材料上方的一系列竖直交错的导电结构与绝缘结构；在所述堆叠结构内形成竖直延伸的存储器单元串以形成第一微电子装置结构；将所述第一微电子装置结构附接到包括控制逻辑电路系统的第二微电子装置结构以形成微电子装置结构组合件；在形成所述微电子装置结构组合件之后移除所述基底材料；以及在移除所述基底材料之后形成与所述源极材料电连通的电路系统。
实施例13：如实施例12所述的方法，其中移除所述基底材料包括研磨及湿式蚀刻所述基底材料中的一或多者。
实施例14：一种形成微电子装置的方法，所述方法包括：在基底材料上方形成经掺杂半导电材料；在所述经掺杂半导电材料上方形成绝缘材料；在所述绝缘材料中形成开口且经由所述开口暴露所述经掺杂半导电材料；以及从所述经掺杂半导电材料外延地生长额外半导电材料以填充所述开口且覆盖所述绝缘材料。
实施例15：如实施例14所述的方法，其中在基底材料上方形成经掺杂半导电材料包括形成所述经掺杂半导电材料以包括经掺杂的所述基底材料的半导电材料及分散于所述半导电材料内的一或多种掺杂物。
实施例16：如实施例14或实施例15所述的方法，其进一步包括：形成堆叠结构，所述堆叠结构包括在所述额外半导电材料上方的一系列竖直交错的导电结构与绝缘结构；在所述堆叠结构内形成竖直延伸的存储器单元串以形成第一微电子装置结构；将所述第一微电子装置结构耦合到包括控制逻辑电路系统的第二微电子装置结构以形成微电子装置结构组合件；以及在形成所述微电子装置结构组合件之后移除所述基底材料。
实施例17：如实施例16所述的方法，其中移除所述基底材料包括移除所述基底材料而不基本上移除所述经掺杂半导电材料。
实施例18：如实施例16或实施例17所述的方法，其中移除所述基底材料包括在所述基底材料中沿着所述基底材料的{100}平面或{110}平面形成沟槽。
实施例19：如实施例16至18中任一项所述的方法，其进一步包括在移除所述基底材料之后在所述额外半导电材料上方形成源极结构。
实施例20：一种用于微电子装置的基底结构，其包括：基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；以及经掺杂半导电材料，其上覆所述基底材料的上部表面且在所述基底材料的下部表面下方，插置于所述基底材料的所述上部表面与所述下部表面之间的所述基底材料的侧表面基本上不含所述经掺杂半导电材料。
实施例21：如实施例20所述的基底结构，其进一步包括插置于所述基底材料的所述上部表面与所述经掺杂半导电材料之间的介电材料。
实施例22：如实施例20或实施例21所述的基底结构，其中所述经掺杂半导电材料直接邻近于所述基底材料的所述下部表面而定位。
实施例23：如实施例21或实施例22所述的基底结构，其进一步包括直接邻近于所述经掺杂半导电材料的侧表面的额外介电材料，所述经掺杂半导电材料的最上表面基本上不含所述额外介电材料。
实施例24：如实施例20至23中任一项所述的基底结构，其中所述基底材料包括基本上未经掺杂的半导电材料。
实施例25：如实施例20至24中任一项所述的基底结构，其中所述基底材料包括硼硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅玻璃、铝硅酸盐玻璃、碱土硼硅酸盐玻璃、石英、二氧化钛硅酸盐玻璃及钠钙玻璃中的一或多者。
实施例26：如实施例20至24中任一项所述的基底结构，其中所述基底材料包括聚氮化铝、聚氮化铝上硅、氮化铝、氧化铝及碳化硅中的一或多者。
实施例27：一种用于微电子装置的基底结构，其包括：基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；在所述基底材料上的经掺杂半导电材料；在所述经掺杂半导电材料上的介电材料；经填充开口，其经由介电材料延伸到所述经掺杂半导电材料；以及外延半导电材料，其基本上填充所述经填充开口且覆盖所述介电材料的在所述经填充开口的外部的表面。
实施例28：如实施例27所述的基底结构，其中：所述基底材料包括硅；所述经掺杂半导电材料包括导电掺杂硅；所述介电材料包括氧化硅；且所述外延半导电材料包括外延硅。
实施例29：如实施例27所述的基底结构，其中所述基底材料包括所述陶瓷材料或所述玻璃材料。
实施例30：一种用于微电子装置的基底结构，所述基底结构包括：基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；经掺杂多晶硅，其在所述基底材料的第一侧上且在所述基底材料的第二相对侧上；以及介电材料，其邻近于在所述基底材料的所述第一侧及所述第二相对侧中的一者上的所述经掺杂多晶硅的侧表面。
实施例31：如实施例30所述的基底结构，其中在所述基底材料的所述第一侧上的所述经掺杂多晶硅的厚度与在所述基底材料的所述第二相对侧上的所述经掺杂多晶硅的厚度基本上相同。
虽然已结合诸图描述了某些说明性实施例，但所属领域的一般技术人员将认识到并理解，本公开所涵盖的实施例并不限于本文中明确展示并描述的那些实施例。实际上，可在不脱离本公开所涵盖的实施例的范围(例如下文中主张的那些实施例，包括法定等效物)的情况下对本文所描述的实施例进行许多添加、删除及修改。另外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍涵盖在本公开的范围内。

Claims (31)

1.一种形成微电子装置的方法，所述方法包括：
在基底材料的基本上整个外围周围形成源极材料；以及
从所述基底材料的横向侧移除所述源极材料，同时在所述基底材料的上部表面及下部表面上维持所述源极材料。
2.根据权利要求1所述的方法，其进一步包括在所述基底材料的基本上所述整个外围周围形成所述源极材料之前在所述基底材料上形成蚀刻终止材料。
3.根据权利要求2所述的方法，其进一步包括：
选择所述基底材料以包括半导电材料；以及
选择所述蚀刻终止材料以包括介电材料。
4.根据权利要求2所述的方法，其进一步包括：
选择所述基底材料以包括硅；以及
选择所述蚀刻终止材料以包括二氧化硅。
5.根据权利要求1所述的方法，其进一步包括在从所述基底材料的所述横向侧移除所述源极材料之后在源极材料的剩余部分的横向侧上形成保护性材料。
6.根据权利要求1所述的方法，其进一步包括选择所述基底材料以包括以下各者中的一或多者：单晶硅、多晶硅、硅锗、锗、砷化镓、氮化镓、磷化镓、磷化铟、氮化铟镓及氮化铝镓。
7.根据权利要求1所述的方法，其进一步包括选择所述源极材料以包括经掺杂多晶硅。
8.根据权利要求1所述的方法，其进一步包括选择所述基底材料以包括陶瓷材料。
9.根据权利要求8所述的方法，其中选择所述基底材料以包括陶瓷材料包括选择所述基底材料以包括聚氮化铝上硅。
10.根据权利要求1所述的方法，其进一步包括选择所述基底材料以包括玻璃材料。
11.根据权利要求10所述的方法，其中选择所述基底材料以包括玻璃材料包括选择所述基底材料以包括硼硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅玻璃、铝硅酸盐玻璃、碱土硼硅酸盐玻璃、石英、二氧化钛硅酸盐玻璃及钠钙玻璃中的一或多者。
12.根据权利要求1至11中任一项所述的方法，其进一步包括：
形成堆叠结构，所述堆叠结构包括在所述源极材料上的一系列竖直交错的导电结构与绝缘结构；
在所述堆叠结构内形成竖直延伸的存储器单元串以形成第一微电子装置结构；
将所述第一微电子装置结构附接到包括控制逻辑电路系统的第二微电子装置结构以形成微电子装置结构组合件；
在形成所述微电子装置结构组合件之后移除所述基底材料；以及
在移除所述基底材料之后形成与所述源极材料电连通的电路系统。
13.根据权利要求12所述的方法，其中移除所述基底材料包括研磨及湿式蚀刻所述基底材料中的一或多者。
14.一种形成微电子装置的方法，所述方法包括：
在基底材料上形成经掺杂半导电材料；
在所述经掺杂半导电材料上形成绝缘材料；
在所述绝缘材料中形成开口且经由所述开口暴露所述经掺杂半导电材料；以及
从所述经掺杂半导电材料外延地生长额外半导电材料以填充所述开口且覆盖所述绝缘材料。
15.根据权利要求14所述的方法，其中在基底材料上形成经掺杂半导电材料包括形成所述经掺杂半导电材料以包括经掺杂的所述基底材料的半导电材料及分散于所述半导电材料内的一或多种掺杂物。
16.根据权利要求14或权利要求15所述的方法，其进一步包括：
形成堆叠结构，所述堆叠结构包括在所述额外半导电材料上的一系列竖直交错的导电结构与绝缘结构；
在所述堆叠结构内形成竖直延伸的存储器单元串以形成第一微电子装置结构；
将所述第一微电子装置结构耦合到包括控制逻辑电路系统的第二微电子装置结构以形成微电子装置结构组合件；以及
在形成所述微电子装置结构组合件之后移除所述基底材料。
17.根据权利要求16所述的方法，其中移除所述基底材料包括移除所述基底材料而不基本上移除所述经掺杂半导电材料。
18.根据权利要求16所述的方法，其中移除所述基底材料包括在所述基底材料中沿着所述基底材料的{100}平面或{110}平面形成沟槽。
19.根据权利要求16所述的方法，其进一步包括在移除所述基底材料之后在所述额外半导电材料上形成源极结构。
20.一种用于微电子装置的基底结构，其包括：
基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；以及
经掺杂半导电材料，其上覆所述基底材料的上部表面且在所述基底材料的下部表面下方，插置于所述基底材料的所述上部表面与所述下部表面之间的所述基底材料的侧表面基本上不含所述经掺杂半导电材料。
21.根据权利要求20所述的基底结构，其进一步包括插置于所述基底材料的所述上部表面与所述经掺杂半导电材料之间的介电材料。
22.根据权利要求21所述的基底结构，其中所述经掺杂半导电材料直接邻近于所述基底材料的所述下部表面而定位。
23.根据权利要求21所述的基底结构，其进一步包括直接邻近于所述经掺杂半导电材料的侧表面的额外介电材料，所述经掺杂半导电材料的最上表面基本上不含所述额外介电材料。
24.根据权利要求20至23中任一项所述的基底结构，其中所述基底材料包括基本上未经掺杂的半导电材料。
25.根据权利要求20至23中任一项所述的基底结构，其中所述基底材料包括硼硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅玻璃、铝硅酸盐玻璃、碱土硼硅酸盐玻璃、石英、二氧化钛硅酸盐玻璃及钠钙玻璃中的一或多者。
26.根据权利要求20至23中任一项所述的基底结构，其中所述基底材料包括聚氮化铝、聚氮化铝上硅、氮化铝、氧化铝及碳化硅中的一或多者。
27.一种用于微电子装置的基底结构，其包括：
基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；
在所述基底材料上的经掺杂半导电材料；
在所述经掺杂半导电材料上的介电材料；
经填充开口，其经由介电材料延伸到所述经掺杂半导电材料；以及
外延半导电材料，其基本上填充所述经填充开口且覆盖所述介电材料的在所述经填充开口的外部的表面。
28.根据权利要求27所述的基底结构，其中：
所述基底材料包括硅；
所述经掺杂半导电材料包括导电掺杂硅；
所述介电材料包括氧化硅；且
所述外延半导电材料包括外延硅。
29.根据权利要求27所述的基底结构，其中所述基底材料包括所述陶瓷材料或所述玻璃材料。
30.一种用于微电子装置的基底结构，所述基底结构包括：
基底材料，其包括半导电材料、陶瓷材料及玻璃材料中的一或多者；
经掺杂多晶硅，其在所述基底材料的第一侧上且在所述基底材料的第二相对侧上；以及
介电材料，其邻近于在所述基底材料的所述第一侧及所述第二相对侧中的一者上的所述经掺杂多晶硅的侧表面。
31.根据权利要求30所述的基底结构，其中在所述基底材料的所述第一侧上的所述经掺杂多晶硅的厚度与在所述基底材料的所述第二相对侧上的所述经掺杂多晶硅的厚度基本上相同。
CN202180042864.8A 2020-06-18 2021-05-20 形成微电子装置的方法及用于微电子装置的相关基底结构 Pending CN115943493A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/905,734 US11380669B2 (en) 2020-06-18 2020-06-18 Methods of forming microelectronic devices
US16/905,734 2020-06-18
PCT/US2021/033325 WO2021257236A1 (en) 2020-06-18 2021-05-20 Methods of forming microelectronic devices, and related base structures for microelectronic devices

Publications (1)

Publication Number Publication Date
CN115943493A true CN115943493A (zh) 2023-04-07

Family

ID=79022585

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180042864.8A Pending CN115943493A (zh) 2020-06-18 2021-05-20 形成微电子装置的方法及用于微电子装置的相关基底结构

Country Status (4)

Country Link
US (2) US11380669B2 (zh)
CN (1) CN115943493A (zh)
TW (1) TWI799877B (zh)
WO (1) WO2021257236A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11587919B2 (en) 2020-07-17 2023-02-21 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11545456B2 (en) 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11810838B2 (en) 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11776925B2 (en) * 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
TWI806506B (zh) * 2022-03-21 2023-06-21 旺宏電子股份有限公司 記憶體元件

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4925809A (en) 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
CA2280865C (en) * 1997-02-24 2008-08-12 Superior Micropowders Llc Aerosol method and apparatus, particulate products, and electronic devices made therefrom
JP2002103299A (ja) 2000-09-22 2002-04-09 Aisin Seiki Co Ltd マイクロマシンの製造方法
US20030113669A1 (en) 2001-12-19 2003-06-19 Jao-Chin Cheng Method of fabricating passive device on printed circuit board
JP4012411B2 (ja) 2002-02-14 2007-11-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US8324725B2 (en) 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7586784B2 (en) 2006-06-09 2009-09-08 Micron Technology, Inc. Apparatus and methods for programming multilevel-cell NAND memory devices
EP3364298B1 (en) 2006-07-31 2019-12-11 Google LLC Memory circuit system and method
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
KR101448150B1 (ko) 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
KR20090072399A (ko) 2007-12-28 2009-07-02 삼성전자주식회사 3차원 메모리 장치
US7622365B2 (en) 2008-02-04 2009-11-24 Micron Technology, Inc. Wafer processing including dicing
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US8765581B2 (en) 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
US20130126622A1 (en) * 2011-08-08 2013-05-23 David Finn Offsetting shielding and enhancing coupling in metallized smart cards
EP2731110B1 (en) 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
CN102544049B (zh) 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
US9196753B2 (en) 2011-04-19 2015-11-24 Micron Technology, Inc. Select devices including a semiconductive stack having a semiconductive material
US9489613B2 (en) * 2011-08-08 2016-11-08 Féinics Amatech Teoranta RFID transponder chip modules with a band of the antenna extending inward
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US20140001583A1 (en) * 2012-06-30 2014-01-02 Intel Corporation Method to inhibit metal-to-metal stiction issues in mems fabrication
KR101994449B1 (ko) 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR101995910B1 (ko) 2013-03-26 2019-07-03 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 플래시 메모리
JP6299757B2 (ja) * 2013-05-21 2018-03-28 信越化学工業株式会社 太陽電池の製造方法
US9159714B2 (en) * 2013-09-28 2015-10-13 Intel Corporation Package on wide I/O silicon
KR20150085155A (ko) 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
KR20150139223A (ko) * 2014-06-03 2015-12-11 삼성전자주식회사 반도체 소자
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102249172B1 (ko) 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US9397145B1 (en) 2015-05-14 2016-07-19 Micron Technology, Inc. Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures
KR102358302B1 (ko) 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
US9653617B2 (en) 2015-05-27 2017-05-16 Sandisk Technologies Llc Multiple junction thin film transistor
US9741732B2 (en) 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
JP2017069420A (ja) 2015-09-30 2017-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9553263B1 (en) 2015-11-06 2017-01-24 Micron Technology, Inc. Resistive memory elements including buffer materials, and related memory cells, memory devices, electronic systems
US9853037B2 (en) 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
US9530790B1 (en) 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9922716B2 (en) 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
GB201620680D0 (en) 2016-12-05 2017-01-18 Spts Technologies Ltd Method of smoothing a surface
NL2018042B1 (en) 2016-12-22 2018-06-29 Stichting Energieonderzoek Centrum Nederland Method for manufacturing photovoltaic cells with a rear side polysiliconpassivating contact
KR20180076298A (ko) * 2016-12-27 2018-07-05 아이엠이씨 브이제트더블유 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법
US9893207B1 (en) * 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
US10134917B2 (en) * 2017-03-17 2018-11-20 International Business Machines Corporation Tight pitch vertical transistor EEPROM
US10141330B1 (en) 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems
US10230005B2 (en) * 2017-06-08 2019-03-12 International Business Machines Corporation Four terminal stacked complementary junction field effect transistors
CN107658317B (zh) 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10446566B2 (en) 2017-12-15 2019-10-15 Micron Technology, Inc. Integrated assemblies having anchoring structures proximate stacked memory cells
EP3732712A4 (en) * 2017-12-29 2021-09-01 Intel Corporation MICROELECTRONIC ARRANGEMENTS WITH COMMUNICATION NETWORKS
WO2019132966A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies with communication networks
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10475771B2 (en) * 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
JP2019165135A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
WO2019182657A1 (en) 2018-03-22 2019-09-26 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10586795B1 (en) 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
US10381362B1 (en) 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
JP7105612B2 (ja) * 2018-05-21 2022-07-25 シャープ株式会社 画像表示素子およびその形成方法
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
US10446577B1 (en) 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
CN109219885A (zh) 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
US10707228B2 (en) 2018-08-21 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same
US10553474B1 (en) * 2018-08-29 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor-on-insulator (SOI) substrate
CN109449158A (zh) * 2018-10-26 2019-03-08 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
WO2020103025A1 (en) 2018-11-21 2020-05-28 Yangtze Memory Technologies Co., Ltd. Bonding alignment marks at bonding interface
US10665580B1 (en) 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
US10957680B2 (en) 2019-01-16 2021-03-23 Sandisk Technologies Llc Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
JP7311615B2 (ja) * 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
JP2021044397A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021044446A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置及びその製造方法
US11393807B2 (en) * 2020-03-11 2022-07-19 Peter C. Salmon Densely packed electronic systems
EP3913681B1 (en) * 2020-05-18 2024-09-18 STMicroelectronics S.r.l. Method of fabrication of an integrated thermoelectric converter, and integrated thermoelectric converter thus obtained
US11239207B1 (en) * 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor die stacks and associated systems and methods
US11664412B2 (en) * 2021-01-22 2023-05-30 Globalfoundries U.S. Inc. Structure providing poly-resistor under shallow trench isolation and above high resistivity polysilicon layer
US11588043B2 (en) * 2021-04-14 2023-02-21 Globalfoundries U.S. Inc. Bipolar transistor with elevated extrinsic base and methods to form same
US11728380B2 (en) * 2021-06-24 2023-08-15 Globalfoundries U.S. Inc. Bipolar transistor with base horizontally displaced from collector

Also Published As

Publication number Publication date
WO2021257236A1 (en) 2021-12-23
TWI799877B (zh) 2023-04-21
US20210398967A1 (en) 2021-12-23
US11380669B2 (en) 2022-07-05
TW202201647A (zh) 2022-01-01
US20220320066A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
US11380669B2 (en) Methods of forming microelectronic devices
US11705367B2 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
TWI839800B (zh) 形成微電子裝置之方法、以及相關之微電子裝置及電子系統
CN116114066A (zh) 微电子装置、相关电子系统及形成微电子装置的方法
US11563018B2 (en) Microelectronic devices, and related methods, memory devices, and electronic systems
TWI789773B (zh) 形成微電子裝置之方法及相關之微電子裝置及電子系統
CN113823633A (zh) 形成微电子装置的方法及相关微电子装置及电子系统
CN113823631B (zh) 形成微电子装置的方法及相关的微电子装置和电子系统
CN114093878B (zh) 微电子装置及相关存储器装置、电子系统及方法
CN116210357A (zh) 形成微电子装置和存储器装置的方法，以及相关微电子装置、存储器装置和电子系统
US20240170427A1 (en) Memory devices and related electronic systems
CN116326235A (zh) 形成微电子装置的方法及相关的微电子装置、存储器装置及电子系统
US20240079057A1 (en) Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods
US11430793B2 (en) Microelectronic devices including passing word line structures, and related electronic systems and methods
TWI857356B (zh) 形成微電子裝置之方法、及相關微電子裝置、記憶體裝置及電子系統
US20240215221A1 (en) Microelectronic devices, and related memory devices, and electronic systems
US20230110367A1 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20230335439A1 (en) Microelectronic devices including slot structures, and related electronic systems and methods of forming the microelectronic devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination