CN1155162A - 按芯片尺寸封装型半导体器件的制造方法 - Google Patents

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Abstract

按芯片尺寸封装的半导体器件制造方法中器件包括半导体芯片和载带，所述载带包括绝缘膜和形成在绝缘膜一个面上的布线图形，方法包括用有按半导体芯片粘接面积的预定尺寸的粘接膜将半导体芯片与载带粘接的步骤。粘接步骤包括用冲切法从粘接膜带上切下粘接膜的子步骤，所述粘接膜带处于安装在工作台上的半导体芯片上面，和向下移动粘接膜将其设置于粘接面积上的子步骤。

Description

按芯片尺寸封装型半导体 器件的制造方法
本发明涉及半导体器件的制造方法，特别涉及适于高密度封装的称为按芯片尺寸封装的半导体器件的制造方法。
为了满足电子装置诸如减小尺寸和重量，高速和多功能的要求，已开发了各种类型的半导体器件。由于半导体芯片的高集成度和为了减小半导体器件的尺寸和厚度，要求引出腿数量的增大已变得更苛刻，因此，为满足这两个要求，主要是将引出腿按精细间距排列。因此，所要求的主要技术是，能使引出腿之间有窄间距的内引线连接，和能扩大引出腿间距的面阵列连接。
按芯片尺寸封装型半导体器件是按半导体芯片形式，并用粘接膜整体连接半导体芯片和载带的器件。粘接到载带上的半导体芯片的一边沿其边缘形成有多个电极焊点。另一方面，载带包括有机绝缘材料和形成在有机绝缘膜上的布线层。每个布线层包括连接到半导体芯片的相应电极焊点的区域。而且，形成许多凸起电极作为与外部连接用的载带的电极焊点。凸起电极按有规则的间距排列成栅形，并遍布于远离布线层的有机绝缘膜上。布线层设置于面对半导芯片的载带边上。每层布线层有一端通过通路孔连接到相应的凸起电极，所述通路孔是将金属材料填入有机绝缘膜上形成的孔中而构成的。载带上还形成有其它通孔，这些其它通孔中填入金属材料构成通路孔，每个通路孔连接在布线层与电极焊点之间作为内引线。当形成每个通路孔时，可调节其相对于电极焊点和布线层的位置。通过这些通路孔实现电极焊点与布线层之间的内引线连接。
通常，用以下方式制造芯片尺寸封紧型半导体器件。
用冲切法从粘接膜带上切出粘接莫。粘接膜暂时粘接到半导体芯片和载带其中之一后，电极焊点与布线层相互电连接。随后，用热压法将粘接膜连接到半导体芯片和载带中的另一个上。因此，粘接膜的尺寸限制为电极焊点中限定区域的相应的尺寸，也就是说，粘接膜的尺寸不是相当于半导体芯片焊接表面的总面积，从而避免覆盖电极焊点。
但是，按这种制造方法，粘接膜的设定或定位随半导体芯片而异。其原因是，粘接膜尺寸小、厚度薄，因而易于变形和损坏操作性能。
通常，半导体芯片和载带连接后，用所称的传输模制法用树脂材料模制半导体芯片。按传输模制法，要求高成本和高精度的模具。而且，若半导体芯片的尺寸变化，则必须提供其它模具。因而使生产成本提高。
而且，要用模具从载带上切掉不需要的部分。也就是说，要切掉与半导体芯片尺寸相同的载带。这意味着若半导体芯片尺寸变化时要用其它模具。
本发明的目的是，提供能简化半导体芯片和载带连接步骤的与芯片尺寸相同的半导体器件的制造方法。
本发明的另一目的是，提供不用模具能压制半导体器件的制造方法。
本发明的又一目的是，提供一种能容易处理半导体芯片尺寸变化的与芯片尺寸相同的半导体器件的制造方法。
按本发明的一个方案是包括半导体芯片和载带的与芯片尺寸相同的半导体器件的制造方法，所述载带包括绝缘膜和形成在绝缘膜一个表面上的布线图形。该方法包括下列步骤：用相当于半导体芯片粘接面积的预定尺寸的粘接膜，连接半导体芯片和载带；用加热法使粘接膜连接半导体芯片和载带。该方法还包括步骤：用树脂材料模制半导体芯片；切掉不需要的载带部分。连接步骤包括：用冲切法从保持在操作台上的半导体芯片上方的粘接膜上切掉粘接膜的子步骤，并随后向下移动粘接膜，将粘接膜设置于粘接区上。
从以下结合附图所作的详细说明，将会更充分理解本发明。
图1是从载带一边看的常规半导体器件的平面图；
图2是沿图1中A-A’线的剖视图；
图3A至3G是图1和图2所示半导体器件的制造工艺说明图；
图4是从面对半导体芯片一边看的图1和图2所示载带的平面图；
图5是从图4的反面看图1和图2所示载带的平面图；
图6是切割粘接膜用的常规模具的示意图；
图7是图6所示模具的切割工艺说明图；
图8是将粘接膜设置到半导体芯片上的设置工艺步骤说明图；
图9是用树脂材料模制半导体芯片用的常规模具单元平面图；
图10是沿图9中B-B’线的剖视图；
图11是切割载带用的常规模具的示意图；
图12是用图11所示模具进行切割工艺的说明图；
图13是按本发明的半导体芯片和载带连接用的装置示意图；
图14是按本发明的用树脂材料模制半导体芯片用装置的平面图；
图15是沿图14中C-C’线的剖视图；
图16是按本发明的用激光束切割载带用的装置示意图；
图17是从相对于半导体芯片一边看的说明载带切割线的测试工艺的载带平面图；
图18是图17所示载带切割中用的装置剖视图；
图19是按本发明的用于获得激光束的四分之一谐波的装置图。
为便于理解本发明，以下将首先参见附图1和图2说明芯片尺寸封装型半导体器件的常规制造方法。
图1和图2中，半导体器件包括有有机材料膜21和形成在有机绝缘膜21上的布线层22的载带20。有机绝缘膜21的材料可以是聚酰亚胺树脂等。用将铜金属箔等腐蚀成要求的形状的方法形成布线层21。每层布线层22形成有连接半导体芯片30的相应电极焊点31用的区域。
半导体芯片30，尽管没画出它的内部结构，它有连接到载带20的表面。在该表面上，沿其边缘形成有许多电极焊点31。而且，只是在电极焊点31的区域形成钝化膜32。用粘接膜23将半导体芯片30和载带20连在一起。形成多个凸起电极24作为连到外部的载带20的电极焊点。凸起电极24的材料可以是焊料等。如图1所示，凸起电极24按有规则的间距排列成栅形，并遍布远离布线层22的有机绝缘膜21的边上。布线层22设置在面对半导芯片30的载带20的边上。每层布线层22有一端通过通路孔连到相应的凸起电极24，通路孔是将金属材料27填入通孔25构成的。
还在载带20形成通孔26，并在该通孔内填入金属材料27，构成通路孔，每个通路孔连接在布线层22与电极焊点31之间作为内引线。形成通路孔时，可相对于电极焊点31和布线层22调节每个通路孔的位置。通过该通路孔实现电极焊点31与布线层22的内引线连接。
以下将参见图3A至3G说明半导体器件的制造方法。
如图3A所示，载带20、粘接膜23和半导体芯片30是构成半导体器件所必需的。尽管在图2中没画出，但在电极焊点31上形成有金球凸点33。
载带20展示于图4和5中。图4所示的是布线层22边的载带20，它面对半导体芯片30。另一方面，图5所示的是载带20的相对边。载带20例如按以下方法制成。
首先，制备聚酰亚胺绝缘膜21和铜等的金属箔形式的两层基本件。有机绝缘膜21有用例如冲切等任何适当的方式预先形成的传输孔21-1。用光刻法，在两层基本件上形成有所要求形状的布线层22，使其位于适于通过球形凸点33连接到半导体芯片30的电极焊点31的位置。如上所述。每层布线层22在其一端与金属材料27连接。另一方面，布线层的另一端连接到电气选择焊点22-1。随后，用腐蚀激光等结合图2所述方法在有机绝缘膜21形成通孔25和26。
然后，用电镀等方法将金属材料27填入通孔25和26，用于连接到布线层22。最后，腐蚀有机绝缘膜21，构成定位孔21-2。
参见图3B，将粘接膜23设置在半导体芯片30上。随后，在图3C中，用粘接膜23暂时固定载带20和半导体芯片30使其适当定位之后，采用用于TAB连接的单一点连接件实现所述内引线连接。
随后，在图3D中，从载带20或半导体芯片30的边加热加压，用夹在载带20与半导体芯片30之间的粘接膜23将载带20和半导体芯片粘接在一起。此时，在载带20对着外部的边上形成凸起电极24，它们按相同间距形成栅形。
随后，在图3E中，按与常规载带包封(TCP)相同的方式用电选择焊点22-1进行电选择(BT)。
随后，在图3F中，标注工件名称之后，用激光束，在远离载带20的半导体芯片30的边上，用模具或激光切去半导体器件不需要的部分。结果，获得图3G所示按芯片尺寸包封型半导体器件。
由上述内容得知，通常，以下述方式制成按芯片尺寸包封型半导体器件。
粘接膜23暂时粘接半导体芯片30和载带20中的任何一个时，电极焊点31和布线层22相互电气连接。随后，加热加压使粘接膜23连接半导体芯片30和载带20中的每一个上。因此，如图3A至3G所示，粘接膜23的尺寸限于电极焊点31之间限定的面积所相应的尺寸，也就是说，粘接膜31的尺寸不是半导体芯片30的焊接面总面积所相应的尺寸，因而能避免覆盖电极焊点31。
参见图6和7。用模具40将粘接膜带23’切成所需尺寸的粘接膜23。模具40包括冲模41和保持件42，保持件42将粘接膜带23’固定在冲模41上。上模44通过弹簧件43对保持件42加压，模具驱动装置(未画出)驱动上模44上下移动。为切割粘接膜带23’，冲头45连接到上模44的下表面随冲模41同时动作。冲头45的截面与粘接膜23的要求尺寸相等。上模44和冲头45分别有多个通孔44-1和45-1，这些通孔相互连接。经通孔44-1和45-1吹入压缩空气，使粘接膜23从冲头45的下表面脱离。因为，粘接膜23从粘接膜带23’切下而粘到冲头45的下表面上。为此，通孔44-1的进气边与压缩空气供给装置(未画出)相连。
如图7所示，上模44向下移动时，用夹持件42保持粘接膜带23’。随后，冲头45将粘接膜带23’切成粘接膜23。
参见图8，用芯片定位装置50将半导体芯片30设置在加热块47上。用膜定位装置55和传输头59将粘接膜23设置到置于加热块47上的半导体芯片30上。芯片定位装置50包括夹紧板部件51和52，夹紧板部件51和52分别有夹紧部分51-1和52-1。用测微计头53移动夹紧板件51。同样用另一测微计头(未画出)移动夹紧板件52。因此，夹紧部分51-1和52-1相互接近和分开地移动。
膜定位装置55包括定位板件56和57。定位板件56有安装粘接膜23的安装部分56-1，和确定粘接膜一半位置的定位部分56-2。定位板件57有确定粘接膜23的另一半的位置用的定位部分57-1。测微计头58移动定位板件56。同样用另一测微计头(未画出)移动定位板件57。因此，定位部分56-2和57-1相互接近和移开地移动。
传送头59将粘接膜23从膜定位装置55传送到芯片定位装置50。传送头59有气动吸盘，它用抽真空将粘接膜23固定在其下表面。为此，传送头59有多个延伸到其下表面的通孔59-1。通孔的另一端连到真实装置(未画出)。
按下述方式将粘接膜23设置于半导体芯片30上。首先，在定位板件51和52卡紧半导体芯片30的状态下，移动定位板件51和52使其位于加热板47上，进行半导体芯片30和传送头59之间的中心定位操作。随后，在粘接膜23由定位部分56-2和57-1定位的状态下，移动定位板件56和57至半导体芯片30上面，进行粘接膜23和传送头59之间的中心定位操作。然后，抽真空使传送头59朝下移动并将粘接膜23保持在其下表面。传送头59暂时向上移动。此时，定位板件56和57移动而相互分开。传送头59向下移动，穿过定位板件56和57之间的间隔，停止在粘接膜23进入与半导体芯片30接触的位置。随后，停止抽真空，使传送头59脱离粘接膜23，然后，用加热块47加热粘接膜23。粘接膜23溶化时，用另一传送装置(未画出)将载带送到半导体芯片30上。然后，按结合图3C所述方法进行连接步骤。
参见图9和10，用模具单元60用树脂材料模制半导体芯片30。模具单元60包括下模61和上模62。下模61有注料孔61-1，它从下表面延伸到上表面，用于注入熔融树脂材料。为了使上模62定位，有搭接到下模61的上表面的两个定位销61-2。上模62有位于其下表面中心区的模槽部分62-1和连接在注料孔61-1与模槽部分62-1之间的导轨62-2。上模62还有从模槽部分62-1延伸到外面的气孔62-3。脱模销63插入上模62的中心部分，以便在完成模制步骤后使下模61脱离上模62。
按下述方式进行模制步骤。首先，熔融树脂材料通过注料孔61-1和导轨62-2注入模槽部分62-1，模槽部分62-1夹持有与载带20连接的半导体芯片30。应注意，这里的载带20在下模61上，只是为了模制半导体芯片30。在压力下冲头64插入注料孔61-1。结果，熔融树脂材料填入模槽部分62-1。树脂材料固化时，上模62用脱模销63脱离下模61。然后，载带20与半导体芯片30一起脱离下模61。因此有可能获得用树脂材料在载带20上模制的半导体芯片30。这种半导体芯片30在以下称作包封。
参见图11和12，说明载带20的切割步骤。用类似于结合图6和7所述的切割方式进行切割步骤。切割模具组件包括模具65和将载带20保持在模具65上的保持件66。上模68通过弹簧件67对保持件66加压，模具驱动装置(未画出)上下移动上模68。为了切割载带20，冲头69连接到上模68的下表面与模具65同时操作。冲头69的截面尺寸等于树脂材料模制的半导体芯片30的外形尺寸。上模68和冲头69分别有相互连接的多个通孔68-1和69-1。通孔68-1和69-1利用抽真空将包封30’保持在冲头69的下表面。为此，通孔68-1的入孔边连到真空装置(未画出)。
正如图12所示，上模68向下移动时，用保持件66夹持载带20，随后，冲头69切掉载带20无用的部分。冲头69用抽真空保持包封30。
再回到图8，粘接膜23相对于半导体芯片设置或定位是困难的。这是因为粘接膜23的尺寸小，厚度薄，因而易于变形和损坏操作性能。
结合图9和10所述的模制步骤中，需要价格昂格和精度高的模具单元60。而且，若半导体芯片30尺寸变化，还必须用其它模具单元。
结合图11和12所述的载带20切割步骤中，要求模具组件与包封30′尺寸匹配。这就是说半导体芯片30尺寸变化时必须使用另外的模具组件。
参见图13，说明按本发明的芯片尺寸半导体器件的制造方法。首先要说明粘接膜的切割和设置步骤。图13展示出载带与半导体芯片连接前的进行切割和设置步骤的装置。
图13中，装置包括传送板70，用它移动θ-轴工作台71。传送板70在点划线所画出的芯片设定位置与实线标示的膜设定位置之间移动。X-Y工作台72安装在θ-轴工作台71上。例中，θ轴是垂直轴。θ轴也可称作Z轴。θ轴工作台71使X-Y工作台72绕其中心轴水平旋转。θ轴工作台71有X轴和Y轴确定的X-Y平面。X-Y工作台在θ轴工作台71上相对于X轴和Y轴移动。加热块73通过支承件74安装在X-Y工作台72上。加热块73包括加热器和用抽真空保持半导体芯片30的空气卡夹机构。为此，加热块73有连到压真空装置(未画出)的通孔73-1。
θ轴工作台71、X-Y工作台72和加热块73构成的组件可移动地安装在支承架75中。支承架75的上边，即加热块73上，构成模具76。模具76用作支承薄片形粘接膜带23’的工作台。在模具76上，通过导向件78安装有保持板77。保持板77沿导向件78可上下滑动，保持板77向下滑动使粘接膜带23’保持在模具76上。与保持板77组合的上、下板79可沿导向件78上下滑动。上、下板79设置有一对第1气缸机构80，第1气缸机构80的驱动轴80-1固定在保持件77上。支承板81搭接到导向件78的上端。支承板81设置有第2气缸机构82。第2气缸机构的驱动轴82-1固定到上、下板79上。上、下板79在其下边的中心位置还设置有冲头83。冲头83的截面尺寸等于粘接膜所要求的尺寸。冲头83向下移动并穿过保持板77的中心位置。而且，冲头83与上下板79一起移动。冲头83包括用抽真空保持从粘接膜带23’切下的粘接膜用的空气卡夹机构。为此，冲头83有连到压缩空气装置(未画出)的通孔83-1。为改善粘接膜与冲头83之间的脱落特性，要求在冲头83的下表面涂覆如特氟隆涂层、TiN涂层等。
按这种结构，驱动第2气缸机构82时，保持板77与上下板79一起上下移动。第1气缸机构80被驱动时，只有保持板77上下移动。用传送带装置(未画出)按垂直方向在下表面传送粘接膜带23’。粘接膜带23’也能绕成卷形。
首先，将传送板70定位在芯片设定位置。在该位置，半导体芯片30设定在加热块73上。用加热块73的空气吸盘机构保持半导体芯片30。然后，传送板70从芯片设定位置移到膜设定位置。驱动θ轴工作台71和X-Y轴工作台72，使半导体芯片30定位成恰好位于模具76的开口下，而且，半导体芯片30的中心与冲头83的中心重合。用保持板77将粘接膜带23’保持在模具76的上表面。这种状态下，冲头83向下移动并从粘接膜带23’上切下粘接膜。冲头83用抽真空的方法将从粘接膜带23’上切下的粘接膜保持在其下表面，并继续向下移动。粘接膜与半导体芯片30的上表面接触时，冲头83停止向下移动。此时，用减小气压的方法减小第2气缸机构82的驱动力。随后，停止加压缩空气，使冲头83脱离粘接膜。因此，粘接膜设置在半导体芯片30上。
随后，用加热块73使粘接膜熔化。结果，粘接膜暂时粘到半导体芯片30上。然后，将半导体芯片30传送到其它装置，并按结合图3所述方法连接到载带上。
上述的制备方法，由于用带形或卷形处理粘接膜带23’，因此，处理变得容易。而且，由于用冲头83进行冲切并保持粘接膜，因此能够没有位置差地用冲头保持粘接膜。这就表示，只需使半导体芯片对差冲头83定位，就能将粘接膜高精度地设置到半导体芯片上。
参见图14和15，说明按本发明的半导体芯片30的模制步骤。如结合图13所述。半导体芯片已连接到载带20上。用金属掩模90用丝网印刷进行模制步骤。金属掩模90的厚度稍厚于半导体芯片的厚度，并有比载带20窄的能装入半导体芯片30的开口90-1。金属掩模90保持在有矩形凹槽部分的支承台91中。一对定位销92连接到凹槽部分的底面。定位销相对于凹槽部分中心而对称设置。载带20在与定位销92对应的位置有一对定位孔20-1。同样，金属掩模90在与定位销92对应的位置有一对定位孔90-2。为了将金属掩模90固定到支承台91上，一对掩模夹93接到支承台91的两边。
按以下方式进行半导体芯片30的模制步骤。首先，定位销92插入定位孔20-1，在载带20紧靠凹槽部分底面的状态下，半导体芯片30设置到凹槽部分中。将定位销92插入定位孔90-2，使金属掩模90设置到模槽部分中。然后用掩模夹93将金属掩模90固定到支承台91上。按该状态将熔融树脂材料注入开口90-1中。用橡皮滚(未画出)刮掉漫过开口90-1的熔融树脂材料。树脂材料固化后，从支承台91上除去金属掩模90。因此，能获得用树脂材料模制的半导体芯片。以下将称用树脂材料模制的半导体芯片为包封。
金属掩模90用例如不锈钢制造，因为不锈钢有优异的脱模特性。根据半导体芯片30的尺寸要求制备多个有不同厚度和开口90-1尺寸的金属掩模。由于金属掩模90不需要图9和10所示的复杂形状，因而它价格低廉。由于按用掩模夹93固定载带20的状态用丝网印刷模制半导体芯片30，因而能改善包封厚度分散。由于半导体芯片准确地定位在定位销92的底上，因而，能高精度模制半导体芯片30。
参见图16说明载带20的切割步骤。模制步骤后，将载带20切成与包封相同的尺寸。例中，YAG激光装置用于切割步骤。YAG激光装置包括产生激光束的YAG激光发生装置95。实际上，四分之一谐波用作激光束，这在下面会详细说明。激光束穿过二向色反射镜96，衰减器97，第1电反光镜98，第2电反光镜99和Fθ透镜100载带20。第1电反光镜98用于在载带20上按X轴方向扫描激光束，并由第1驱动装置101驱动。第2电反光镜99用于在载带20上按Y轴方向扫描激光束，并由第2驱动装置102驱动。组合第1和第2电反光镜98和99，激光束射到载带20，构成其尺寸与包封尺寸相同的正方形。由于装置中包封尺寸是已知的，因此正方形的大小由切割线确定的切割大小而预先规定。CCD照相机103用于利用激光束的光路对载带20进行定位。为此，用反光镜104。此外，用马上要说明的夹持台将载带20与包封夹持在一起。
参见图17和18说明确定载带20的切割位置的方式。在例中，载带20在与结合图4和5说明过的布线层对着的相对边上有两个对准标记20-2a和20-2b。标记20-2a和20-2b足以确定用点划线标出的正方形切割线。要求对准标记20-2a和20-2b在正方形的角处。
图18中，在30’处画出包封。用载带夹105夹持载带20。载带夹105设于夹持台106上。夹持台106安装在X-Y-Z-θ台107上。X-Y-Z-θ台107能在X轴、Y轴、Z轴方向移动，能按θ方向旋转。换言之，X-Y-Z-θ台107是水平旋转。全部方向示于图16中。由于这种X-Y-Z-θ台是现有技术，不再详细说明。两个定位销106-1搭接地夹持台106上，用定位孔20-1对载带20定位。即，将定位销106-1插入定位孔20-1中使载带夹105设置在夹持台106上。这种状态下，通过通孔109抽真空方法用空气吸盘夹持台106夹持包封30’。通孔109的进气口一边连到抽真空装置(未画出)。
首先，用X-Y-Z-θ台107、载带20定位在预定区域，使载带20进入CCD照相机的视场中。为了确定激光照射的起始点，按已知的图像处理方式CCD照相机103进行对准标记20-2a和20-2b的搜索工作。检测对准标记20-2a和20-2b时，对准标记20-2a和20-2b其中之一确定为激光束照射的起始点。然后，用YAG激光装置发射激光束，如图17所示，用点划线画出穿过对准标记20-2a和20-2b的切割线。因此，载带20切割成与包封30’相同的尺寸。
按另一种方式，首先，发射标准束光到激光束发射起始点。然后，用X-Y-Z-θ台107定位载带20，使对准标记20-2a和20-2b中的一个与标准束光的发射点一致。然后，标准束光发射到必须定位于对准标记20-2a和20-2b中另一个的另一发射点。然后，用X-Y-Z-θ台间旋转载带20，使对准标记20-2a和20-2b中的另一个与标准束光的另一发射点重合。随后，画穿过对准标记20-2a和20-2b的切割线。在另一种方式中，用图像处理。
用YAG激光装置的切割步骤中，由于能自动调节第1和第2电反光镜98和99的旋转角，因此，能自动改变载带20的切割尺寸。由于非接触地进行切割步骤，载带20不受机械应力。
参见图19，YAG激光发生器95包括YAG激光振荡器110，第2谐波发生件111，四分之一谐波发生件112，以产生结合图16所述四分之一谐波。YAG激光振荡器110产生波长为1.06(μm)的第1级激光束。第2谐波发生件111接收第1级激光束并产生波长为0.53(μm)的第2级激光束。四分之一谐波发生件112接收第2级激光束并产生波长为0.266(μm)的激光束。例如，用KTP件实现第2谐波发生件111，而用βBB0件实现四分之一谐波发生件112。
用波长为0.266(μm)的紫外线产生激光束的四分之一谐波。这种紫外线有激光能级的高吸收率，并具有抑制载带20中发热量的特性。这是因为以脉冲波形式发射激光束，因而抑制了热导引起的能级差。结果，使载带20的热应力减小。

Claims (7)

1.按芯片尺寸封装的半导体器件的制造方法，半导体器件包括半导体芯片和载带，载带包括绝缘膜和形成在所述绝缘膜一个表面上的布线图形，所述方法包括步骤：
用有相当于所述半导体芯片粘接面积的预定尺寸的粘接膜连接所述半导体芯片与载带的步骤；加热连接所述半导体芯片和所述载带的粘接膜；用树脂模制所述半导体芯片；切掉所述载带不需要的部分；连接步骤包括子步骤：
从安装在工作台上的所述半导体芯片上的粘接膜带上，用冲头切割所述粘接膜，然后，向下移动所述粘接膜，使其设置于所述粘接面上。
2.按权利要求1的按芯片尺寸封装的半导体器件的制造方法，其特征是，用冲头进行切割子步骤，所述冲头能在安装在所述工作台上的半导体芯片上方上下移动，并具有用抽真空的方法保持所述粘接膜的真空吸盘，所述冲头从所述粘接膜带切割所述粘接膜，并使所述粘接膜向下移动后脱离吸盘而设置到所述半导体芯片上。
3.按权利要求2的按芯片尺寸封装的半导体器件的制造方法，其特征是，通过加热块将所述半导体芯片设置于所述工作台上，加热块包括用抽真空的方法保持所述半导体芯片的空气夹持装置，和用于加热所述粘接膜的加热装置。
4.按权利要求1的按芯片尺寸封装的半导体器件的制造方法，其特征是，所述模制步骤包括子步骤：
将与所述载带组合的所述半导体芯片定位在金属掩模中的预定位置，所述金属掩模的尺寸能改变；
用丝网印刷法，用树脂材料模制所述半导体芯片。
5.按权利要求4的按芯片尺寸封装的半导体器件的制造方法，其特征是，金属掩模的厚度大于所述半导体芯片的高度，其开口的面积比所述载带宽度窄，但该开口能装入半导体芯片，所述金属掩模设置于支承台上，所述半导体芯片设置于所述支承台上的开口中，并且，所述载带与所述支承台接触。
6.按权利要求1的按芯片尺寸封装的半导体器件的制造方法，所述绝缘膜设置有至少两个确定载带切割线的标记，其中所述切割步骤包括以下子步骤：
检测至少两个待检测标记；
按所述两个检测标记确定所述切割线；
用YAG激光发生装置产生的激光束沿着所述切割线扫描，切去所述载带上不需要的部分。
7.按权利要求1的按芯片尺寸封装的半导体器件的制造方法，其特征是，所述激光束用四分之一谐波。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104942877A (zh) * 2015-06-18 2015-09-30 苏州海博智能系统有限公司 一种电子显示屏印刷片材的处理设备

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW281795B (zh) * 1994-11-30 1996-07-21 Sharp Kk
KR100186333B1 (ko) * 1996-06-20 1999-03-20 문정환 칩 사이즈 반도체 패키지 및 그 제조방법
DE19800566A1 (de) * 1998-01-09 1999-07-15 Siemens Ag Verfahren zum Herstellen eines Halbleiterbauelementes und ein derart hergestelltes Halbleiterbauelement
US6230719B1 (en) * 1998-02-27 2001-05-15 Micron Technology, Inc. Apparatus for removing contaminants on electronic devices
US5972234A (en) * 1998-04-06 1999-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Debris-free wafer marking method
KR100556240B1 (ko) * 1998-07-28 2006-03-03 세이코 엡슨 가부시키가이샤 반도체 장치 제조방법
US6428641B1 (en) * 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
US6479887B1 (en) 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
JP3816253B2 (ja) * 1999-01-19 2006-08-30 富士通株式会社 半導体装置の製造方法
JP3504543B2 (ja) 1999-03-03 2004-03-08 株式会社日立製作所 半導体素子の分離方法およびその装置並びに半導体素子の搭載方法
US6181569B1 (en) 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6210522B1 (en) 1999-06-15 2001-04-03 Lexmark International, Inc. Adhesive bonding laminates
US6361146B1 (en) 1999-06-15 2002-03-26 Lexmark International, Inc. Adhesive bonding laminates
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
JP4128319B2 (ja) * 1999-12-24 2008-07-30 株式会社新川 マルチチップボンディング方法及び装置
CH695407A5 (de) * 2000-07-03 2006-04-28 Esec Trading Sa Verfahren und Einrichtung zur Montage von Halbleiterchips auf einem flexiblen Substrat.
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
TW536768B (en) * 2001-08-03 2003-06-11 Matsushita Electric Ind Co Ltd Method for fabricating semiconductor-mounting body and apparatus for fabricating semiconductor-mounting body
JP2003330041A (ja) * 2002-05-10 2003-11-19 Sharp Corp 半導体装置及びそれを備えた表示パネルモジュール
US7416922B2 (en) * 2003-03-31 2008-08-26 Intel Corporation Heat sink with preattached thermal interface material and method of making same
US6987671B2 (en) * 2003-06-26 2006-01-17 Intel Corporation Composite thermal interface devices and methods for integrated circuit heat transfer
US7527090B2 (en) * 2003-06-30 2009-05-05 Intel Corporation Heat dissipating device with preselected designed interface for thermal interface materials
AU2005324288B2 (en) * 2005-01-10 2011-02-17 Memjet Technology Limited Inkjet printhead production method
JP4975605B2 (ja) * 2007-12-26 2012-07-11 東京エレクトロン株式会社 処理システム、処理システムの制御方法およびソフトウェアのバージョンアップ方法
JP5557352B2 (ja) * 2012-04-20 2014-07-23 Ｎｅｃエンジニアリング株式会社 シート切断装置、チップ製造装置、シート切断方法、チップ製造方法及びシート切断プログラム
US10186458B2 (en) * 2012-07-05 2019-01-22 Infineon Technologies Ag Component and method of manufacturing a component using an ultrathin carrier
US9922935B2 (en) 2014-09-17 2018-03-20 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
KR20160032958A (ko) 2014-09-17 2016-03-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN104960349B (zh) * 2015-06-11 2021-08-06 苏州海博智能系统有限公司 一种电子显示屏印刷片材的处理设备
KR102036335B1 (ko) * 2019-07-09 2019-10-24 (주)에이티에스 Cof 2중 타발장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60224254A (ja) * 1984-04-20 1985-11-08 Hitachi Yonezawa Denshi Kk リ−ドフレ−ム切断方法
US5049434A (en) * 1984-04-30 1991-09-17 National Starch And Chemical Investment Holding Corporation Pre-patterned device substrate device-attach adhesive transfer system
JPS62111825A (ja) * 1985-11-06 1987-05-22 Fuji Kikai Seizo Kk キヤリヤテ−プから電子部品を取り出す方法
JPH0787277B2 (ja) * 1987-03-25 1995-09-20 ティーディーケイ株式会社 表面実装部品の基板搭載方法
JPS6443458A (en) * 1987-08-11 1989-02-15 Nitto Denko Corp Stick cutter for tacky tape with respect to thin board
JPH03250634A (ja) * 1990-02-28 1991-11-08 Fujitsu Ltd 半導体装置の製造方法
JPH06192630A (ja) * 1992-12-25 1994-07-12 Sony Corp カード型半導体装置のパネルへの両面接着テープ接着 用セパレータ
JP2570123B2 (ja) * 1993-07-13 1997-01-08 日本電気株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104942877A (zh) * 2015-06-18 2015-09-30 苏州海博智能系统有限公司 一种电子显示屏印刷片材的处理设备

Also Published As

Publication number Publication date
KR970024041A (ko) 1997-05-30
EP0769812A2 (en) 1997-04-23
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JPH09115950A (ja) 1997-05-02
EP0769812A3 (en) 1998-10-21
JP2666788B2 (ja) 1997-10-22
KR100203603B1 (ko) 1999-07-01
US5759873A (en) 1998-06-02

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