CN1182282A - 片上引线式半导体芯片封装及其制作方法 - Google Patents

片上引线式半导体芯片封装及其制作方法 Download PDF

Info

Publication number
CN1182282A
CN1182282A CN96112063A CN96112063A CN1182282A CN 1182282 A CN1182282 A CN 1182282A CN 96112063 A CN96112063 A CN 96112063A CN 96112063 A CN96112063 A CN 96112063A CN 1182282 A CN1182282 A CN 1182282A
Authority
CN
China
Prior art keywords
lead
wafer
adhesive
join domain
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN96112063A
Other languages
English (en)
Other versions
CN1101597C (zh
Inventor
宋荣宰
徐祯佑
金京燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN96112063A priority Critical patent/CN1101597C/zh
Publication of CN1182282A publication Critical patent/CN1182282A/zh
Application granted granted Critical
Publication of CN1101597C publication Critical patent/CN1101597C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743Apparatus for manufacturing layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Abstract

此处公开的是一种LOC封装制造方法,它包括在圆片内半导体有源表面上形成的引线连接区域之上淀积绝缘液态粘合剂的步骤,粘合剂淀积可以通过使粘合剂通过金属网板的通孔图案的网板印刷方法实现,或者通过从可以在圆片表面上移动并与圆片对准的配料头的针分配液态粘合剂的配料方法实现,并且在配料方法中,分配可以一步步应用于多个芯片,或者一次大量地例如使用多针配料头应用于多个芯片。

Description

片上引线式半导体芯片 封装及其制作方法
本发明一般涉及一种LOC(片上引线)式半导体芯片封装,尤其涉及一种LOC式封装,其中在晶片级通过淀积置放半导体有源表面引线连接区域形成用于将半导体芯片封接到引线框引线端的粘合剂。
在LOC式半导体芯片封装中,半导体芯片连接到引线框的引线端而不是引线框的压焊块(也称为“管芯压焊块”)。因为引线框的引线必须电连接到半导体芯片,所以引线框的内部引线连接到芯片的有源表面,芯片上形成有所需电路元件和许多电极压焊块。因此如图1A所示引线位于芯片上方。参照图1A,铜合金或铁合金引线框10具有内部引线12,外部引线14和总线条16(bus bars),它们通过粘合剂30连接到半导体芯片20的上表面。粘合剂30用于将内部引线12和总线条16连接到形成有电极压焊块22的有源表面24,并且在芯片装配工艺过程中通过引线框提供对芯片的支撑。
如图1B所示,通过金或铝线40使内部引线12和电极压焊块22电连接。总线条16为芯片提供稳定的电源。当保护性封装体50形成并且外部引线14伸出封装体形成适当的形状,如J形,就获得了LOC式半导体芯片封装。在LOC技术中,可以提高半导体芯片尺寸与封装尺寸的比例,并因此实现更小封装器件。例如,在标准封装器件中,芯片尺寸占封装的比例最高达60%,而在COL(芯片在引线上)器件中,最高达70%,在LOC式封装中比例能高达90%。而且在LOC封装中能够防止因为不同材料之间物理性质的不同(例如封装体和引线框之间热膨胀系数的差异)造成的器件可靠性变差,这是因为没有使用引线框压焊块。由于这些优点,LOC封装技术已被现今的半导体生产者广泛采用。
通常粘合剂30是基于聚酰亚胺的双面粘性胶带,例如双面覆盖有可热固的环氧树脂粘合剂的聚酰亚胺膜,下面所述是它的生产工艺。首先,将液态粘性材料均匀地淀积到聚酰亚胺膜的一个表面。淀积的液态粘合剂固化至B级(B-stage)(例如半固态)粘合剂。在聚酰亚胺的另一个表面也进行淀积和固化步骤。这种粘合剂淀积的聚酰亚胺胶带制成所需的宽度,然后用于将半导体芯片封接到引线框的管芯封接工艺。
图2A至2C示出了使用聚酰亚胺胶带将半导体芯片连接到引线框的工艺。具有内部引线12和总线条16的引线框10以及粘合剂胶带30通过加热器60加热到大约200至400℃,并且通过冲孔机70将它们挤压以使得胶带能够结合到引线框上。同时,依据所用引线框的形状,冲孔机70切掉不需要的胶带部分。然后,将半导体芯片20放到加热块80上,聚酰亚胺胶带连接到芯片的有源表面。
常规的LOC式封装有以下缺点:第一,通过复杂生产工艺生产的三层聚酰亚胺粘合剂胶带导致生产成本上升,并且具有减小粘合剂胶带厚度的临界极限。
第二,由于胶带是通过使用诸如冲孔机之类的机械工具连接到引线框,粘合剂胶带的最小尺寸由机器的工作极限决定,而且在胶带冲孔边缘可能形成毛刺,在后续装配工艺中将导致一些问题的产生。
第三,因为聚酰亚胺胶带接触几种不同材料,诸如引线框,半导体芯片和塑料封装体,在例如热、潮湿环境下进行的可靠性测试中,不同材料的TEC的失配导致的热应力是器件失效的潜在原因。另外,当常规LOC封装通过焊接装配到外部系统板上时,由于粘合剂材料和聚酰亚胺膜具有高的吸水特性,封装体会破裂。
因此,需要开发降低LOC式封装的生产成本和为提高LOC式封装的可靠性而减小粘合剂的尺寸和厚度的方法。
本发明的一个目的是提供一种生产低成本LOC式半导体芯片封装的方法。
本发明的另一个目的是提高LOC式半导体芯片封装的可靠性。
根据本发明的LOC式封装的制造方法,当引线框引线与芯片封接时,不使用粘合剂胶带。而是在半导体芯片完全从晶片分离之前,在晶片状态将粘合剂淀积到半导体芯片的有源表面。
在粘合剂淀积步骤中,诸如聚酰亚胺,环氧树脂,聚酰亚胺硅氧烷(polyimide siloxane)和聚醚酰胺(polyether amide)的电绝缘液态粘合剂淀积到在将来管芯封接工艺中将放置引线框引线的芯片有源表面的引线连接区域,然后部分固化为B级粘合剂层。为了防止淀积的液态粘合剂的外溢,引线连接区域制成具有凹槽的形状。凹槽引线连接区域可通过使用光刻掩模板获得,光刻掩模板原来是用于在形成于整个晶片表面的保护层上开口制作电极压焊块。
晶片级粘合剂淀积可以通过网板印刷技术完成,将具有与引线连接区域相一致的所需图形的金属网板压在晶片表面,然后使用橡皮刮板将液态粘合剂压入图形中,也可以通过配料技术完成液态粘合剂从配料头的针孔分配,配料头在晶片表面上移动并与晶片对准。
在配料方法中,配料可以一步步对许多芯片进行,或者通过使用多针孔配料头合在一起进行。
图1A和1B所示分别是常规LOC式芯片封装结构的透视图和正面剖面图;
图2A至2C所示是使用聚酰亚胺粘合剂胶带将引线框连接到半导体芯片有源表面的常规工艺部分剖面图;
图3是根据本发明的LOC式芯片封装的制造工艺流程图;
图4A是在带有保护层的晶片表面,根据本发明,用于开电极压焊块和形成凹槽引线连接区域的光刻掩模板的透视图;
图4B是具有电极压焊块和引线连接区域图形的光刻掩模板局部放大视图;
图4C是已完成用于电极压焊块和引线连接区域的形成凹槽的开口的芯片有源表面的局部放大视图;
图5是在晶片级于芯片有源表面淀积绝缘液态粘合剂材料的网板印刷方法的透视图;
图6A是其上通过网板印刷方法淀积有粘合剂的半导体芯片局部放大视图;
图6B是以线6-6为准的图6A的剖面图;
图7是在晶片级于芯片有源表面淀积绝缘液态粘合剂材料的配料方法的透视图;
图8A和8B是根据本发明的配料方法的又一个实施例;
图9是带有配料头150的管芯封接机的示意图;并且
图10是将从晶片分离的半导体芯片独自封接到引线框的管芯封接工艺的局部示意图。
用于制造本发明的LOC式芯片封装的方法大体上按照图3所示的工艺步骤进行。在晶片制作步骤100中,通过批处理工艺制作具有所需功能和能力的许多半导体集成电路芯片。在LOC式封装中用到的半导体芯片具有电极压焊块,电极压焊块放在引线框引线所连接的有源表面的中心区域。
接着晶片制作步骤100的是在步骤102中于晶片表面淀积一个保护层。保护层可以是典型的覆盖晶片的钝化层,或者是一层钝化层和一层覆盖钝化层的聚酰亚胺层。由于聚酰亚胺覆盖层能够在为了减薄晶片使晶片背面接地的背面抛光过程中有效保护有源表面,并在为形成封装体的铸模工艺中扮演保护晶片表面的角色,所以获得了广泛的应用。另外,具有聚酰亚胺覆盖层,能够显著降低由封装体发出的α粒子引起的软失效比例(SER)。典型方法是通过甩胶方法将聚酰亚胺层覆盖在晶片上。
当保护层淀积到晶片上时,半导体芯片的电极压焊块必须开口(opened),因为作为使芯片与外部世界电连接媒介的电极压焊块在晶片封接步骤中要同引线框的引线连接,通过使用常规的光刻方法能够完成电极压焊块开口步骤103。同时,将如下面所述,在形成电极压焊块开口时,根据本发明,在芯片有源表面上,最好是打开引线连接区域,使其具有凹槽形状,粘合剂材料淀积在上面。
在步骤104中,在淀积了保护层的晶片表面的引线连接区域之上淀积粘合层,在步骤105中从晶片上逐一分离许多半导体芯片。在步骤106中,分离的芯片连接到引线框引线上。分离的芯片叫管芯,因此步骤106为管芯封接步骤。本发明的管芯封接步骤除了使用在步骤104中淀积的粘合剂之外不使用任何附加的粘合剂胶带。
接着的工艺类似于常规封装工艺:导线键合步骤107,用于电连接引线框引线和芯片电极压焊块;密封步骤108,用于制作保护封装体;以及细调和成形步骤109,用于切割和细调封装体和引线框条其余部分的引线,并且弯曲伸出封装体的引线部分。
图4A至4C示出了根据本发明在有源表面形成的凹槽引线连接区域。凹槽区域形成于图3的电极压焊块开口步骤103中。通过应用通常在常规光刻技术中使用的光刻掩模板110获得电极压焊块开口区域124和引线连接区域122。在一个玻璃平板上形成例如铬的预定义图案。这些图案包括引线连接区图案112和电极压焊块开口图案114。在整个已淀积保护层128的晶片表面上淀积光刻胶。图案掩模板110放在晶片120上并与之对准。当晶片表面通过掩模板暴露于诸如UV光这样的光中时,根据掩模板图案光刻胶局部曝光并且其化学性质改变。将晶片浸入显影液,改变的部分被除去,于是保护层局部露出。当露出的保护层部分刻蚀掉后,就获得了如图4C所示的引线连接区域122和压焊块开口区域124。由于引线连接区域122具有凹槽形状,当根据本发明在这些区域122上淀积粘合剂时,能够防止粘合剂的溢出。然而,应注意的是在本发明中凹槽引线连接区域不是必须的,因此如果位置正确,粘合剂就能够直接淀积到保护层上。
为了在预定义区域上,也就是在晶片级在芯片有源表面的引线连接区域上,淀积粘合层可以采用几种方法。其中,甩胶方式是将一点液态粘合剂滴到晶片表面,并使晶片高速旋转以使得液态粘合剂均匀地分布在晶片表面上。尽管甩胶技术具有快速形成粘合剂覆盖层的优点,但是在粘合剂固化后必须很麻烦地形成电极压焊块开口,这是因为粘合剂覆盖了整个晶片表面。然而为了保证半导体芯片和引线框之间的稳定封接,以及为了在管芯封接步骤过程中保护芯片有源表面,要求所淀积的粘合剂层具有超过30微米的厚度。其结果是为了形成电极压焊块开口的刻蚀工艺费时。而且很浪费地覆盖在整个晶片表面上的厚粘合剂层会由于与其它诸如硅芯片和封装体材料的TCE失配而降低可靠性。
图5是用于显示网板印刷方法的透视图。金属薄片网板130具有通孔图案,通过通孔液态粘合剂140淀积到在晶片120芯片有源表面上形成的引线连接区域之上。网板130还有对准记号(未示出)用于与晶片120精确对准。对准之后,网板130接触晶片上表面。此时,晶片上的引线连接区域122通过图案132露出。随着液态粘合剂140放到网板上,通过将橡皮刮板134沿箭头标出的方向移动,粘合剂就能够有选择地淀积到引线连接区域。当粘合剂淀积结束时,网板从晶片表面移走,并且固化淀积的粘合剂。最后的结构如图6A和6B所示。
图6A是通过网板印刷方法在其上淀积粘合剂142的半导体芯片126的局部放大图,图6B是以线6-6为基准的图6A的剖面图。
粘合剂是电绝缘的,而聚酰亚胺,环氧树脂,聚酰亚胺硅氧烷或聚醚酰胺可被选作这样的绝缘粘合剂。要求诸如粘性,搅溶性和固化时间等粘合剂的工作特性尽可能稳定一致。环氧树脂粘合剂的固化时间稍微高一些。
因为网板印刷方法一次允许在许多引线连接区域使用粘合剂,用于此工艺的粘合剂必须能够在网板上支持长时期的工作时间,以便既不需要频繁换网板,也不需要频繁清洗。粘合剂必须仔细设计使之在网板上很好工作,而不将过量的空气封闭在里面,或者导致排成一串(stringing)。
在网板印刷时,淀积的粘合剂的形状和尺寸能够通过改变网板通孔图案很容易地控制,使得在LOC式封装中能够避免因使用常规聚酰亚胺粘合剂胶带产生的问题。当单个网板连续应用于几个晶片时,必须清除沾在网板背面的部分粘合剂。并且在接着的封装工艺中必须小心处理晶片,这是因为淀积的粘合剂层不可避免地形成非平面晶片表面,在晶片背面胶带装配步骤中可能导致晶片的破裂。
图7是显示采用配料方法的粘合剂淀积透视图。被晶片环160支撑的晶片120装配到xy工作台170上,工作台可在x和y方向移动。配料头150包括管子154,用于提供液态粘合剂156;灌注器158,用于保留一定量的粘合剂;以及一些针152,用于在晶片120上分配粘合剂。
如前面所述,粘合剂可以是一种绝缘材料,例如聚酰亚胺,环氧树脂,聚酰亚胺硅氧烷和聚醚酰胺。芯片有源表面的引线连接区域的位置能够通过光学系统(未示出)识别,这个识别数据能够用于控制xy工作台170的诸如脉冲马达或伺服马达的驱动工具,从而对准配料头。在正确的位置上,配料头降低到晶片表面,空气脉冲从针头部驱动一点液态粘合剂淀积到半导体芯片的引线连接区域。配料头通过移动xy工作台170而上移,并对准下一个半导体芯片。空气压力可用于控制通孔针的粘合剂的分配。
同时,如果参照图4C如前面所述引线连接区域124制成凹槽形状,就可能防止分配的胶合剂的溢出。
采用配料方法,相对网板印刷方法,与晶片的尺寸或者厚度无关,可以保证更稳定的晶片控制,这是因为在配料头和晶片表面之间没有接触就完成了粘合剂淀积。另外,粘合剂分配的位置,尺寸诸如宽度,长度,以及淀积的粘合剂的厚度都可以通过改变针的直径,配料头的移动速度以及调节空气压力而容易地控制。因此,根据结构和可靠性,LOC式封装能够优化。
以上所述的配料方法不只可以一次应用于一个芯片,也可以以一次大量的方式分配绝缘粘合剂。例如,如图8A所示,一旦配料头150下降,它从晶片的一端运动到另一端,以便使粘合剂按照标号156a标注的长线形式分配。或者如图8B所示,如果在一单个配料头180上配备多个针152a至152d,粘合剂就能够同时淀积到几个半导体芯片的引线连接区域。一次大量方式的分配能够保证对于晶片内所有芯片,粘合剂的厚度是均匀的。即使粘合剂采用长线方式分配和固化,相邻芯片也能够毫无问题地很容易地分离,因为在晶片分割步骤中使用了诸如高速旋转的金刚石轮的划片器。
粘合剂的分配能够通过使用专用的配料机来实现。这样的机器需要包括驱动设备,用于在x和y方向移动装配晶片的工作台,以及位置识别系统,用于配料头与芯片有源表面的引线连接区域的准确对准。同时,提供带有能够移动装配的晶片的xy工作台和用于从晶片上选择特定芯片的光学系统的常规管芯封接机。因此,希望如果能将配料头与常规管芯封接机结合,就能够节省用于专用配料机的时间和成本。
图9是带有配料头的管芯封接机的示意图。经过了晶片制造步骤(图3中的100),钝化层形成步骤102和形成电极压焊块开口的步骤103,再进一步经过晶片背面抛光,保护胶带装配和晶片分割(即划片)的步骤,晶片120固定到晶片环160上。尽管晶片120划片分割为单个半导体芯片,这些芯片被保护胶带220支撑。当环192通过装配到扩展工作台190上的晶片120,使胶带220扩展时,划片后的芯片相互分开一定的距离。扩展工作台190被结合到可在x和y方向运动的xy工作台200上。光学系统240有照像机242,例如CCD(电荷耦合器件)照像机,以及监视器244。照相机242拾取分布在晶片内的芯片的位置,并将位置信息发送给监示器244。监示器244能够显示芯片的位置,这些位置信息用于控制驱动xy工作平台200的驱动马达(未示出)并使拾取工具230和配料头150与晶片对准。
在胶带扩展结束后,配料头150放于晶片120之上并与其对准。保留在灌注器158中的绝缘液体粘合剂在来自于空气供给管155的空气压力控制下,通过针152,分配到引线连接区域上。分配能够依次应用于半导体芯片或一次大量应用于几个芯片。
通常在EDS(电学管芯选片)测试中,用墨点在晶片上标记失效芯片。当在粘合剂淀积中光学识别晶片的每个半导体芯片的配料方法被采用时,粘合剂能够只被淀积到非失效芯片上,防止了粘合剂的浪费。
在粘合剂分配和固化之后,具有尖端挤推柱(未示出)的挤推器210移向位置P1,并且上推所选择的芯片,使它与胶带220,即晶片120,完全分离。分离的芯片通过拾取工具230传送到管芯封装位置。
图10是将分离的芯片封接到引线框的管芯封接工艺局部视图。引线框280按照如箭头A1所标注的方向沿导轨270移动。引线框280有内部引线282,外部引线284和总线条286,而内部引线和总线条部分通过使用根据本发明的淀积到芯片290有源表面上的粘合剂156封接至分离芯片290。
拾取工具230携带分离的半导体芯片290沿A2运动,然后将芯片放在加热块260的管芯封接位置上。加热块260能够如A4标注的上下移动。当引线框到达管芯封接位置时,管芯封接头250和加热块热压引线框引线和芯片有源表面。对于常规标准封装器件,诸如银环氧树脂(silver epoxy)的粘合剂将在P2位置滴于引线框上,但本发明的LOC式封装,粘合剂156已经形成于芯片有源表面的引线连接区域。
上述对本发明的公开与描述是最佳实施例的直观的、说明性的描述,因此在本领域中具有一般技术的人,有可能对实施例进行变化和修改而不背离本发明的范围和精神。

Claims (22)

1.一种用于制造片上引线式半导体芯片封装的方法,所述方法包括的步骤是:
提供具有上表面的晶片,其上表面上形成有许多半导体芯片,每一个所述半导体芯片具有其上中心放置许多电极压焊块的有源表面;
淀积保护层到晶片的上表面;
淀积绝缘粘合剂到位于中央放置的电极压焊块两侧的引线连接区域;
从晶片分离所述许多半导体芯片;
管芯封接步骤,用于通过使用淀积绝缘粘合剂将引线框的内部引线部分连接至引线连接区域,具有引线的所述引线框用于支撑分离的半导体芯片以及将分离半导体芯片电连接至外部电路器件;
引线框的内部引线部分电连接至分离的半导体芯片的许多电极压焊块;以及
形成保护封装体。
2.如权利要求1所述的用于制造片上引线式半导体芯片封装的方法,其中所述的淀积保护层的步骤包括形成许多电极压焊块开口和从保护层露出引线连接区域的步骤。
3.如权利要求1所述的用于制造片上引线式半导体芯片封装的方法,其中所述的淀积保护层的步骤包括的子步骤是:将液态聚酰亚胺在晶片的上表面甩胶;提供具有电极压焊块和引线连接区域的图形的光刻掩模板;淀积光刻胶到覆盖的聚酰亚胺之上;使用光刻掩模板曝光和显影光刻胶;并刻蚀和形成电极压焊块和引线连接区域的开口。
4.如权利要求1所述的用于制造片上引线式半导体芯片封装的方法,其中所述的电连接引线框的内部引线部分至多个电极压焊块的步骤是导线键合步骤。
5.如权利要求1所述的用于制造片上引线式半导体芯片封装的方法,其中所述的绝缘粘合剂选自由聚酰亚胺,环氧树胺,聚酰亚胺硅氧烷和聚醚酰胺构成的组中。
6.如权利要求1所述的用于制造片上引线式半导体芯片封装的方法,其中所述的粘合剂淀积步骤包括的子步骤是:
提供具有与引线连接区域相一致的通孔图案的金属网板;
将金属网板对准和紧贴晶片的上表面;
使液态粘合剂通过在半导体芯片的引线连接区域上的金属网板的通孔图案;
从晶片上移走金属网板;以及
固化淀积到引线连接区域上的液态粘合剂。
7.如权利要求2所述的用于制造片上引线式半导体芯片封装的方法,其中所述的淀积粘合剂的步骤包括的子步骤是:
提供具有与引线连接区域相一致的通孔图案的金属网板;
将金属网板对准和紧贴晶片的上表面;
使液态粘合剂通过从半导体芯片的保护层露出的引线连接区域上的金属网板的通孔图案;
从晶片上移走金属网板;以及
固化淀积到引线连接区域上的液态粘合剂。
8.如权利要求1所述的用于制造片上引线式半导体芯片封装的方法,其中所述的淀积粘合剂的步骤包括的子步骤是:
将晶片装配到可在x和y方向移动的xy工作台上;
在晶片上对准配料头,所述配料头包括粘合剂供给管,保留一定量的来自粘合剂供给管的液态粘合剂的灌注器和通过它分配粘合剂的针;
在晶片上的半导体芯片的引线连接区域上分配液态粘合剂;以及
固化分配的粘合剂。
9.如权利要求8所述的用于制造片上引线式半导体芯片封装的方法,其中所述的半导体芯片的引线连接区域通过选择性移去保护层形成具有凹槽的形状。
10.如权利要求8所述的用于制造片上引线式半导体芯片封装的方法,其中所述的通过针的液态粘合剂的分配以一步步的方式应用于晶片上的多个半导体芯片。
11.如权利要求8所述的用于制造片上引线式半导体芯片封装的方法,其中所述的通过针的液态粘合剂的分配在同一时刻应用于位于晶片上同一行或同一列的一些半导体芯片。
12.如权利要求8所述的用于制造片上引线式半导体芯片封装的方法,其中所述的配料头包括多个针,通过多个针的粘合剂的分配同时应用于几个半导体芯片。
13.如权利要求8所述的用于制造片上引线式半导体芯片封装的方法,其中所述的绝缘粘合剂选自由聚酰亚胺,环氧树脂,聚酰亚胺硅氧烷和聚醚酰胺构成的组中。
14.如权利要求1所述的用于制造片上引线式半导体芯片封装的方法,其中在淀积粘合剂到引线连接区域之前包括一步胶带装配步骤,用于装配保护胶带到晶片的背面,以及一步划片步骤,用于沿晶片上相邻半导体芯片之间定义的划片线对胶带装配的晶片进行划片,而且其中所述的淀积粘合剂的步骤包括的子步骤是:装配晶片到可沿x和y方向移动的xy工作台上;在晶片上对准配料头,所述配料头包括粘合剂供给管,保留一定量来自粘合剂供给管的液态粘合剂的灌注器和通过它分配粘合剂的针;在晶片半导体芯片的引线连接区域上分配液态粘合剂;以及固化分配的粘合剂。
15.如权利要求14所述的用于制造片上引线式半导体芯片封装的方法,其中所述的芯片分离步骤是从装配在xy工作台上的晶片上上推被选择的特定的半导体芯片,以便使得被选择的半导体芯片从在晶片背面的保护胶带上分离。
16.如权利要求14所述的用于制造片上引线式半导体芯片封装的方法,其中所述的分配液态粘合剂的步骤包括识别于晶片上半导体芯片上的标记步骤和有选择性在没有标记的半导体芯片上分配液态粘合剂。
17.一种LOC式半导体芯片封装,包括:
半导体芯片,具有许多放置在有源表面中心区域的电极压焊块;
引线框,具有封接到半导体芯片有源表面的引线;
连接装置,用于半导体芯片的电极压焊块和引线框引线的电连接;以及
保护封装体,用于封闭半导体芯片,连接线和引线,其中所述的有源表面具有引线连接区域,在半导体芯片从晶片逐个分离的芯片分离工艺之前液态粘合剂淀积到上面。
18.如权利要求17所述的LOC式半导体芯片封装,其中钝化层和聚酰亚胺覆盖层构成的保护层淀积到半导体芯片的有源表面上,并且保护层具有用于形成电极封接压焊块和引线连接区域开口的区域,以便使得引线连接区域具有凹槽形状。
19.如权利要求17所述的LOC式半导体芯片封装,其中所述的粘合剂是电绝缘的,并且选自由聚酰亚胺,环氧树脂,聚酰亚胺硅氧烷和聚醚酰胺构成的组中。
20.如权利要求17所述的LOC式半导体芯片封装,其中所述的粘合剂是通过包括以下步骤的工艺形成的:
提供具有与引线连接区域相一致的通孔图案的金属网板;
将金属网板对准和紧贴晶片的上表面;
使液态粘合剂通过在半导体芯片的引线连接区域上的金属网板的通孔图案;
从晶片上移走金属网板;以及
固化淀积到引线连接区域的液态粘合剂。
21.如权利要求17所述的LOC式半导体芯片封装,其中所述的粘合剂是通过包括以下步骤的工艺形成的:
将晶片装配到可沿x和y方向移动的xy工作台上;在晶片上对准配料头,所述配料头包括粘合剂供给管,保留一定量的来自粘合剂供给管的液态粘合剂的灌注器和通过它分配粘合剂的针;
在晶片上的半导体芯片的引线连接区域上分配液态粘合剂;
以及固化分配的粘合剂。
22.如权利要求21所述的LOC式半导体芯片封装,其中装配在xy工作台上的晶片连接到晶片背面的保护胶带,并且沿相邻半导体芯片定义的划片线将晶片划片分离为半导体芯片。
CN96112063A 1996-11-08 1996-11-08 片上引线式半导体芯片封装及其制作方法 Expired - Fee Related CN1101597C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN96112063A CN1101597C (zh) 1996-11-08 1996-11-08 片上引线式半导体芯片封装及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN96112063A CN1101597C (zh) 1996-11-08 1996-11-08 片上引线式半导体芯片封装及其制作方法

Publications (2)

Publication Number Publication Date
CN1182282A true CN1182282A (zh) 1998-05-20
CN1101597C CN1101597C (zh) 2003-02-12

Family

ID=5121363

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96112063A Expired - Fee Related CN1101597C (zh) 1996-11-08 1996-11-08 片上引线式半导体芯片封装及其制作方法

Country Status (1)

Country Link
CN (1) CN1101597C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024671B (zh) * 2009-09-11 2013-03-13 中芯国际集成电路制造(上海)有限公司 网板以及在晶片背面形成保护层的方法
CN104461130A (zh) * 2014-11-19 2015-03-25 业成光电(深圳)有限公司 面板处理方法
CN105096046A (zh) * 2015-07-29 2015-11-25 北京科信华技术有限公司 具有身份信息的工具、制造该工具的方法以及工具系统
CN109749404A (zh) * 2019-01-12 2019-05-14 莫爱军 一种高热导率的高温稳定性电子封装复合材料及其制备方法
CN112670192A (zh) * 2020-12-25 2021-04-16 苏州科阳半导体有限公司 一种晶圆级封装工艺及晶圆级封装结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778910A (ja) * 1993-09-07 1995-03-20 Nec Ic Microcomput Syst Ltd 半導体装置
KR0144290B1 (ko) * 1993-09-28 1998-08-17 데이비드 엘. 해밀톤 마이크로전자칩에의 접착제의 사용방법 및 이 방법에 의한 반도체집적회로칩 및 캡슐화 반도체모듈

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024671B (zh) * 2009-09-11 2013-03-13 中芯国际集成电路制造(上海)有限公司 网板以及在晶片背面形成保护层的方法
CN104461130A (zh) * 2014-11-19 2015-03-25 业成光电(深圳)有限公司 面板处理方法
CN105096046A (zh) * 2015-07-29 2015-11-25 北京科信华技术有限公司 具有身份信息的工具、制造该工具的方法以及工具系统
CN109749404A (zh) * 2019-01-12 2019-05-14 莫爱军 一种高热导率的高温稳定性电子封装复合材料及其制备方法
CN112670192A (zh) * 2020-12-25 2021-04-16 苏州科阳半导体有限公司 一种晶圆级封装工艺及晶圆级封装结构

Also Published As

Publication number Publication date
CN1101597C (zh) 2003-02-12

Similar Documents

Publication Publication Date Title
US5776799A (en) Lead-on-chip type semiconductor chip package using an adhesive deposited on chip active surfaces at a wafer level and method for manufacturing same
KR100275660B1 (ko) 리드프레임, 반도체 장치의 제조방법 및 연속조립 시스템
US5286679A (en) Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer
EP0928016B1 (en) Process for manufacturing semiconductor wafer, semiconductor chip, and ic card
CA2159242C (en) Process for manufacturing semiconductor device and semiconductor wafer
US6538317B1 (en) Substrate for resin-encapsulated semiconductor device, resin-encapsulated semiconductor device and process for fabricating the same
US6287895B1 (en) Semiconductor package having enhanced ball grid array protective dummy members
US20030197199A1 (en) Semiconductor device and semiconductor module
CN101393900A (zh) 半导体器件及其制造方法
US6626222B1 (en) System for fabricating semiconductor components
US6180435B1 (en) Semiconductor device with economical compact package and process for fabricating semiconductor device
US20060108698A1 (en) Microelectronic assemblies and methods of making microelectronic assemblies
KR100348955B1 (ko) 반도체 장치의 제조 방법
US20020029743A1 (en) Method and apparatus for applying adhesives to a lead frame
KR100214552B1 (ko) 캐리어프레임 및 서브스트레이트와 이들을 이용한 볼 그리드 어 레이 패키지의 제조방법
US5218168A (en) Leads over tab
CN1101597C (zh) 片上引线式半导体芯片封装及其制作方法
US5923957A (en) Process for manufacturing a lead-on-chip semiconductor device package having a discontinuous adhesive layer formed from liquid adhesive
KR100369203B1 (ko) 반도체 장치의 제조 방법
KR100369204B1 (ko) 반도체 장치의 제조 방법
US7727861B2 (en) Method and device for contacting semiconductor chips
US5485337A (en) Thin film magnetic head structure and method of fabricating the same for accurately locating and connecting terminals to terminal connections
KR100381349B1 (ko) 판형체, 리드 프레임 및 반도체 장치의 제조 방법
JP2000124236A (ja) 半導体装置の製造方法
JP2002050720A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030212

Termination date: 20091208