CN115373459A - 一种低温漂带隙基准电路 - Google Patents

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Abstract

本发明提供一种低温漂带隙基准电路，属于集成电路领域。所述带隙基准电路包括：放大器电路、核心电路、曲率补偿电路和分段补偿电路。放大器输入端与核心电路输出端相连接，放大器输出端与核心电路输入端相连接，曲率补偿电路输入端与核心电路输出端相连接，曲率补偿电路输出端与核心电路输入端相连接，分段补偿电路的输入端与核心电路的输出端相连接，分段补偿电路的输出端与核心电路的输入端相连接。采用曲率补偿技术和分段补偿技术使温度系数只有6.7ppm/℃，大大降低了带隙基准电压的温漂。

Description

一种低温漂带隙基准电路
技术领域
本发明涉及集成电路技术领域，具体涉及一种低温漂带隙基准电路。
背景技术
带隙基准电路是模拟集成电路不可缺少的模块，它广泛地应用于电源管理、模数转换器/数模转换器和锁相环等集成电路，为这些电路提供一个不受器件工艺、供电电压、环境温度影响的基准电压和偏置电流。带隙基准电路作为模拟集成电路的重要组成部分，要求低的温度系数，低的功耗和输出带隙电压的稳定和精度。
传统的带隙基准电路一般是一阶温度补偿，通常利用一个负温度系数电压和一个正温度系数电压相叠加得到零温度系数电压。负温度系数电压一般来自双极性晶体管的基极与发射极的压差(VBE),而正温度系数电压则通常来自两个电流密度不同双极性晶体管的VBE之差(ΔVBE)。传统的带隙基准电压的温漂系数逐渐无法满足目前高性能模拟集成电路对基准电压和偏置电流的高要求。
为了进一步提高带隙基准的精度，减小带隙电压的温漂系数，必须对双极性晶体管的基极与发射极的压差VBE中所包含的和绝对温度有关的非线性项进行补偿。现有的技术包括二阶曲率补偿、指数曲率补偿、对数曲率补偿、分段补偿等。
发明内容
本发明目的是提供一种低温漂带隙基准电路，旨在克服上述技术问题。该电路采用指数补偿和分段补偿相结合的方式来减小温漂，从而构建出一种低温漂带隙基准电路。
为了达到上述目的，本发明的技术方案如下：一种低温漂带隙基准电路包括：放大器电路、核心电路、曲率补偿电路和分段补偿电路。
放大器电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第一NPN三极管Q1和第二NPN三极管Q2；P1和P2管的源极与电源VDD相连接；P1管的栅极、漏极和P2管的栅极线连接，P1管的漏极和N1管的漏极相连接；P2管的漏极和N2管的漏极、N3的栅极相连接；N1、N2的栅极相连接，N1管的源极和Q1管的集电极相连接，N2管的源极和Q2管的集电极相连接；Q1管的基极和Q3管的基极、电阻R3的一端相连接，Q2的基极和Q3的集电极、电阻R2的一端相连接；Q1管、Q2管的发射极和GND相连接；所有NMOS管的衬底与地线相连接；所有PMOS管的衬底与电源VDD相连接。
核心电路包括第三NMOS管、第一电容C1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第八电阻R8、第九电阻R9、第三NPN三极管Q3、第四NPN三极管Q4；N3管的漏极和VDD相连接，N3管的栅极和P2管的漏极、N2管的漏极相连接，N3管的源极和R8的一端、电容C1的一端、P9管的源极相连接；电阻R8、电阻R9、电阻R1串联；电阻R1的另一端和电容C1的一端相连接；电阻R8的两端还分别与P9管的漏极和源极相连接，电阻R9的两端还分别与P8端的漏极和源极相连接；电阻R2的一端和电阻R1的一端、电容C1的一端、Q4管的基极、Q5管的基极、电阻R3的一端相连接，电阻R2的另一端和Q2管的基极、Q3管的集电极相连接；电阻R3的另一端与Q4管的集电极、Q3管的基极、Q1管的基极相连接；Q3管、Q4管的发射极和电阻R4的一端相连接，电阻R4的另一端和地线GND相连接；所有NMOS管的衬底与地线相连接；所有PMOS管的衬底与电源VDD相连接。
带隙曲率补偿电路包括第三PMOS管P3、第五NPN晶体管Q5、第五电阻R5；P3管的源极和VDD相连接，P3管的漏极和P3管的栅极、P4管的栅极、P5管的栅极、P6管的栅极、P7管的栅极、Q5管的集电极相连接；Q5管的基极和电阻R1的一端、电阻R2的一端、电阻R3的一端、电容C1的一端、Q4管的基极相连接；Q5的发射极和电阻R5相连接，电阻R5的另一端和地线GND相连接；所有PMOS管的衬底与电源VDD相连接。
分段补偿电路包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第六NPN晶体管Q6、第七NPN晶体管Q7、第一反相器INV1、第二反相器INV2、第三反相器INV3；P4管、P5管、P6管、p7管的源极和电源VDD相连接，P4管、P5管、P6管、p7管的栅极和P3的栅极相连接；P4管的漏极和Q6管的基极、电阻R6的一端相连接，电阻R6的另一端和地线GND相连接；P5管的漏极和Q7管的基极、电阻R7的一端相连接，电阻R7的另一端接地线GND；P6管的漏极和反相器INV3的输入端、Q7管的集电极相连接，Q7管的发射极和地线GND相连接；P7管的漏极和反相器INV1的输入端、Q6管的集电极相连接，Q6管的发射极和地线GND相连接；反相器INV1的输出端和P8管的栅极相连接；反相器INV3的输出端和反相器INV2的输入端相连接，INV2的输出端和P9管的栅极相连接；所有PMOS管的衬底与电源VDD相连接。
进一步的，所述带隙基准电路采用0.18um BCD工艺。
本发明的有益效果如下：本发明应用指数曲率补偿电路，对带隙电压中的高阶非线性项进行补偿，另外还具有分段补偿电路对低温部分和高温部分的带隙电压进行修调，大大提高了带隙基准的温度系数和精度；
本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
图1为本发明实施例提供的低温漂带隙基准电路的结构示意图；
图2为本发明实施例提供的低温漂带隙基准电路的电路原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
首先需要说明的是，本发明实施例中的术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征，并且在需要的情况下，这些技术特征所能达到的效果基本相同。
实施例1
图1是本发明实施例提供的低温漂带隙基准电路的结构示意图。如图1所示，本发明实施例提供的低温漂带隙基准电路包括：放大器电路、核心电路、曲率补偿电路和分段补偿电路。放大器电路主要功能是与带隙核心电路构成负反馈环路，控制带隙核心电路中的两路电流相等；带隙核心电路主要功能是产生一个不受器件工艺、供电电压、环境温度影响的基准电压；曲率补偿电路和分段补偿电路主要功能是为了进一步提高带隙基准的精度，减小带隙电压的温漂系数。
图2是本发明实施例提供的低温漂带隙基准电路的电路原理图。现结合图2详细解释本发明提供的带隙基准电路。
放大电路第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第一NPN三极管Q1和第二NPN三极管Q2。
其中，P1和P2管的源极与电源VDD相连接；P1管的栅极、漏极和P2管的栅极线连接，P1管的漏极和N1管的漏极相连接；P2管的漏极和N2管的漏极、N3的栅极相连接；N1、N2的栅极相连接，N1管的源极和Q1管的集电极相连接，N2管的源极和Q2管的集电极相连接；Q1管的基极和Q3管的基极、电阻R3的一端相连接，Q2的基极和Q3的集电极、电阻R2的一端相连接；Q1管、Q2管的发射极和GND相连接；所有NMOS管的衬底与地线相连接；所有PMOS管的衬底与电源VDD相连接。
由于放大器的虚短，使VX＝VY，因此电阻R2和电阻R3两端电压相等，进而获得两路相等的电流I2、I3；Q1管和Q2管组成第一级差分放大，N1管和N2管组成第二级共栅极放大器，P1管和P2管组成有源负载，并产生单端输出电压，给源极跟随器N3管。
核心电路包括第三NMOS管N3、第一电容C1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第八电阻R8、第九电阻R9、第三NPN三极管Q3、第四NPN三极管Q4组成；
其中，N3管的漏极和VDD相连接，N3管的栅极和P2管的漏极、N2管的漏极相连接，N3管的源极和R8的一端、电容C1的一端、P9管的源极相连接；电阻R8、电阻R9、电阻R1串联；电阻R1的另一端和电容C1的一端相连接；电阻R8的两端还分别与P9管的漏极和源极相连接，电阻R9的两端还分别与P8端的漏极和源极相连接；电阻R2的一端和电阻R1的一端、电容C1的一端、Q4管的基极、Q5管的基极、电阻R3的一端相连接，电阻R2的另一端和Q2管的基极、Q3管的集电极相连接；电阻R3的另一端与Q4管的集电极、Q3管的基极、Q1管的基极相连接；Q3管、Q4管的发射极和电阻R4的一端相连接，电阻R4的另一端和地线GND相连接；所有NMOS管的衬底与地线相连接；所有PMOS管的衬底与电源VDD相连接。
三极管Q3的发射极面积是三极管Q4面积的n倍，Q3管与Q4管基极-发射极之差表示为：
ΔVBE＝VBE4-VBE3＝VTIn(n) (1)
由于放大器两个输入端虚短使得VX＝VY，所以
Figure BDA0003794880880000051
总的正温度系数电流(I2和I3之和)大小为
Figure BDA0003794880880000052
在电阻R1、电阻R4(暂不考虑分段补偿的修调电阻R8、R9)上产生正温度系数电压，Q4管的VBE4产生负温度系数电压，得到的带隙基准的输出电压为：
Figure BDA0003794880880000061
适当的取值n和
Figure BDA0003794880880000062
使式(2)的温度系数为零；
电阻取值大，电流就小，电路节省功耗，但电阻值不能取得太大，否则会影响晶体管的正常工作状态，使之进入截止状态。
所述带隙曲率补偿电路由第三PMOS管P3、第五NPN晶体管Q5、第五电阻R5组成；
其中，P3管的源极和VDD相连接，P3管的漏极和P3管的栅极、P4管的栅极、P5管的栅极、P6管的栅极、P7管的栅极、Q5管的集电极相连接；Q5管的基极和电阻R1的一端、电阻R2的一端、电阻R3的一端、电容C1的一端、Q4管的基极相连接；Q5的发射极和电阻R5相连接，电阻R5的另一端和地线GND相连接；所有PMOS管的衬底与电源VDD相连接。
已知IC＝β(T)IB，β(T)是三极管电流放大系数，是温度T的指数函数:β(T)＝β∞exp[-ΔEG/(kT)]，ΔEG是能带电势，β∞是电流放大系数的最大值；分析图1得到Q5管的集电极电流为：
Figure BDA0003794880880000063
Q5管的基极电流为：
Figure BDA0003794880880000064
因为β(T)是三极管电流放大系数，是温度T的指数函数，所以IBQ5是随温度成指数关系的电流，进而IBQ5在电阻R1、电阻R4产生随温度成指数关系的电压，进而对带隙电压进行非线性项补偿。
分段补偿电路由第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第六NPN晶体管Q6、第七NPN晶体管Q7、第一反相器INV1、第二反相器INV2、第三反相器INV3组成；
其中，P4管、P5管、P6管、p7管的源极和电源VDD相连接，P4管、P5管、P6管、p7管的栅极和P3的栅极相连接；P4管的漏极和Q6管的基极、电阻R6的一端相连接，电阻R6的另一端和地线GND相连接；P5管的漏极和Q7管的基极、电阻R7的一端相连接，电阻R7的另一端接地线GND；P6管的漏极和反相器INV3的输入端、Q7管的集电极相连接，Q7管的发射极和地线GND相连接；P7管的漏极和反相器INV1的输入端、Q6管的集电极相连接，Q6管的发射极和地线GND相连接；反相器INV1的输出端和P8管的栅极相连接；反相器INV3的输出端和反相器INV2的输入端相连接，INV2的输出端和P9管的栅极相连接；所有PMOS管的衬底与电源VDD相连接。
由公式(3)可知Q5管的集电极电流ICQ5为正温度系数电流，又因为P4管支路映射了P3管支路上的电流IC5，所以IR6也为正温度系数电流，进而VR6为正温度系数电压。由图2可知晶体管Q6的基极-发射极电压VBE＝VR6。且晶体管发射结导通电压随温度增高而下降，因而在高温时晶体管会导通，从而晶体管的集电极电压被拉低，经过一级反相器INV1得到高电平。因此只要精心设计P4支路上的电流和电阻，就可以得到一个在固定温度翻转的数字信号。
进而，可以利用此信号来控制P8的导通或关断。当P8管导通时，R9被短路；当P8管关断时，R9接入电路。因而在温度高于某一特定值时，INV1输出高电平，P8管关断，R9接入电路，进而增大了正温度系数电压，对带隙电压的高温部分进行修调。
同理，在温度低于某一特定值时，INV2输出高电平，P9管关断，R8接入电路，进而增大了正温度系数电压，对带隙电压的低温部分进行修调。
未加分段补偿电路前的带隙电压随温度变化的波形近似一个开口向下抛物线，分段补偿后在低温和高温部分各有一个转折点，打断了电压连续下降的趋势，从而带隙电压的温度系数减半。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (7)

1.一种低温漂带隙基准电路，其特征在于：包括放大器电路、放大器电路、核心电路、曲率补偿电路和分段补偿电路；放大器输入端与核心电路输出端相连接，放大器输出端与核心电路输入端相连接，曲率补偿电路输入端与核心电路输出端相连接，曲率补偿电路输出端与核心电路输入端相连接，分段补偿电路的输入端与核心电路的输出端相连接，分段补偿电路的输出端与核心电路的输入端相连接。
2.根据权利要求1所述的一种低温漂带隙基准电路，其特征在于：所述放大器电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第一NPN三极管Q1和第二NPN三极管Q2；
其中，P1和P2管的源极与电源VDD相连接；P1管的栅极、漏极和P2管的栅极线连接，P1管的漏极和N1管的漏极相连接；P2管的漏极和N2管的漏极、N3的栅极相连接；N1、N2的栅极相连接，N1管的源极和Q1管的集电极相连接，N2管的源极和Q2管的集电极相连接；Q1管的基极和Q3管的基极、电阻R3的一端相连接，Q2的基极和Q3的集电极、电阻R2的一端相连接；Q1管、Q2管的发射极和GND相连接；所有NMOS管的衬底与地线相连接；所有PMOS管的衬底与电源VDD相连接。
3.根据权利要求1所述的一种低温漂带隙基准电路，其特征在于：所述核心电路包括第三NMOS管N3、第一电容C1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第八电阻R8、第九电阻R9、第三NPN三极管Q3、第四NPN三极管Q4；
其中，N3管的漏极和VDD相连接，N3管的栅极和P2管的漏极、N2管的漏极相连接，N3管的源极和R8的一端、电容C1的一端、P9管的源极相连接；电阻R8、电阻R9、电阻R1串联；电阻R1的另一端和电容C1的一端相连接；电阻R8的两端还分别与P9管的漏极和源极相连接，电阻R9的两端还分别与P8端的漏极和源极相连接；电阻R2的一端和电阻R1的一端、电容C1的一端、Q4管的基极、Q5管的基极、电阻R3的一端相连接，电阻R2的另一端和Q2管的基极、Q3管的集电极相连接；电阻R3的另一端与Q4管的集电极、Q3管的基极、Q1管的基极相连接；Q3管、Q4管的发射极和电阻R4的一端相连接，电阻R4的另一端和地线GND相连接；所有NMOS管的衬底与地线相连接；所有PMOS管的衬底与电源VDD相连接。
4.根据权利要求1所述的一种低温漂带隙基准电路，其特征在于：所述带隙曲率补偿电路包括第三PMOS管P3、第五NPN晶体管Q5、第五电阻R5；
其中，P3管的源极和VDD相连接，P3管的漏极和P3管的栅极、P4管的栅极、P5管的栅极、P6管的栅极、P7管的栅极、Q5管的集电极相连接；Q5管的基极和电阻R1的一端、电阻R2的一端、电阻R3的一端、电容C1的一端、Q4管的基极相连接；Q5的发射极和电阻R5相连接，电阻R5的另一端和地线GND相连接；所有PMOS管的衬底与电源VDD相连接。
5.根据权利要求1所述的一种低温漂带隙基准电路，其特征在于：所述分段补偿电路包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第六NPN晶体管Q6、第七NPN晶体管Q7、第一反相器INV1、第二反相器INV2、第三反相器INV3；
其中，P4管、P5管、P6管、p7管的源极和电源VDD相连接，P4管、P5管、P6管、p7管的栅极和P3的栅极相连接；P4管的漏极和Q6管的基极、电阻R6的一端相连接，电阻R6的另一端和地线GND相连接；P5管的漏极和Q7管的基极、电阻R7的一端相连接，电阻R7的另一端接地线GND；P6管的漏极和反相器INV3的输入端、Q7管的集电极相连接，Q7管的发射极和地线GND相连接；P7管的漏极和反相器INV1的输入端、Q6管的集电极相连接，Q6管的发射极和地线GND相连接；反相器INV1的输出端和P8管的栅极相连接；反相器INV3的输出端和反相器INV2的输入端相连接，INV2的输出端和P9管的栅极相连接；所有PMOS管的衬底与电源VDD相连接。
6.根据权利要求1所述的一种低温漂带隙基准电路，其特征在于：所述带隙基准电路采用0.18umBCD工艺。
7.根据权利要求1所述的一种低温漂带隙基准电路，其特征在于：所述带隙基准电路中，每条支路工作电流的数量级为纳安级，整个带隙基准电路总工作电流为2uA；采用曲率补偿和分段技术使得输出带隙电压的温度系数相对较小，为6.7ppm/℃，大大提高了输出带隙电压的精度。
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