CN115064535A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN115064535A
CN115064535A CN202210629378.2A CN202210629378A CN115064535A CN 115064535 A CN115064535 A CN 115064535A CN 202210629378 A CN202210629378 A CN 202210629378A CN 115064535 A CN115064535 A CN 115064535A
Authority
CN
China
Prior art keywords
semiconductor layer
layer
semiconductor
thickness
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210629378.2A
Other languages
English (en)
Inventor
藤井秀纪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN115064535A publication Critical patent/CN115064535A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0761—Vertical bipolar transistor in combination with diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)

Abstract

本发明目的在于提供可独立对pnp区域的动作和pn区域的动作进行控制的半导体装置。本发明所涉及的半导体装置具有由下述结构构成的层叠构造：n型n‑i层(3)；p型p阳极层(4)，其形成于n‑i层(3)表面；n型n‑缓冲层(7)，其形成于n‑i层(3)背面；n型n+阴极层(5)及p型p集电极层(6)，它们在俯视观察时彼此相邻地或相邻部分重叠地形成于n‑缓冲层(7)背面或n‑i层(3)及n‑缓冲层(7)背面；表面电极(8)，其以覆盖p阳极层(4)表面的方式形成；以及背面电极(9)，其以覆盖n+阴极层(5)及p集电极层(6)背面的方式形成，n+阴极层(5)在层叠构造中的层叠高度位置与p集电极层(6)在层叠构造中的层叠高度位置不同。

Description

半导体装置
本申请是基于2017年9月26日提出的中国国家申请号
2017108812631申请(半导体装置)的分案申请，以下引用其内容。
技术领域
本发明涉及半导体装置，特别涉及功率半导体装置的背面构造。
背景技术
近年来，作为功率半导体装置制造出了，通过在背面侧形成pn图案，从而可以对电特性进行控制的RFC(Relaxed Field of Cathode)二极管及RC-IGBT(Reverse ConductingInsulated Gate Bipolar Transistor)等。在这里，pn图案呈下述状态，即，在构成功率半导体装置的半导体基板的背面侧，在俯视观察时，相邻地形成有形成了p型杂质的区域与形成了n型杂质的区域。
在功率半导体装置的背面侧形成pn图案时，如果通过高速能量的注入或高浓度的注入形成p型的杂质区域和n型的杂质区域，则存在由于该注入导致半导体基板受到的伤害变大的问题。作为这样的问题的对策，想到的是，针对上述的功率半导体装置，应用将使用了Si的半导体基板的背面熔融，从而将导入了杂质的区域的浓度均匀化而使该浓度固定的阶梯状的杂质浓度分布(例如，参照专利文献1)。另外，对于上述的功率半导体装置，公开了将具有与p型及n型相适合的欧姆特性的电极形成在整个背面的技术(例如，参照专利文献2、3)。
专利文献1：日本专利第5309360号公报
专利文献2：日本特开2007-184486号公报
专利文献3：日本特开2015-211149号公报
在将专利文献1的技术应用于上述的功率半导体装置的情况下，需要将半导体基板的背面熔融，因此只有在距离背面小于或等于1μm的浅的区域能够将p型的杂质区域和n型的杂质区域接合。因此，难以独立地对在p型的杂质区域形成的pnp区域的电特性和在n型的杂质区域形成的pn区域的电特性进行控制。即，难以独立地对pnp区域的动作和pn区域的动作进行控制。
另外，在专利文献2、3中，p型的杂质区域与n型的杂质区域的接合深度浅，且深度大致相同，因此难以针对p型的杂质区域及n型的杂质区域各自形成具有与p型及n型相适合的欧姆特性的电极。
发明内容
本发明就是为了解决这样的问题而提出的，其目的在于提供一种半导体装置，该半导体装置能够独立地对pnp区域的动作和pn区域的动作进行控制。
为了解决上述课题，本发明所涉及的半导体装置的特征在于，具有层叠构造，层叠构造由下述部分构成：第1导电型的第1半导体层；第2导电型的第2半导体层，其形成于所述第1半导体层的表面；所述第1导电型的第3半导体层，其形成于所述第1半导体层的背面；
所述第1导电型的第4半导体层及所述第2导电型的第5半导体层，它们在俯视观察时彼此相邻地或相邻部分重叠地形成于所述第3半导体层的背面，或形成于所述第1半导体层及所述第3半导体层的背面；第1电极，其以覆盖所述第2半导体层的表面的方式形成；以及
第2电极，其以覆盖所述第4半导体层及所述第5半导体层的背面的方式形成，所述第4半导体层的在所述层叠构造中的层叠高度位置与所述第5半导体层的在所述层叠构造中的层叠高度位置不同，所述第2半导体层与所述第4半导体层及所述第5半导体层在俯视时重叠，所述层叠构造构成RFC二极管，其中，RFC的含义是释放阴极场，包含所述第4半导体层的所述层叠构造中的所述第1半导体层的厚度与包含所述第5半导体层的所述层叠构造中的所述第1半导体层的厚度不同，包含所述第4半导体层的所述层叠构造中的所述第1半导体层的厚度与包含所述第5半导体层的所述层叠构造中的所述第1半导体层的厚度之差和所述第4半导体层与所述第5半导体层之间的高低差是相同的。
发明的效果
根据本发明，半导体装置具有层叠构造，层叠构造由下述部分构成：第1导电型的第1半导体层；第2导电型的第2半导体层，其形成于第1半导体层的表面；第1导电型的第3半导体层，其形成于第1半导体层的背面；第1导电型的第4半导体层及第2导电型的第5半导体层，它们在俯视观察时彼此相邻地或相邻部分重叠地形成于第3半导体层的背面，或形成于第1半导体层及第3半导体层的背面；第1电极，其以覆盖第2半导体层的表面的方式形成；以及第2电极，其以覆盖第4半导体层及第5半导体层的背面的方式形成，第4半导体层的在层叠构造中的层叠高度位置与第5半导体层的在层叠构造中的层叠高度位置不同，因此能够独立地对pnp区域的动作和pn区域的动作进行控制。
附图说明
图1是表示本发明的实施方式1所涉及的半导体装置的结构的一个例子的剖视图。
图2是表示本发明的实施方式2所涉及的半导体装置的结构的一个例子的剖视图。
图3是表示本发明的实施方式3所涉及的半导体装置的结构的一个例子的剖视图。
图4是表示本发明的实施方式4所涉及的半导体装置的结构的一个例子的剖视图。
图5是表示本发明的实施方式5所涉及的半导体装置的结构的一个例子的剖视图。
图6是表示本发明的实施方式5所涉及的半导体装置的结构的一个例子的剖视图。
图7是表示前提技术所涉及的半导体装置的结构的一个例子的剖视图。
标号的说明
1半导体装置，2半导体基板，3n-i层，4p阳极层，5n+阴极层，6p集电极层，7n-缓冲层，8表面电极，9背面电极，10pin
区域，11pnp区域，12、13、14半导体装置，15n型用电极，16p型用电极，17、18、19半导体装置
具体实施方式
下面，基于附图对本发明的实施方式进行说明。
<前提技术>
下面，对作为本发明的前提的技术即前提技术进行说明。
图7是表示前提技术所涉及的半导体装置19的结构的一个例子的剖视图。
半导体装置19具有：半导体基板2，其由Si(硅)构成；作为第1电极的表面电极8，其形成于半导体基板2的表面；以及作为第2电极的背面电极9，其形成于半导体基板2的背面。半导体基板2具有：n-i层3、p阳极层4、n+阴极层5、p集电极层6、n-缓冲层7。pin区域10是由p阳极层4、n-i层3、n-缓冲层7以及n+阴极层5构成的层叠构造。pnp区域11是由p阳极层4、n-i层3、n-缓冲层7以及p集电极层6构成的层叠构造。
在这里，“n”以及“p”表示导电型，n型是第1导电型，p型是第2导电型。“n-”表示n型的杂质浓度比其它的n型的杂质浓度低。“n+”表示n型的杂质浓度比其它的n型的杂质浓度高。此外，下面，说明的是n型为第1导电型，p型为第2导电型，但也可以是p型为第1导电型，n型为第2导电型。
第1导电型的第1半导体层即n-i层3是作为n型的本征半导体层形成的。第2导电型的第2半导体层即p阳极层4与n-i层3相比形成于半导体基板2的表面侧。第1导电型的第3半导体层即n-缓冲层7与n-i层3相比形成于半导体基板2的背面侧。第1导电型的第4半导体层即n+阴极层5、第2导电型的第5半导体层即p集电极层6与n-i层3相比形成于半导体基板2的背面侧，在俯视观察时彼此相邻。即，pn图案是通过n+阴极层5与p集电极层6形成的。
如图7所示，n+阴极层5以及p集电极层6是在距半导体基板2的背面大致相同的深度形成的。即，n+阴极层5的在pin区域10处的层叠高度位置与p集电极层6的在pnp区域11处的层叠高度位置大致相同。因此，如上所述，难以独立地对pin区域10的动作和pnp区域11的动作进行控制。
本发明就是为了解决这样的问题而提出的，下面进行详细说明。
<实施方式1>
<结构>
首先，对本发明的实施方式所涉及的半导体装置的结构进行说明。图1是表示本实施方式1所涉及的半导体装置1的结构的一个例子的剖视图。
本实施方式1所涉及的半导体装置1的特征在于，pin区域10处的n-i层3的厚度与pnp区域11处的n-i层3的厚度不同。具体地说，pnp区域11处的n-i层3的厚度比pin区域10处的n-i层3的厚度薄。另外，n+阴极层5的在pin区域10处的层叠高度位置与p集电极层6的在pnp区域11处的层叠高度位置不同。其他的结构与图7所示的前提技术所涉及的半导体装置19是同样的，因此在这里省略详细的说明。
就半导体装置1而言，pin区域10处的n-i层3的厚度与pnp区域11处的n-i层3的厚度之差和n+阴极层5与p集电极层6之间的高低差是相同的。在这里，n+阴极层5与p集电极层6之间的高低差是指n+阴极层5与背面电极9之间的界面和p集电极层6与背面电极9之间的界面之差。
如图1所示，n+阴极层5以及p集电极层6形成于n-缓冲层7的背面。在俯视观察时，n+阴极层5以及p集电极层6相邻，n+阴极层5以及p集电极层6的相邻部分不重叠。
<制造方法>
接下来，对半导体装置1的制造方法进行说明。
首先，准备具有n-i层3的半导体基板2。接下来，从半导体基板2的表面侧实施B(硼)的离子注入而进行驱动，从而形成p阳极层4。此时，离子注入的B的浓度是1E13至1E16(1/cm2)。另外，驱动的条件是900℃至1200℃、30分钟至120分钟。
接下来，以覆盖p阳极层4的方式形成表面电极8。之后，从半导体基板2的背面侧将该半导体基板2切削为所希望的厚度。在半导体基板2的切削之后，将构成n+阴极层5的P(磷)离子注入至半导体基板2的整个背面。此时，离子注入的P的浓度是1E14至1E16(1/cm2)。
接下来，在半导体基板2的背面之上形成pn图案，之后，将应形成p集电极层6的区域的半导体基板2蚀刻为所希望的厚度，其中，该pn图案将应形成n+阴极层5的区域掩盖，在应形成p集电极层6的区域开口。之后，针对应形成p集电极层6的区域，进行B的离子注入，该B构成p集电极层6。此时，离子注入的B的浓度是1E13至1E16(1/cm2)。由此，形成n+阴极层5以及p集电极层6。
接下来，去除pn图案后，越过n+阴极层5以及p集电极层6，从半导体基板2的背面侧进行P的离子注入，形成n-缓冲层7。此时，离子注入的P的浓度是1E13至1E15(1/cm2)。由此，形成n型杂质浓度比n-i层3高的n-缓冲层7。
接下来，对半导体基板2进行热处理，激活n+阴极层5、p集电极层6、以及n-缓冲层7。作为热处理，举出激光退火等。
最后，通过镀敷、溅射、或蒸镀以覆盖n+阴极层5以及p集电极层6的方式，形成数μm的背面电极9。由此，完成具有pin区域10以及pnp区域11的半导体装置1。
如上所述，根据本实施方式1，pin区域10处的n-i层3的厚度与pnp区域11处的n-i层3的厚度不同，因此可以独立地对pin区域10的动作和pnp区域11的动作进行控制。
另外，pnp区域11处的n-i层3的厚度比pin区域10处的n-i层3的厚度薄。因此，在IGBT的情况下，能够实现低导通电阻和低通断损耗。另外，在二极管的情况下，能够提高恢复动作中的击穿耐量。
此外，在图1中，对半导体基板2具有n-i层3的情况进行了说明，但不限定于此。n-i层3也可以是含有更多n型杂质的半导体层。在该情况下，图1中的pin区域10成为pn区域。
<实施方式2>
图2是表示本发明的实施方式2所涉及的半导体装置12的结构的一个例子的剖视图。
本实施方式2所涉及的半导体装置12的特征在于，pin区域10处的n-i层3的厚度与pnp区域11处的n-i层3的厚度之差是将n+阴极层5与p集电极层6之间的高低差、pnp区域11处的n-缓冲层7的厚度合计后的厚度。其他的结构与图1所示的实施方式1所涉及的半导体装置1是同样的，因此在这里省略详细的说明。
如图2所示，在pin区域10未形成n-缓冲层7，在pnp区域11形成有n-缓冲层7。另外，n+阴极层5形成于n-i层3的背面，p集电极层6形成于n-缓冲层7的背面。在俯视观察时，n+阴极层5以及p集电极层6相邻，n+阴极层5以及p集电极层6的相邻部分不重叠。
接下来，对半导体装置12的制造方法进行说明。下面，主要着眼于与实施方式1所涉及的半导体装置1的制造方法的不同点而进行说明。下述的不同点以外的制造方法与实施方式1是同样的。
在半导体基板2的背面之上形成pn图案，之后，将应形成p集电极层6的区域的半导体基板2蚀刻为所希望的厚度，其中，该pn图案将应形成n+阴极层5的区域掩盖，在应形成p集电极层6的区域开口。之后，针对应形成p集电极层6的区域，进行B的离子注入，该B构成p集电极层6。由此，形成n+阴极层5以及p集电极层6。
接下来，在形成有pn图案的状态下，越过p集电极层6从半导体基板2的背面侧进行P的离子注入，形成n-缓冲层7。此时，离子注入的P的浓度是1E13至1E15(1/cm2)。之后，去除pn图案，形成背面电极9。
如上所述，根据本实施方式2，得到与实施方式1的效果同样的效果。另外，在pin区域10未形成n-缓冲层7，因此与图1所示的pin区域10相比，能够降低n型杂质浓度，能够提高pin区域10的耐压。
<实施方式3>
图3是表示本发明的实施方式3所涉及的半导体装置13的结构的一个例子的剖视图。
本实施方式3所涉及的半导体装置13的特征在于，p集电极层6的在pnp区域11处的层叠高度位置与n+阴极层5的在pin区域10处的层叠高度位置相比位于n-i层3侧，且n+阴极层5及p集电极层6的相邻部分重叠地形成，在该相邻部分重叠的部位处的n+阴极层5与p集电极层6之间形成有p集电极层6。其他的结构与图1所示的实施方式1所涉及的半导体装置1是同样的，因此在这里省略详细的说明。
如图3所示，n+阴极层5以及p集电极层6形成于n-缓冲层7的背面。在俯视观察时，n+阴极层5以及p集电极层6相邻，n+阴极层5以及p集电极层6的相邻部分重叠。
接下来，对半导体装置13的制造方法进行说明。下面，主要着眼于与实施方式1所涉及的半导体装置1的制造方法的不同点而进行说明。下述的不同点以外的制造方法与实施方式1是同样的。
在半导体基板2的背面之上形成pn图案，之后，将应形成p集电极层6的区域的半导体基板2蚀刻为所希望的厚度，其中，该pn图案将应形成n+阴极层5的区域掩盖，在应形成p集电极层6的区域开口。之后，针对应形成p集电极层6的区域，进行B的旋转离子注入，该B构成p集电极层6。在这里，旋转离子注入是指在使半导体基板2旋转的同时进行离子注入。
如上所述，根据本实施方式3，得到与实施方式1的效果同样的效果。另外，杂质浓度低的n-缓冲层7与背面电极9的接合位置消失，因此能够减小泄漏电流。
<实施方式4>
图4是表示本发明的实施方式4所涉及的半导体装置14的结构的一个例子的剖视图。
本实施方式4所涉及的半导体装置14的特征在于，具有n型用电极15及p型用电极16。n型用电极15是具有与n型相适合的欧姆特性的电极。p型用电极16是具有与p型相适合的欧姆特性的电极。
第3电极即n型用电极15是以覆盖n+阴极层5的方式形成的。p型用电极16是以覆盖n型用电极15及p集电极层6的方式形成的。pin区域10处的n-i层3的厚度与pnp区域11处的n-i层3的厚度之差和将n+阴极层5与p集电极层6之间的高低差、n型用电极15的厚度合计后的厚度是相同的。其他的结构与图1所示的实施方式1所涉及的半导体装置1是同样的，因此在这里省略详细的说明。
如图4所示，n+阴极层5以及p集电极层6形成于n-缓冲层7的背面。在俯视观察时，n+阴极层5以及p集电极层6相邻，n+阴极层5以及p集电极层6的相邻部分不重叠。
接下来，对半导体装置14的制造方法进行说明。下面，主要着眼于与实施方式1所涉及的半导体装置1的制造方法的不同点而进行说明。下述的不同点以外的制造方法与实施方式1是同样的。
在形成n-缓冲层7后，在n+阴极层5之上形成n型用电极15。之后，以覆盖n型用电极15及p集电极层6的方式形成p型用电极16。
如上所述，根据本实施方式4，得到与实施方式1的效果同样的效果。另外，对于n+阴极层5形成有n型用电极15，对于p集电极层6形成有p型用电极16，因此提高欧姆特性。
<实施方式5>
图5是表示本发明的实施方式5所涉及的半导体装置17的结构的一个例子的剖视图。
半导体装置17的特征在于，pin区域10处的n-i层3的厚度比pnp区域11处的n-i层3的厚度薄。其他的结构与图1所示的实施方式1所涉及的半导体装置1是同样的，因此在这里省略详细的说明。
如图5所示，n+阴极层5以及p集电极层6形成于n-缓冲层7的背面。在俯视观察时，n+阴极层5以及p集电极层6相邻，n+阴极层5以及p集电极层6的相邻部分不重叠。
接下来，对半导体装置17的制造方法进行说明。下面，主要着眼于与实施方式1所涉及的半导体装置1的制造方法的不同点而进行说明。下述的不同点以外的制造方法与实施方式1是同样的。
形成表面电极8，研磨半导体基板2后，在半导体基板2的整个背面进行B的离子注入，该B构成p集电极层6。
接下来，在半导体基板2的背面之上形成pn图案，之后，将应形成n+阴极层5的区域的半导体基板2蚀刻为所希望的厚度，其中，该pn图案将应形成p集电极层6的区域掩盖，在应形成n+阴极层5的区域开口。之后，针对应形成n+阴极层5的区域进行P的离子注入，该P构成n+阴极层5。
接下来，去除pn图案后，越过n+阴极层5以及p集电极层6，从半导体基板2的背面侧进行P的离子注入，形成n-缓冲层7。
如上所述，根据本实施方式5，可以独立地对pin区域10的动作和pnp区域11的动作进行控制。另外，pin区域10处的n-i层3的厚度比pnp区域11处的n-i层3的厚度薄。因此，能够实现二极管的低导通电阻和低恢复损耗。
此外，如图6所示，也可以设为具有n型用电极15及p型用电极16的半导体装置18。p型用电极16是以覆盖p集电极层6的方式形成的。n型用电极15是以覆盖n+阴极层5及p型用电极16的方式形成的。在该情况下，与实施方式4同样的，对于n+阴极层5形成有n型用电极15，对于p集电极层6形成有p型用电极16，因此欧姆特性提高。
就图5、6所示的半导体装置17、18而言，也可以使得n+阴极层5的在pin区域10处的层叠高度位置与p集电极层6的在pnp区域11处的层叠高度位置相比位于n-i层3侧，且n+阴极层5及p集电极层6的相邻部分重叠地形成，在该相邻部分重叠的部位处的n+阴极层5与p集电极层6之间形成n+阴极层5。在该情况下，与实施方式3同样地，杂质浓度低的n-缓冲层7与背面电极9的接合位置消失，因此能够减小泄漏电流。
此外，本发明可以在其发明的范围内，将各实施方式自由地进行组合，或对各实施方式进行适当的变形、省略。

Claims (6)

1.一种半导体装置，其特征在于，
具有层叠构造，所述层叠构造由下述部分构成：
第1导电型的第1半导体层；
第2导电型的第2半导体层，其形成于所述第1半导体层的表面；
所述第1导电型的第3半导体层，其形成于所述第1半导体层的背面；
所述第1导电型的第4半导体层及所述第2导电型的第5半导体层，它们在俯视观察时彼此相邻地或相邻部分重叠地形成于所述第3半导体层的背面，或形成于所述第1半导体层及所述第3半导体层的背面；
第1电极，其以覆盖所述第2半导体层的表面的方式形成；以及
第2电极，其以覆盖所述第4半导体层及所述第5半导体层的背面的方式形成，
所述第4半导体层的在所述层叠构造中的层叠高度位置与所述第5半导体层的在所述层叠构造中的层叠高度位置不同，
所述第2半导体层与所述第4半导体层及所述第5半导体层在俯视时重叠，
所述层叠构造构成RFC二极管，其中，RFC的含义是释放阴极场，
包含所述第4半导体层的所述层叠构造中的所述第1半导体层的厚度与包含所述第5半导体层的所述层叠构造中的所述第1半导体层的厚度不同，
包含所述第4半导体层的所述层叠构造中的所述第1半导体层的厚度与包含所述第5半导体层的所述层叠构造中的所述第1半导体层的厚度之差和所述第4半导体层与所述第5半导体层之间的高低差是相同的。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第5半导体层的在所述层叠构造中的层叠高度位置与所述第4半导体层的在所述层叠构造中的层叠高度位置相比位于所述第1半导体层侧，且所述第4半导体层及所述第5半导体层的所述相邻部分重叠地形成，
在所述相邻部分重叠的部位处的所述第5半导体层与所述第4半导体层之间形成有所述第5半导体层。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第4半导体层的在所述层叠构造中的层叠高度位置与所述第5半导体层的在所述层叠构造中的层叠高度位置相比位于所述第1半导体层侧，且所述第4半导体层及所述第5半导体层的所述相邻部分重叠地形成，
在所述相邻部分重叠的部位处的所述第5半导体层与所述第4半导体层之间形成有所述第4半导体层。
4.根据权利要求1所述的半导体装置，其特征在于，
还具有第3电极，该第3电极形成于所述第4半导体层与所述第2电极之间，
包含所述第4半导体层的所述层叠构造中的所述第1半导体层的厚度与包含所述第5半导体层的所述层叠构造中的所述第1半导体层的厚度之差是将所述第4半导体层与所述第5半导体层之间的高低差、所述第3电极的厚度进行合计后的厚度。
5.根据权利要求1所述的半导体装置，其特征在于，
包含所述第5半导体层的所述层叠构造中的所述第1半导体层的厚度比包含所述第4半导体层的所述层叠构造中的所述第1半导体层的厚度薄。
6.根据权利要求1所述的半导体装置，其特征在于，
包含所述第4半导体层的所述层叠构造中的所述第1半导体层的厚度比包含所述第5半导体层的所述层叠构造中的所述第1半导体层的厚度薄。
CN202210629378.2A 2016-09-26 2017-09-26 半导体装置 Pending CN115064535A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016186769A JP6698487B2 (ja) 2016-09-26 2016-09-26 半導体装置
JP2016-186769 2016-09-26
CN201710881263.1A CN107871779A (zh) 2016-09-26 2017-09-26 半导体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201710881263.1A Division CN107871779A (zh) 2016-09-26 2017-09-26 半导体装置

Publications (1)

Publication Number Publication Date
CN115064535A true CN115064535A (zh) 2022-09-16

Family

ID=61564416

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710881263.1A Pending CN107871779A (zh) 2016-09-26 2017-09-26 半导体装置
CN202210629378.2A Pending CN115064535A (zh) 2016-09-26 2017-09-26 半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710881263.1A Pending CN107871779A (zh) 2016-09-26 2017-09-26 半导体装置

Country Status (4)

Country Link
US (1) US9960158B2 (zh)
JP (1) JP6698487B2 (zh)
CN (2) CN107871779A (zh)
DE (1) DE102017212818B4 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7124339B2 (ja) * 2018-02-28 2022-08-24 富士電機株式会社 半導体装置
JP7115124B2 (ja) * 2018-08-03 2022-08-09 株式会社デンソー 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS539360A (en) 1976-07-12 1978-01-27 Fuji System Drink flavor enhancing composition
JP2007184486A (ja) 2006-01-10 2007-07-19 Denso Corp 半導体装置
EP2073271A1 (en) * 2007-12-19 2009-06-24 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and method for manufacturing such a reverse-conducting insulated gate bipolar transistor
JP5309360B2 (ja) 2008-07-31 2013-10-09 三菱電機株式会社 半導体装置およびその製造方法
JP2010114248A (ja) 2008-11-06 2010-05-20 Toyota Central R&D Labs Inc 半導体装置
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP5995435B2 (ja) 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
JP5867484B2 (ja) * 2013-11-14 2016-02-24 トヨタ自動車株式会社 半導体装置の製造方法
JP6181597B2 (ja) 2014-04-28 2017-08-16 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
CN107078156A (zh) * 2015-01-05 2017-08-18 马克斯半导体股份有限公司 具有降低翘曲风险的反向导通闸控双极导通装置及方法
CN107251234B (zh) * 2015-02-09 2020-10-09 三菱电机株式会社 半导体装置

Also Published As

Publication number Publication date
US20180090487A1 (en) 2018-03-29
US9960158B2 (en) 2018-05-01
DE102017212818B4 (de) 2022-06-23
JP6698487B2 (ja) 2020-05-27
DE102017212818A1 (de) 2018-03-29
JP2018056163A (ja) 2018-04-05
CN107871779A (zh) 2018-04-03

Similar Documents

Publication Publication Date Title
KR102338173B1 (ko) 주입된 측벽들을 가진 게이트 트렌치들을 갖는 전력 반도체 디바이스들 및 관련 방법들
KR101794182B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US10431650B2 (en) Method of manufacturing semiconductor device
US11152224B2 (en) Semiconductor device with field stop layer and semiconductor device manufacturing method thereof
US20130234201A1 (en) Field stop structure, reverse conducting igbt semiconductor device and methods for manufacturing the same
CN102254820B (zh) 半导体器件的制造方法
KR101745437B1 (ko) 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스
CN102903633A (zh) 用于制备阳极短路的场阑绝缘栅双极晶体管的方法
CN105793991A (zh) 半导体装置
JP6275282B2 (ja) 半導体装置、その製造方法および半導体モジュール
JP2016162807A (ja) 半導体装置とその製造方法
JP2018082007A (ja) 半導体装置の製造方法
US20170207330A1 (en) Semiconductor device and method for manufacturing the same
US20150255290A1 (en) Method for manufacturing semiconductor device
CN115064535A (zh) 半导体装置
JP5565134B2 (ja) 半導体装置の製造方法
CN113892189A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
US9236433B2 (en) Semiconductor devices in SiC using vias through N-type substrate for backside contact to P-type layer
CN106463546B (zh) 半导体装置及半导体装置的制造方法
JP6935373B2 (ja) 半導体装置
EP3039720B1 (en) Bipolar non-punch-through power semiconductor device
JP2017188569A (ja) 半導体装置およびその製造方法
WO2017051464A1 (ja) 半導体装置
JP2016201498A (ja) ダイオード
TWM547186U (zh) 具有降低翹曲風險的反向導通閘控雙極導通裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination