CN102254820B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，其可以保证晶片的强度，可以提升器件性能。散热层从晶片的正面形成，到达散热层的锥形槽从背面通过利用碱性溶液的各向异性蚀刻形成，槽内散热层形成于槽的侧壁表面。反向阻断IGBT的分离层由散热层和槽内扩散层构成，可以通过形成槽内扩散层将散热层形成得较浅，可以大幅减少热扩散时间。另外，通过将形成槽内扩散层离子注入和形成集电极层的离子注入分开进行，可以针对接通电压和开关损耗间的折衷选择最佳值，同时确保反向阻断IGBT的反向阻断电压。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件——比如反向阻断IGBT(IGBT：绝缘栅双极型晶体管)——的制造方法。尤其是，本发明涉及一种形成有反向阻断IGBT的分离层的制造方法。
背景技术
图18A至18C示出一种以往已知的反向阻断IGBT的制造方法，是以步骤为顺序示出主要部分制造步骤的剖视图。其中，具有1200V的阻断电压的反向阻断IGBT作为一个例子被给出。
在图18A中，厚度大约为400μm的硅晶片91a(以后简称为“晶片91a”)的正面92被具有开口96的掩模95覆盖。接着，杂质源(例如硼源)被涂布于掩模95，并在例如1300℃的高温下，进行大约300小时的长时间扩散。由于长时间扩散，杂质经由开口96被导入至晶片91a，并形成超过200μm的散热层97。
接下来，在图18B中，平面栅极类型的反向阻断IGBT的表面构造98构成于晶片91a的正面92上。如图19所示，表面构造98由以下构件构成：p-阱层101、n-发射极层102、栅极绝缘膜103、栅电极104、层间绝缘膜105、发射极电极106以及聚酰亚胺或类似物的表面保护膜107。图19是图18B的E部分的细节图。另外，在图18B中未示出表面保护膜107。
接下来，在图18C中，为了保护表面构造98，表面构造98的顶部被抗蚀剂99覆盖。接着，晶片91a的背面93a被研磨大约200μm，以便到达散热层97，形成减薄的晶片91。通过这样，散热层97从正面到背面连续，并形成有反向阻断IGBT的分离层100。
另外，在JP-A-2001-185727中(图27)说明了在正面形成p-扩散层并在背面形成p-集电极层后，从背面通过机械加工和化学处理来形成槽，使其与正面p-扩散层接触，并且p-扩散层形成于槽的侧壁上并用作分离层。在这种情况下，p-集电极层与形成于槽的侧壁的p-扩散层是分开形成的。
另外，在JP-A-2006-303410(图1)和WO-2009-139417(图1)中说明了在从背面形成分离槽使其与正面扩散层接触后，形成于槽的p-扩散层和形成于背面的p-集电极层同时形成。
另外，在JP-A-2005-93972(图2)中说明了在形成p-集电极层后，形成槽，使其与p-集电极层接触。它说明了p-扩散层形成于槽的侧壁上，用作分离层。在这种情况下，较薄的形成集电极层的p-层和较深的形成于槽的侧壁的p-层是分开形成的。
另外，在JP-A-2004-336008(图1)说明了在p-集电极层形成后形成槽，杂质从槽扩散，该扩散层与p-集电极层连结并且用作分离层。分离层形成得比切割线进入芯片的内侧更多。
另外，在JP-A-2009-177039(图7)，向背面进行离子注入，形成p-集电极层，然后晶片被切割为芯片。它说明了芯片被堆叠在一起，向其侧表面进行离子注入，形成分离层。
在以往已知的图18A至18C中示出的制造方法中，由于分离层100仅由来自正面92的杂质扩散的热扩散形成，因此难以形成厚的分离层，且难以增加器件的阻断电压。如上所述，在1200V的级别下，晶片91的厚度大约为200μm，为了形成厚的分离层100，需要在大约1300℃的高温下长时间热扩散大约300小时。当在这种高温下进行长时间热扩散时，氧会进入为阻断电压增加所需的高电阻晶片。氧成为施主，会减小电阻，引起诸如反向阻断IGBT的阻断电压下降之类的不利。
另外，由于一次热处理需要大约300小时(大约两周)的较长时间，因此生产量极差，导致生产率下降。接下来，将说明上述的JP-A-2001-185727(图27)、JP-A-2006-303410(图1)、WO-2009-139417(图1)、JP-A-2005-93972(图2)、JP-A-2004-336008(图1)和JP-A-2009-177039(图7)的问题。
在JP-A-2001-185727(图27)中，由于槽的制造是通过机械加工和化学处理进行的，因此没有说明利用晶体取向的各向异性蚀刻。
在JP-A-2006-303410(图1)和WO-2009-139417(图1)中，由于槽的p-扩散层和p-集电极层同时形成，因此无法优化槽扩散层的杂质浓度和p-集电极层的杂质浓度这两者。例如，当槽扩散层的杂质浓度被优化时，接通电压和开关损耗之间的折衷恶化。另外，当p-集电极层的杂质浓度被优化时，难以保证阻断电压。另外，由于槽从背侧形成至正面附近，因此晶片的机械强度较低，并且当操作时它可能损坏。
在JP-A-2005-93972(图2)中，由于较深的槽形成为从正面侧到达背面侧的p-集电极层，因此晶片的机械强度较低，并且当操作时它可能损坏。
在JP-A-2004-336008(图1)中，由于切割线在分离层的外侧，因此芯片尺寸会增加，且芯片成本增加。
在JP-A-2009-177039(图7)中，由于芯片在切割后堆叠并向其侧表面进行离子注入，因此可能发生芯片表面划伤，导致器件性能下降。
进一步地，在JP-A-2001-185727(图27)至JP-A-2009-177039(图7)中，没有说明“通过利用碱性溶液的各向异性蚀刻从背面侧形成槽，使其与从正面侧形成的散热层接触。接着，散热层形成于槽的内壁上，且分离层由散热层和槽内扩散层形成。进一步地，分开进行用于形成槽内扩散层的离子注入和用于形成背面集电极层的离子注入”的效果。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，其解决了前述问题，可以保证晶片强度，提升器件性能，当形成构成分离层的散热层时可以减少热扩散时间。
为了实现上述目的，根据本发明的第一方面，半导体器件的制造方法包括：在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于<110>方向切割线处的第一中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；从第二主表面侧减小所述硅晶片的厚度的步骤；在所述第二主表面形成第二掩模的步骤，所述第二掩模在厚度减小的所述硅晶片的第二主表面上的所述第一中心线的投影即第二中心线的任一侧上都以均等宽度开口；使用该第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；使用所述第二掩模，进行第一离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；去除所述第二掩模，并且进行第二离子注入以将第二导电型的杂质注入所述第二主表面和所述槽的侧壁面的步骤；以及进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
另外，根据本发明的第二方面，半导体器件的制造方法包括：在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于<110>方向切割线处的第一中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；从第二主表面侧减小所述硅晶片的厚度的步骤；进行第一离子注入以将第二导电型的杂质注入厚度减小后的所述硅晶片的第二主表面的步骤；在所述第二主表面形成第二掩模的步骤，所述第二掩模在所述第二主表面的所述第一中心线的投影即第二中心线的任一侧上都以均等宽度开口；使用所述第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；使用所述第二掩模，进行第二离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；以及进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
另外，根据本发明的第三方面，半导体器件的制造方法包括：在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于<100>方向切割线处的中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；从第二主表面侧减小所述硅晶片的厚度的步骤；向厚度减小后的所述硅晶片的第二主表面上投影所述第一中心线，并且在所述第二主表面形成第二掩模的步骤，所述第二掩模在所投影的第二中心线的任一侧上都以均等宽度开口；使用所述第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；使用所述第二掩模，进行第一离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；去除所述第二掩模，并且进行第二离子注入以将第二导电型的杂质注入所述第二主表面和所述槽的侧壁面的步骤；以及进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
另外，根据本发明的第四方面，半导体器件的制造方法包括：在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于<100>方向切割线处的第一中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；从第二主表面侧减小所述硅晶片的厚度的步骤；进行第一离子注入以将第二导电型的杂质注入厚度减小后的所述硅晶片的第二主表面的步骤；在所述第二主表面上形成第二掩模的步骤，所述第二掩模在所述第二主表面的所述第一中心线的投影即第二中心线的任一侧上都以均等宽度开口；使用所述第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；使用所述第二掩模，进行第二离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；以及进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
另外，根据本发明的第五方面，在本发明的第一方面或第二方面中，半导体器件的制造方法包括：在形成所述散热层后，在作为所述硅晶片的被所述切割线处包围的一部分的第一导电型的硅基板的前侧表面层中形成第二导电型的阱层的步骤；在所述阱层的表面层上形成第一导电型的发射极层的步骤；在夹在所述硅基板和所述发射极层之间的所述阱层上跨栅绝缘膜形成栅电极的步骤；跨所述栅电极的顶部和所述发射极层的顶部来形成层间绝缘膜的步骤；在所述层间绝缘膜上形成与所述发射极层和所述阱层电连接的发射电极的步骤；在通过包括在所述发射电极上形成表面保护膜的步骤的步骤来形成表面构造后，在所述硅基板的背面上形成所述槽内扩散层和所述集电极层的步骤；跨所述槽内扩散层的顶部和所述集电极层的顶部形成集电电极的步骤；以及沿着所述切割线处切割所述散热层并使其单片化的步骤。
另外，根据本发明的第六方面，在本发明的第三方面或第四方面中，半导体器件的制造方法包括：在形成所述散热层后，在作为所述硅晶片的被所述切割线处包围的一部分的第一导电型的硅基板的前侧表面层中形成第二导电型的阱层的步骤；形成从所述硅基板的前侧贯穿所述阱层，并具有长度方向与所述切割线处的方向平行的开口部的沟槽的步骤；在所述阱层的表面层上形成与所述沟槽的侧壁相接触的第一导电型的发射极层的步骤；在所述沟槽的内壁上形成栅绝缘膜，然后形成栅电极以填充所述沟槽内部的步骤；跨所述栅电极的顶部和所述发射极层的顶部来形成层间绝缘膜的步骤；在所述层间绝缘膜上形成与所述发射极层和所述阱层电连接的发射电极的步骤；在利用包括在所述发射电极上形成表面保护膜的步骤的步骤来形成表面构造后，在所述硅基板的背面上形成所述槽内扩散层和所述集电极层的步骤；跨所述槽内扩散层的顶部和所述集电极层的顶部形成集电电极的步骤；以及沿着所述切割线处切割所述散热层并使其单片化的步骤。
另外，根据本发明的第七方面，在本发明的第一或者第三方面中，优选的是所述第一离子注入的加速电压及剂量分别比所述第二离子注入的加速电压及剂量大。
另外，根据本发明的第八方面，在本发明的第二或者第四方面中，优选的是所述第二离子注入的加速电压及剂量分别比所述第一离子注入的加速电压及剂量大。
另外，根据本发明的第九方面，在本发明的第一方面中，优选的是所述第一离子注入是用硼在加速电压为60keV～180keV，剂量为5×1013cm-2～5×1015cm-2的情况下进行的，所述第二离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm-2～1×1015cm-2的情况下进行的。
另外，根据本发明的第十方面，在本发明的第二方面中，优选的是所述第二离子注入是用硼在加速电压为60keV～180keV，剂量为5×1013cm-2～5×1015cm-2的情况下进行的，所述第一离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm-2～1×1015cm-2的情况下进行的。
另外，根据本发明的第十一方面，在本发明的第三方面中，优选的是所述第一离子注入是用硼在加速电压为80keV～200keV，剂量为5×1013cm-2～5×1015cm-2的情况下进行的，所述第二离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm-2～1×1015cm-2的情况下进行的。
另外，根据本发明的第十二方面，在本发明的第四方面中，优选的是所述第二离子注入是用硼在加速电压为80keV～200keV，剂量为5×1013cm-2～5×1015cm-2的情况下进行的，所述第一离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm-2～1×1015cm-2的情况下进行的。
另外，根据本发明的第十三方面，在本发明的第一至第四方面中，优选的是所述退火处理是激光退火或者加热炉退火。
另外，根据本发明的第十四方面，在本发明的第一或者第三方面中，优选的是所述第一离子注入倾斜地注入。
另外，根据本发明的第十五方面，在本发明的第二或者第四方面中，优选的是所述第二离子注入倾斜地注入。
另外，根据本发明的第十六方面，在本发明的第一至第四方面的任一个中，优选的是分离层由所述散热层和所述槽内扩散层构成。
另外，根据本发明的第十七方面，在本发明的第一、第三、第七、第九、第十一方面中，在通过利用碱性溶液的各向异性蚀刻来形成所述槽的步骤中，进行蚀刻使得所述槽的开口宽度比所述第二掩模的开口宽度宽。
根据本发明，通过将从正面形成的散热层和从背面形成的槽内扩散层连接，从而形成分离层，可以将散热层形成得较浅，并且可以大幅减少热扩散时间。
另外，同将形成的槽内扩散层的离子注入和形成集电极层的离子注入分开，可以针对接通电压和开关损耗间的折衷选择最佳值，同时确保反向阻断电压。
另外，通过选择<100>方向用于切割线，进行排列，使得芯片的周端朝向<100>方向，可以使成为沟槽栅极的沟槽侧壁表面为(100)面，该(100)面几乎没有界面状态。通过在(100)面形成沟道，可以增加电子迁移率。作为其结果，可以增加IGBT的性能。
另外，通过使从晶片的背面形成的槽的方向为<100>方向，其以45°的分裂方向交叉。因此，不大可能产生分裂，可以增加晶片的机械强度。作为其结果，在操作处理中可以减少晶片损坏和碎屑，并且可以提升成品率。
附图简述
图1A至1C是本发明的第一实施例的半导体器件的主要部分的制造步骤的剖视图；
图2D至2F接着图1A至1C，是第一实施例的半导体器件的主要部分的制造步骤的剖视图；
图3G至3I接着图2D至2F，是第一实施例的半导体器件的主要部分的制造步骤的剖视图；
图4J接着图3G至3I，是第一实施例的半导体器件的主要部分的制造步骤的剖视图；
图5A至5C是图示第一实施例的晶片的图表，其中图5A是图1A的晶片的俯视图，图5B是图5A的剖视图，图5C是图5B的A部分的放大图；
图6A和6B是表面构造8和阻断电压构造的图示，其中图6A是表面构造的剖视图，图6B是阻断电压构造的剖视图。图6A是图1C的B部分的细节图；
图7是形成有锥形槽12的晶片1的主要部分的立体图；
图8是通过激光退火激活离子注入的硼后的曲线图；
图9A至9C，示出本发明的第二实施例的半导体器件的制造方法，是以步骤为顺序示出主要部分制造步骤的剖视图；
图10A至10C是本发明的第三实施例的半导体器件的主要部分的制造步骤的剖视图；
图11D至11F接着图10A至10C，是第三实施例的半导体器件的主要部分的制造步骤的剖视图；
图12G至12I接着图11D至11F，是第三实施例的半导体器件的主要部分制造步骤的剖视图；
图13J接着图12G至12I，是第三实施例的半导体器件的主要部分的制造步骤的剖视图；
图14A至14C是图示第三实施例的晶片的图，其中图14A是图10A的晶片的俯视图，图14B是图14A的剖视图，图14C是图14B的C部分的放大图；
图15A至15C是表面构造58、阻断电压构造、沟槽88的图示，其中图15A是表面构造的剖视图，图15B是阻断电压构造的剖视图，图15C是沟槽的立体图；
图16是形成有锥形槽62的晶片51的主要部分的立体图；
图17A至17C示出本发明的第四实施例的半导体器件的制造步骤，是以步骤为顺序示出主要部分的制造步骤的剖视图；
图18A至18C示出以往已知的反向阻断IGBT制造方法，是以步骤为顺序示出主要部分的制造步骤的剖视图；
图19是图18B的E部分的细节图。
具体实施方式
根据下面的实施例说明本发明的实施方式。
实施例1
图1A至4J示出本发明的第一实施例的半导体器件的制造方法，是以步骤为顺序示出主要部分的制造步骤的剖视图。这是具有平面栅极构造的反向阻断IGBT的一个例子。
首先，在图1A中，准备如图5A至5C所示的晶片1a，其厚度大约为例如400μm，其中在(100)面的方位平面(OF，orientation flat)25的方向是<110>方向。由于OF 25的方向与切割线26的方向一致，因此当从晶片1a去除芯片时，切割线26的方向也是<110>方向。
图5A是图1A的晶片的俯视图，图5B是图5A的剖视图，图5C是图5B的A部分的放大图。另外，一系列步骤剖视图是对应于图5C的剖视图。
接下来，在图1B中，使用形成有在将成为切割线26的位置处具有开口6的图案的掩模5，硼离子经由掩模5的开口6注入。接下来，硼热扩散至例如大约85μm的深度，形成成为分离层30的一部分的热扩散层7。热扩散层7的深度只是当阻断电压为1,200V时的一个例子，但是深度根据器件阻断电压而改变。形成开口6，使得切割线26的中心线4是开口6的中心线4。通过这样，开口6在中心线4的任一侧上都形成为均等宽度。硼的扩散深度为等于或大于当在后续步骤中利用碱性蚀刻形成槽时的残留膜中硅的厚度(晶片厚度)。在尺寸为6英寸或以上的晶片中可操作的残留膜的厚度为50μm或以上。因此，硼的扩散深度为50μm或以上。
另外，例如，当注入离子时使用热氧化物膜、使用化学气相沉积(CVD)方法形成的氧化物膜或者抗蚀剂作为掩模5。
接下来，在图1C中，掩模5被去除，并且在平面栅极类型的反向阻断IGBT表面构造8形成于晶片1a的正面2后，抗蚀剂9(例如，负性抗蚀剂)被涂布于表面构造8上。如图6A和6B所示，表面构造8由以下构件构成：p-阱层31、n-发射极层32、栅极绝缘膜33、栅电极34、层间绝缘膜35、发射极电极36以及聚酰亚胺或类似物的表面保护膜37。另外，扩散层38构成阻断电压构造的一部分。图6A是图1C的B部分的细节图，图6B是图1C的C部分的细节图。另外，表面保护膜37和扩散层38在图1C中未示出。
接下来，在图2D中，通过研磨晶片1a的背面3a并用混合酸对其进行蚀刻，晶片1的厚度被减小(晶片被减薄)，完成具有平滑背面3的晶片1。通过在背面研磨后用混合酸进行蚀刻，在背面研磨中产生的背面3的处理应力被去除。另外，由于反向阻断IGBT是非穿通(NPT，non-punch through)类型的IGBT，因此晶片1的厚度为大约200μm，由此，可以响应例如1,200V的阻断电压。当然，在器件阻断电压不同的情况下，厚度会改变。
接下来，在图2E中，抗蚀剂被涂布于背面3朝上的晶片1。接着，使用双侧曝光设备，形成有散热层7的正面2的图案(掩模5的开口6)被转移至背面3，使得图案对齐。转移至背面3的图案是正面2的图案的投影的图案。抗蚀剂根据背面3的投影的图案来图案化，形成其中形成有开口11的掩模10。用于形成散热层7的开口6的中心线4和形成于背面3的开口11的中心线4一致。开口11在中心线4的任一侧上形成为均等宽度。另外，用于形成散热层7的开口6的中心线4和切割线26的中心线4一致。即，图中示出的中心线4分别是切割线26、开口6、和开口11的中心线。
接下来，在图2F中，使用掩模10，利用碱性溶液进行各向异性蚀刻，在晶片1的背面3中形成锥形槽12。例如，使用10％TMAH水溶液(TMAH：四甲基氢氧化铵)作为碱性蚀刻溶液。另外，当蚀刻时溶液温度是大约85℃。利用碱性蚀刻，形成具有锥形侧壁表面13的、以(111)面作为蚀刻截止面的槽12(V形槽)。锥形槽12的侧壁表面13的锥角θ1(指示晶片1表面与侧壁表面13相遇处的钝角)是54.7°。另外，由于侧面蚀刻，槽12的开口宽度12a大于掩模10的开口11的宽度。因此，掩模10的突出端15形成于槽12的开口宽度12a上。负性抗蚀剂被用作掩模5，以便在没有蚀刻出槽12的晶片1的正面2的表面构造8处没有碱性蚀刻。通过使用负性抗蚀剂，保护形成于晶片1的表面构造8。图7是形成有锥形槽12的晶片1的主要部分的立体图。槽12的侧壁表面13主要是平的表面。另外，侧壁表面13交叉的脊线实际上是小面积的多面，其平面方向是不同于(111)的平面。其中，然而侧壁表面13的平面方向都被标记为(111)。
接下来，在图3G中，使用掩模10向槽12的内壁表面(侧壁表面13和底表面14)，以120keV的加速电压和5×1014cm-2的剂量，进行硼17的离子注入16。与背面3垂直地进行离子注入16。然而，当与背面3倾斜地进行离子注入时，离子注入与槽的侧壁表面的方向接近垂直方向，并且可以控制离子注入的范围，意味着在后续退火步骤中的缺陷恢复比较容易。关于离子注入16的条件，加速电压为60keV至180keV的范围，剂量为5×1013cm-2至5×1015cm-2是优选的。
以少于60keV的加速电压，注入太浅。同时，当加速电压超过180keV时，槽12的侧壁表面13遭受的损伤较大，难以使结晶性在退火处理中恢复。另外，以少于5×1013cm-2的剂量，形成于槽12的侧壁表面13中的槽内扩散层21的杂质浓度太低，难以保证阻断电压。同时，当剂量超过5×1015cm-2时，离子注入时间增加，并且由于被进行注入的表面变得粗糙而难以使结晶性在退火处理中恢复，意味着反向漏电流增加。所以，明智的是从器件阻断电压的观点而言，加速电压和剂量的最佳值被固定在上述的范围内。
由于除了槽12所有都被掩模10覆盖，因此可以选择性地仅在槽12内进行离子注入16。如图8所示，注入锥形槽12(V形槽)的侧壁表面13的硼17的剂量和注入深度，与注入垂直于离子注入方向的平的表面的硼相比分别减少。图8是激光退火激活离子注入的硼后的曲线图。该曲线图是在注入1×1015cm-2的硼离子并通过激光退火激活后使用SIMS测定得到的曲线图。以平的表面，峰值浓度在距表面大约0.4μm的深度处为4×1019cm-3，结深Xj大约为0.85μm。同时，以V形槽，峰值浓度在距表面大约0.3μm的深度处为1×1019cm-3，结深Xj大约为0.7μm，各值分别小于平的表面。然而，在V形槽的情况下也有充分的剂量和深度来形成反向阻断IGBT的分离层30。通过这样，在锥形槽12中也可以保证充分的杂质浓度。
接下来，在图3H中，在灰化并去除掩模10并且清洗晶片1的背面3后，在晶片1的整个背面3上，以80keV的加速电压和1×1014cm-2的剂量，进行硼19的离子注入18，以便形成IGBT集电极层22。以相对于背面3成7°倾斜角进行离子注入18。关于离子注入18的条件，加速电压为40keV至150keV的范围，剂量为1×1013cm-2至1×1015cm-2是优选的。以小于40keV的加速电压，注入太浅。同时，当加速电压超过150keV时，对被注入表面的损伤较大，并且可能发生其无法通过退火恢复的状况。另外，以小于1×1013cm-2的剂量，从集电极层22向漂移层24注入的空穴减少，并且接通电压增加。同时，当剂量超过1×1015cm-2时，注入的空穴增加，开关损耗增加。作为其结果，当离开上述的范围时，接通电压与开关损耗之间的折衷恶化。所以，明智的是从器件的接通电压和开关损耗之间的折衷的观点而言，加速电压和剂量的最佳值固在上述的范围内。
用于形成集电极层22的离子注入18也同时向槽12的侧壁表面13进行。然而，之前进行的使用掩模10的离子注入16的剂量是支配性的。
接下来，在图3I中，为了激活由离子注入16和18注入的硼17和19，进行退火处理。使用激光退火20来进行退火处理，其中晶片1的背面3被激光束扫描和照射。由于激光退火20，硼17和19被激活，且形成槽内扩散层21和集电极层22。可以在炉内进行退火处理(未示出的炉内退火)，以代替激光退火20。退火步骤还具有使离子注入导致的晶体缺陷恢复的效果。此处，作为激光退火20的条件，所选择的激光功率使得硼17和19被激活，且由离子注入16和18导致的晶体缺陷充分恢复。另外，以未示出的炉内退火，由于金属电极(发射极电极36)已经形成于IGBT的表面上，因此选择硼17和19在例如400℃或以下被激活的条件就足够了。
接下来，在图4J中，使用剥离液去除正面2的抗蚀剂9(负性抗蚀剂)。然而，在炉内退火的情况下，在离子注入18后使用剥离液去除抗蚀剂。接着，对晶片1的背面3进行HF(氢氟酸)清洗，去除自然氧化物膜，并通过溅射法形成背面电极23(集电极电极)。接下来，进行金属退火，从正面侧沿着位于分离层30中的切割线26切割晶片1，将晶片1单片化，完成反向阻断IGBT。图4J是表面构造8朝上画出的。分离层30由通过热扩散从正面2所形成的散热层7、从背面3形成于槽12的侧壁表面13中的槽内扩散层21构成。
如以往说明那样，当形成反向阻断IGBT的分离层30时，从晶片1的背面3侧使用掩模10来蚀刻槽12。接着，使用掩模10，进行硼17的离子注入16，用于在槽12的侧壁表面13中形成高密度槽内扩散层21。接下来，为了形成集电极层22，去除掩模10，在晶片1的整个背面3上进行硼19的离子注入18，并进行激光退火20。通过以此方式将形成槽内扩散层21的离子注入16和形成集电极层22的离子注入18分离，可以增加槽内扩散层21的杂质浓度，并增加反向阻断IGBT的反向阻断能力。另外，通过将集电极层22的浓度调节为最佳值，可以针对反向阻断IGBT的接通电压和开关损耗间的折衷选择最佳值。离子注入16和18在分离的时间以此方式进行的处理极其有效。
另外，如图3G所示，当使用向晶片1的背面3倾斜地注入杂质的倾斜离子注入16a作为向槽12的侧壁表面13的离子注入时，向作为被注入表面的槽12的侧壁表面13的离子注入的方向接近垂直。因此，可以增加注入量。尤其是，当进行碱性蚀刻时形成于掩模10的抗蚀剂中的突出端15较大时，倾斜离子注入16a比较有效。
在实施例1中，向槽12的侧壁表面13进行离子注入16，再使用槽12形成时所使用的掩模10，在掩模10被去除后，在整个背面3上进行离子注入18，但是处理顺序也可以相反，如实施例2所示。
实施例2
图9A至9C，示出本发明的第二实施例的半导体器件的制造方法，是以步骤为顺序示出主要部分的制造步骤的剖视图。以不同于实施例1的点进行说明。从图1A至图2D，以与实施例1相同的步骤进行制造。
在图9A中，在图2D的步骤后，以80keV的加速电压和1×1014cm-2的剂量进行离子注入18，以便形成集电极层22。以相对于背面3成7°的倾斜角进行离子注入18。关于离子注入18的条件，优选的是在整个背面3上以40keV至150keV的范围的加速电压和1×1013cm-2至1×1015cm-2的剂量的硼19进行。
接下来，在图9B中，抗蚀剂被涂布在整个背面3上。接着，使用双侧曝光设备，对正面和背面进行对齐，抗蚀剂在对应于切割线26的位置处开口，形成掩模10。使用掩模10，使用碱性蚀刻形成锥形槽12。正面和背面的对齐进行如下：将在形成正面2的散热层7时使用的掩模5的开口6的中心线4与在形成背面3的槽12时使用的掩模10的开口11的中心线4进行匹配。
接下来，在图9C中，使用掩模10，在槽12内侧进行硼17的离子注入16。离子注入条件是加速电压为60keV至180keV，剂量为5×1013cm-2至5×1015cm-2。在后续步骤中，以与实施例1相同的方式，去除掩模10，进行激活硼17和19的退火(激光退火20)，形成背面电极23。通过这样，也可以获得具有充分的反向阻断电压的反向阻断IGBT。由于在向槽12的侧壁表面13的离子注入16时通过碱性蚀刻所形成的突出端15的下方有阴影，因此倾斜离子注入16a比较有效。
在实施例1和实施例2中，可以大幅减少通过从晶片1的背面3形成槽12来形成散热层7的热扩散时间。另外，由于集电极层22的杂质浓度和槽内扩散层21的杂质浓度是独立决定的，因此可以使其分别为最佳浓度。
然而，由于实施例1和实施例2中槽的方向12是分裂的方向(<110>方向)，因此晶片1的强度减小，可能当操作时发生损坏或者碎屑。另外，由于(100)面几乎没有界面状态，因此无法被利用作为沟槽栅极器件(例如，沟槽栅极反向阻断IGBT)的沟槽表面，无法制造。
接下来，说明可以保证晶片1的强度，并可以制造沟槽栅极器件的方法。
实施例3
图10A至13J，示出本发明的第三实施例的半导体器件的制造方法，是以步骤为顺序示出主要部分的制造步骤的剖视图。这是一个具有沟槽栅极构造的反向阻断IGBT的例子。
在图10A中，准备如图14A至14C所示的晶片51a，其厚度大约为例如400μm，其中OF 75在(100)面的方向是<100>方向。选择该晶体取向，以便在使IGBT的栅极构造为沟槽栅极时，可以将沟槽的纵向方向形成得与OF 75的方向垂直或者平行。通过选择这些方向(方位)，可以使形成有沟道的平面为几乎没有界面状态的(100)面。以(100)面，可以增加电子迁移率，且可以减小沟道电阻。另外，由于当从晶片51a去除芯片时OF 75的方向与切割线76的方向一致，因此切割线76的方向也是<100>方向。另外，以(100)面晶片51a，所有的垂直于与<100>方向的OF 75垂直或者平行的方向的面方位是等同于(100)面的平面。另外，<100>方向的切割线76的方向与<110>方向分裂方向77以45°(图14A的θ3)交叉。因此，晶片51a不大可能损坏，且具有较大的机械强度。图14A是图10A的晶片的俯视图，图14B是图14A的剖视图，图14C是图14B的D部分的放大图。另外，步骤剖视图是对应于图14C的剖视图。
接下来，如图10B所示，形成开口56，使得切割线76的中心线54是开口56的中心线54。通过这样，开口56在中心线54的任一侧上形成为均等宽度。使用形成有具有开口56的图案的掩模55注入硼离子。接下来，硼被热扩散至例如大约85μm的深度，形成成为分离层80的一部分的散热层57。散热层57的深度是当阻断电压为1200V的一个例子，但是深度会根据器件阻断电压而改变。硼的扩散深度为当在后续步骤中利用碱性蚀刻形成槽62时的残留膜的硅的厚度(晶片厚度)。残留膜的厚度为可以不使晶片损坏地操作的厚度或以上。可以操作的残留膜的厚度在晶片尺寸为6英寸或以上时为50μm或以上。因此，硼的扩散深度为50μm或以上。另外，当注入离子时氧化物膜或者抗蚀剂用作掩模55。作为氧化物膜，例如可以使用CVD膜。由于在图5A中分裂方向27和晶片1a的槽12方向相同，因此晶片1a的强度由于蚀刻槽12而减小。同时，由于图14A中的分裂方向77与槽62方向(切割线方向)交叉的角θ3是45°，因此保证了晶片51a的强度。
接下来，在图10C中，去除掩模55，形成沟槽栅极类型IGBT器件表面构造58，且抗蚀剂59被涂布于表面构造58上。如图15A所示，表面构造58由以下构件构成：p-阱层81、n-发射极层82、形成于沟槽88中的栅极绝缘膜83、填充沟槽88的栅电极84、层间绝缘膜85、发射极电极86以及聚酰亚胺或类似物的表面保护膜87。另外，扩散层91构成阻断电压构造的一部分。图15A是图10C的E部分的细节图，图15B是图10C的F部分的细节图，图15C是沟槽的立体图。另外，表面保护膜87和扩散层91在图10C中未示出。
通过晶片51a的OF 75为<100>方向，并通过沟槽88的纵向方向与这些方向垂直或者平行形成，成为栅极的沟槽88的侧壁表面88a在(100)面。如图15C所示，沟槽88的侧壁表面88a，即，形成有沟道89的表面是(100)面，其几乎没有界面状态，意味着可以增加在沟道89移动的电子的迁移率。作为结果，可以减小沟道电阻，且可以减小反向阻断IGBT的接通电压。
接下来，在图11D中，通过研磨晶片51a的背面53a和利用混合酸进行蚀刻，晶片51的厚度被减小(晶片被减薄)，完成具有平滑背面53的晶片51。通过利用混合酸进行蚀刻，在背面研磨中产生的背面53的处理应变被去除。由于反向阻断IGBT是NPT类型的IGBT，因此晶片51的厚度大约为200μm，该厚度可以响应例如1200V的阻断电压。当然，在器件阻断电压不同的的情况下，厚度会改变。
接下来，在图11E中，抗蚀剂被涂布于晶片51的背面53朝上。接着，使用双侧曝光设备，形成有散热层57的正面52的图案(掩模55的开口56)被转移至背面53，使得图案对齐。转移至背面53的图案是正面52的图案的投影的图案。抗蚀剂根据背面53的投影的图案来图案化，形成其中形成有开口61的掩模60。用于形成散热层57的开口56的中心线54和形成于背面53中的开口61的中心线54一致。开口61在中心线54的任一侧上形成为均等宽度。另外，用于形成散热层57的开口56的中心线54和切割线76的中心线54一致。即，图中示出的中心线54分别是切割线76、开口56、和开口61的中心线。
接下来，在图11F中，使用掩模60，利用碱性溶液进行的各向异性蚀刻，在晶片51中形成锥形槽62。使用85℃的溶液温度，利用例如10％TMAH水溶液作为碱性蚀刻溶液，进行蚀刻。利用碱性蚀刻，通常获得以(111)面作为蚀刻截止面的锥形槽62。由于晶片51的面方位和蚀刻掩模的方位的关系，此处槽62的侧壁表面63的锥角θ2大约为47°至52°。另外，由于侧蚀刻，槽62的开口宽度62a大于掩模60的开口61的宽度。因此，掩模60的突出端65形成于槽62的开口宽度62a上。另外，如图16所示，形成槽62的侧壁表面63，使得(111)面交叉，在槽62的侧壁表面63中产生微米级别的小的不规则。因此，需要使离子注入时的加速电压比实施例1大一定量。
接下来，在图12G中，为了形成槽内扩散层71，使用掩模60向槽62的侧壁表面63，以150keV的加速电压和5×1014cm-2的剂量，进行硼67的离子注入66。离子注入66与背面53垂直地进行。最好使用倾斜离子注入。由于可以控制离子注入的范围，因此在后续退火步骤中缺陷恢复比较容易。关于离子注入66的条件，加速电压为80keV至200keV的范围，剂量为5×1013cm-2至5×1015cm-2是优选的。以少于80keV的加速电压，注入太浅。同时，当加速电压超过200keV时，槽62的侧壁表面63遭受的损伤较大，难以使结晶性在退火处理中恢复。另外，以少于5×1013cm-2的剂量，形成于槽62的侧壁表面63的槽内扩散层的杂质浓度71太低，难以保证阻断电压。同时，当剂量超过5×1015cm-2时，离子注入时间增加，且由于被注入的表面变得粗糙而难以在退火处理中使结晶性恢复，意味着反向漏电流增加。所以，明智的是从器件阻断电压的观点而言，加速电压和剂量的最佳值被固定在上述的范围内。
在该步骤中，可以选择性地仅在槽62内进行离子注入66。在锥形槽62的侧壁表面63中注入的硼67离子的剂量和注入深度，与注入到垂直于离子注入方向的平的表面的硼离子相比分别减少。然而，通过利用高加速电压的离子注入，即使槽62的侧壁表面63是倾斜且具有不规则，也可以以充分的剂量离子注入硼67并注入到充分的注入深度。由于在槽62的侧壁表面63形成不规则，因此离子注入66的加速电压稍高于实施例1。
接下来，在图12H中，掩模60被灰化和去除，且清洗晶片51的背面53。接着，在晶片51的整个背面53上，以80keV的加速电压和1×1014cm-2的剂量，进行硼的离子注入68以便形成集电极层72。以相对于背面3成7°的倾斜角进行离子注入68。关于离子注入68的条件，加速电压为40keV至150keV的范围，剂量为1×1013cm-2至1×1015cm-2是优选的。以少于40keV的加速电压，注入太浅。同时，当加速电压超过150keV时，对注入的表面的损伤较大，可能发生其无法通过退火恢复的状况。另外，以少于1×1013cm-2的剂量，从集电极层72向漂移层74注入的空穴减少，接通电压增加。同时，当剂量超过1×1015cm-2时，注入的空穴增加，开关损耗增加。作为其结果，当离开上述的范围时，接通电压与开关损耗间的折衷恶化。所以，明智的是从器件的接通电压和开关损耗间的折衷的观点而言，加速电压和剂量的固在上述的范围内。
另外，在相同的时间向集电极层72和槽62的侧壁表面63进行离子注入68，但是，之前进行的离子注入66的剂量是支配性的剂量。
接下来，在图12I中，为了激活由离子注入的硼67和69，进行退火处理，从而形成槽内扩散层71和集电极层72。其中，是退火处理使用激光退火70进行的，其中晶片51的背面53被激光束扫描和照射。然而，也可以进行未示出的在炉内进行的退火处理。退火步骤也具有使离子注入导致的晶体缺陷恢复的效果。此处，作为激光退火70的条件，选择激光功率，使得硼67和69被激活，且离子注入导致的晶体缺陷充分恢复。另外，以炉内的退火处理，由于金属电极(发射极电极86)已经形成于反向阻断IGBT的表面构造58，因此硼67和69在例如400℃或以下被激活的条件就足够了。
接下来，在图13J中，使用剥离液去除正面52的抗蚀剂59(负性抗蚀剂)。然而，在炉内退火的情况下，在离子注入68后使用剥离液去除抗蚀剂。接着，晶片51的背面53进行HF(氢氟酸)清洗，去除自然氧化物膜，并通过溅射法形成未示出的背面电极73(集电极电极)。接下来，进行金属退火，沿着位于分离层80中的切割线76切割晶片51，将晶片51单片化，完成反向阻断IGBT。图13J是表面构造58朝上画出的。分离层80由通过热扩散从正面52所形成的散热层57、连结于散热层57的通过从背面53向槽62的侧壁表面63进行离子注入66和68且通过激光退火70形成的槽内扩散层71构成。
如以往说明那样，当形成反向阻断IGBT的分离层80时，使用掩模60作为掩模，从晶片51的背面53侧来蚀刻槽62。接着，使用掩模60作为掩模，进行硼67的离子注入66，用于在槽62的侧壁表面63中形成高密度槽内扩散层71。接下来，为了形成集电极层72，去除抗蚀剂60，在晶片51的整个背面53上进行硼69的离子注入68。接着，通过进行激光退火70，形成由散热层57和槽内扩散层71构成的分离层80。通过将形成槽内扩散层71的离子注入66和形成集电极层72的离子注入68分离，可以增加槽内扩散层71的杂质浓度71，并保证反向阻断IGBT的反向阻断能力。另外，通过将集电极层72的浓度调节为最佳值，可以针对反向阻断IGBT的接通电压和开关损耗间的折衷选择最佳值。离子注入66和68在分离的时间这样进行的处理极其有效。
另外，尽管槽62的侧壁表面63不规则，通过提高离子注入66的加速电压，充分高浓度的杂质层形成于槽62的侧壁表面63。作为结果，可以增加反向阻断IGBT的反向阻断能力。
另外，当倾斜离子注入66a被用作向槽62的侧壁表面63的离子注入时，离子注入的方向与被注入的表面接近垂直，意味着可以增加注入量。尤其是，当进行碱性蚀刻时形成于抗蚀剂中的掩模60的突出端65较大时，倾斜离子注入66a比较有效。
另外，通过使晶片51的面方位为(100)面，使OF 75在<100>方向，可以造出沟槽栅极，可以提升反向阻断IGBT的性能。
进一步地，通过使OF 75在<100>方向，可以增加晶片51的机械强度，且可以在操作时防止损坏和碎屑。
在实施例3中，向槽62的侧壁表面63进行离子注入66，再使用在形成槽62时使用的掩模60，之后去除掩模60，且在整个背面53上进行离子注入68，但是该处理顺序可以相反，如实施例4所示。
实施例4
图17A至17C示出本发明的第四实施例的半导体器件制造步骤，是以步骤为顺序示出主要部分的制造步骤的剖视图。说明不同于实施例3的点。从图10A至图11D，以与实施例3相同的步骤进行制造。
在图17A中，在图11D的步骤后，以80keV的加速电压和1×1014cm-2的剂量进行离子注入68，以便形成集电极层72。以与背面53成7°的倾斜角进行离子注入68。关于离子注入68的条件，优选的是在整个背面53上以40keV至150keV的范围的加速电压和1×1013cm-2至1×1015cm-2的剂量进行。
接下来，在图17B中，抗蚀剂被涂布在整个背面53上。接着，对正面和背面进行对齐，抗蚀剂在对应于切割线76的位置处开口，形成掩模60。使用掩模60，使用碱性蚀刻形成锥形槽62。正面和背面的对齐进行如下：使用双侧曝光设备，将在形成正面52的散热层57时使用掩模55的开口56的中心线54与在形成背面53的槽62是使用的掩摸60的开口61的中心线54进行匹配。
接下来，在图17C中，使用掩模60，以150keV的加速电压和5×1014cm-2的剂量，在槽62内进行硼67的离子注入66。离子注入66与背面53垂直进行。最好使用倾斜离子注入。由于可以控制离子注入的范围，因此在后续退火步骤中缺陷恢复比较容易。关于离子注入66的条件，加速电压为80keV至200keV的范围，剂量为5×1013cm-2至5×1015cm-2是优选的。在后续步骤中，以与实施例3相同的方式，去除掩模60，进行激活硼67和69的退火(激光退火70)，形成背面电极73。通过这样，也可以获得具有充分的反向阻断电压的反向阻断IGBT。由于在向槽62的侧壁表面63的离子注入66时通过碱性蚀刻所形成的突出端65的下方有阴影，因此倾斜离子注入66a比较有效。通过这样，可以获得具有足够的反向阻断电压的反向阻断IGBT。
在实施例1和实施例3中，由于离子注入18和68在整个背面3和53上进行，因此即使存在掩模10和60的突出端15和65时，也在整个背面3和53上进行离子注入18和68。因此，槽内扩散层21和71与集电极层22和72形成为连结在一起。同时，以实施例2和实施例4，由于在整个背面3和53上进行离子注入18和68后，槽形成于掩模10和60中，且使用掩模10和60，向槽12和62进行离子注入16和66，因此有可能在槽12和62的侧壁表面13和63的上端部分与突出端15和65的下方处出现没有进行离子注入16和66的位置。因此，槽内扩散层21和71与集电极层22和72停止连结在一起，在这些处产生阻断电压下降。因此，实施例1和实施例3的制造方法优于实施例2和实施例4的制造方法。

Claims (33)

1.一种半导体器件的制造方法，其特征在于，包括：
在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于＜110＞方向切割线处的第一中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；
从第二主表面侧减小所述硅晶片的厚度的步骤；
在所述第二主表面形成第二掩模的步骤，所述第二掩模在厚度减小的所述硅晶片的第二主表面上的所述第一中心线的投影即第二中心线的任一侧上都以均等宽度开口；
使用该第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；
使用所述第二掩模，进行第一离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；
去除所述第二掩模，并且进行第二离子注入以将第二导电型的杂质注入所述第二主表面和所述槽的侧壁面的步骤；以及
进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，包括：
在形成所述散热层后，在作为所述硅晶片的被所述切割线处包围的一部分的第一导电型的硅基板的前侧表面层中形成第二导电型的阱层的步骤；
在所述阱层的表面层上形成第一导电型的发射极层的步骤；
在夹在所述硅基板和所述发射极层之间的所述阱层上跨栅绝缘膜形成栅电极的步骤；
跨所述栅电极的顶部和所述发射极层的顶部来形成层间绝缘膜的步骤；
在所述层间绝缘膜上形成与所述发射极层和所述阱层电连接的发射电极的步骤；
在通过包括在所述发射电极上形成表面保护膜的步骤的步骤来形成表面构造后，在所述硅基板的背面上形成所述槽内扩散层和所述集电极层的步骤；
跨所述槽内扩散层的顶部和所述集电极层的顶部形成集电电极的步骤；以及
沿着所述切割线处切割所述散热层并使其单片化的步骤。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述第一离子注入的加速电压及剂量分别比所述第二离子注入的加速电压及剂量大。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述第一离子注入是用硼在加速电压为60keV～180keV，剂量为5×1013cm－2～5×1015cm－2的情况下进行的，所述第二离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm－2～1×1015cm－2的情况下进行的。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述退火处理是激光退火或者加热炉退火。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述第一离子注入相对于所述第二主表面倾斜地注入离子。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，
分离层由所述散热层和所述槽内扩散层构成。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，
在通过利用碱性溶液的各向异性蚀刻来形成所述槽的步骤中，进行蚀刻使得所述槽的开口宽度比所述第二掩模的开口宽度宽。
9.如权利要求3或4所述的半导体器件的制造方法，其特征在于，
在通过利用碱性溶液的各向异性蚀刻来形成所述槽的步骤中，进行蚀刻使得所述槽的开口宽度比所述第二掩模的开口宽度宽。
10.一种半导体器件的制造方法，其特征在于，包括：
在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于＜110＞方向切割线处的第一中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；
从第二主表面侧减小所述硅晶片的厚度的步骤；
进行第一离子注入以将第二导电型的杂质注入厚度减小后的所述硅晶片的第二主表面的步骤；
在所述第二主表面形成第二掩模的步骤，所述第二掩模在所述第二主表面的所述第一中心线的投影即第二中心线的任一侧上都以均等宽度开口；
使用所述第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；
使用所述第二掩模，进行第二离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；以及
进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，包括：
在形成所述散热层后，在作为所述硅晶片的被所述切割线处包围的一部分的第一导电型的硅基板的前侧表面层中形成第二导电型的阱层的步骤；
在所述阱层的表面层上形成第一导电型的发射极层的步骤；
在夹在所述硅基板和所述发射极层之间的所述阱层上跨栅绝缘膜形成栅电极的步骤；
跨所述栅电极的顶部和所述发射极层的顶部来形成层间绝缘膜的步骤；
在所述层间绝缘膜上形成与所述发射极层和所述阱层电连接的发射电极的步骤；
在通过包括在所述发射电极上形成表面保护膜的步骤的步骤来形成表面构造后，在所述硅基板的背面上形成所述槽内扩散层和所述集电极层的步骤；
跨所述槽内扩散层的顶部和所述集电极层的顶部形成集电电极的步骤；以及
沿着所述切割线处切割所述散热层并使其单片化的步骤。
12.如权利要求10所述的半导体器件的制造方法，其特征在于，
所述第二离子注入的加速电压及剂量分别比所述第一离子注入的加速电压及剂量大。
13.如权利要求10所述的半导体器件的制造方法，其特征在于，
所述第二离子注入是用硼在加速电压为60keV～180keV，剂量为5×1013cm－2～5×1015cm－2的情况下进行的，所述第一离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm－2～1×1015cm－2的情况下进行的。
14.如权利要求10所述的半导体器件的制造方法，其特征在于，
所述退火处理是激光退火或者加热炉退火。
15.如权利要求10所述的半导体器件的制造方法，其特征在于，
所述第二离子注入相对于所述第二主表面倾斜地注入离子。
16.如权利要求10所述的半导体器件的制造方法，其特征在于，
分离层由所述散热层和所述槽内扩散层构成。
17.一种半导体器件的制造方法，其特征在于，包括：
在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于＜100＞方向切割线处的中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；
从第二主表面侧减小所述硅晶片的厚度的步骤；
向厚度减小后的所述硅晶片的第二主表面上投影第一中心线，并且在所述第二主表面形成第二掩模的步骤，所述第二掩模在所投影的第二中心线的任一侧上都以均等宽度开口；
使用所述第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；
使用所述第二掩模，进行第一离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；
去除所述第二掩模，并且进行第二离子注入以将第二导电型的杂质注入所述第二主表面和所述槽的侧壁面的步骤；以及
进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
18.如权利要求17所述的半导体器件的制造方法，其特征在于，包括：
在形成所述散热层后，在作为所述硅晶片的被所述切割线处包围的一部分的第一导电型的硅基板的前侧表面层中形成第二导电型的阱层的步骤；
形成从所述硅基板的前侧贯穿所述阱层，并具有长度方向与所述切割线处的方向平行的开口部的沟槽的步骤；
在所述阱层的表面层上形成与所述沟槽的侧壁相接触的第一导电型的发射极层的步骤；
在所述沟槽的内壁上形成栅绝缘膜，然后形成栅电极以填充所述沟槽内部的步骤；
跨所述栅电极的顶部和所述发射极层的顶部来形成层间绝缘膜的步骤；
在所述层间绝缘膜上形成与所述发射极层和所述阱层电连接的发射电极的步骤；
在利用包括在所述发射电极上形成表面保护膜的步骤的步骤来形成表面构造后，在所述硅基板的背面上形成所述槽内扩散层和所述集电极层的步骤；
跨所述槽内扩散层的顶部和所述集电极层的顶部形成集电电极的步骤；以及
沿着所述切割线处切割所述散热层并使其单片化的步骤。
19.如权利要求17所述的半导体器件的制造方法，其特征在于，
所述第一离子注入的加速电压及剂量分别比所述第二离子注入的加速电压及剂量大。
20.如权利要求17所述的半导体器件的制造方法，其特征在于，
所述第一离子注入是用硼在加速电压为80keV～200keV，剂量为5×1013cm－2～5×1015cm－2的情况下进行的，所述第二离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm－2～1×1015cm－2的情况下进行的。
21.如权利要求17所述的半导体器件的制造方法，其特征在于，
所述退火处理是激光退火或者加热炉退火。
22.如权利要求17所述的半导体器件的制造方法，其特征在于，
所述第一离子注入相对于所述第二主表面倾斜地注入离子。
23.如权利要求17所述的半导体器件的制造方法，其特征在于，
分离层由所述散热层和所述槽内扩散层构成。
24.如权利要求17所述的半导体器件的制造方法，其特征在于，
在通过利用碱性溶液的各向异性蚀刻来形成所述槽的步骤中，进行蚀刻使得所述槽的开口宽度比所述第二掩模的开口宽度宽。
25.如权利要求19或20所述的半导体器件的制造方法，其特征在于，
在通过利用碱性溶液的各向异性蚀刻来形成所述槽的步骤中，进行蚀刻使得所述槽的开口宽度比所述第二掩模的开口宽度宽。
26.一种半导体器件的制造方法，其特征在于，包括：
在第一主表面的面方位为(100)面的第一导电型的硅晶片中，使用在位于＜100＞方向切割线处的第一中心线的任一侧上都以均等宽度开口的第一掩模，从所述第一主表面侧向所述硅晶片内侧形成第二导电型的散热层的步骤；
从第二主表面侧减小所述硅晶片的厚度的步骤；
进行第一离子注入以将第二导电型的杂质注入厚度减小后的所述硅晶片的第二主表面的步骤；
在所述第二主表面上形成第二掩模的步骤，所述第二掩模在所述第二主表面的所述第一中心线的投影即第二中心线的任一侧上都以均等宽度开口；
使用所述第二掩模，通过利用碱性溶液的各向异性蚀刻来形成从所述第二主表面到达所述散热层的槽的步骤；
使用所述第二掩模，进行第二离子注入以将第二导电型的杂质注入槽的侧壁面的步骤；以及
进行用于激活由所述第一离子注入和所述第二离子注入导入的所述杂质的退火处理，并且形成槽内扩散层和集电极层的步骤。
27.如权利要求26所述的半导体器件的制造方法，其特征在于，包括：
在形成所述散热层后，在作为所述硅晶片的被所述切割线处包围的一部分的第一导电型的硅基板的前侧表面层中形成第二导电型的阱层的步骤；
形成从所述硅基板的前侧贯穿所述阱层，并具有长度方向与所述切割线处的方向平行的开口部的沟槽的步骤；
在所述阱层的表面层上形成与所述沟槽的侧壁相接触的第一导电型的发射极层的步骤；
在所述沟槽的内壁上形成栅绝缘膜，然后形成栅电极以填充所述沟槽内部的步骤；
跨所述栅电极的顶部和所述发射极层的顶部来形成层间绝缘膜的步骤；
在所述层间绝缘膜上形成与所述发射极层和所述阱层电连接的发射电极的步骤；
在利用包括在所述发射电极上形成表面保护膜的步骤的步骤来形成表面构造后，在所述硅基板的背面上形成所述槽内扩散层和所述集电极层的步骤；
跨所述槽内扩散层的顶部和所述集电极层的顶部形成集电电极的步骤；以及
沿着所述切割线处切割所述散热层并使其单片化的步骤。
28.如权利要求26所述的半导体器件的制造方法，其特征在于，
所述第二离子注入的加速电压及剂量分别比所述第一离子注入的加速电压及剂量大。
29.如权利要求26所述的半导体器件的制造方法，其特征在于，
所述第二离子注入是用硼在加速电压为60keV～180keV，剂量为5×1013cm－2～5×1015cm－2的情况下进行的，所述第一离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm－2～1×1015cm－2的情况下进行的。
30.如权利要求26所述的半导体器件的制造方法，其特征在于，
所述第二离子注入是用硼在加速电压为80keV～200keV，剂量为5×1013cm－2～5×1015cm－2的情况下进行的，所述第一离子注入是用硼在加速电压为40keV～150keV，剂量为1×1013cm－2～1×1015cm－2的情况下进行的。
31.如权利要求26所述的半导体器件的制造方法，其特征在于，
所述退火处理是激光退火或者加热炉退火。
32.如权利要求26所述的半导体器件的制造方法，其特征在于，
所述第二离子注入相对于所述第二主表面倾斜地注入离子。
33.如权利要求26所述的半导体器件的制造方法，其特征在于，
分离层由所述散热层和所述槽内扩散层构成。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2086012A1 (en) * 2007-12-19 2009-08-05 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and method for manufacturing such a reverse-conducting insulated gate bipolar transistor
US8999768B2 (en) * 2011-03-14 2015-04-07 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
CN103890920B (zh) * 2011-11-15 2017-05-31 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6028325B2 (ja) * 2011-12-01 2016-11-16 富士電機株式会社 半導体装置の製造方法
JP5793456B2 (ja) 2012-03-23 2015-10-14 株式会社東芝 半導体装置およびその製造方法、基板
CN102983160A (zh) * 2012-12-26 2013-03-20 无锡凤凰半导体科技有限公司 绝缘栅双极型晶体管
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN106711036A (zh) * 2015-11-12 2017-05-24 上海联星电子有限公司 逆阻型igbt芯片及其制作方法
US9741570B1 (en) 2016-07-29 2017-08-22 Infineon Technologies Austria Ag Method of manufacturing a reverse-blocking IGBT
JP6879617B2 (ja) * 2017-03-01 2021-06-02 住友電工デバイス・イノベーション株式会社 受光素子の製造方法
US10700012B2 (en) 2017-04-14 2020-06-30 Qualcomm Incorporated Porous silicon dicing
CN108933164A (zh) * 2017-05-25 2018-12-04 程德明 激光造型大功率半导体器件芯片
JP6906427B2 (ja) * 2017-11-09 2021-07-21 株式会社豊田中央研究所 窒化物半導体装置とその製造方法
CN108122755B (zh) * 2017-12-21 2020-10-13 杭州赛晶电子有限公司 切槽蚀刻锥形正台面硅芯及硅二极管的制备方法
CN118039475A (zh) * 2022-11-08 2024-05-14 无锡华润上华科技有限公司 绝缘栅双极型晶体管的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023191A (en) * 1988-12-01 1991-06-11 Fuji Electric Co., Ltd. Method of producing a semiconductor device using a single mask method for providing multiple masking patterns

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0734474B2 (ja) * 1988-03-03 1995-04-12 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
JP4696337B2 (ja) 1999-10-15 2011-06-08 富士電機システムズ株式会社 半導体装置
JP4747260B2 (ja) 2003-04-16 2011-08-17 富士電機株式会社 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法
JP4292964B2 (ja) 2003-08-08 2009-07-08 三菱電機株式会社 縦型半導体装置
JP4982948B2 (ja) 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP5082211B2 (ja) * 2005-03-25 2012-11-28 富士電機株式会社 半導体装置の製造方法
JP5358960B2 (ja) 2008-01-28 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
CN102037563B (zh) * 2008-05-13 2013-06-05 富士电机株式会社 半导体器件及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023191A (en) * 1988-12-01 1991-06-11 Fuji Electric Co., Ltd. Method of producing a semiconductor device using a single mask method for providing multiple masking patterns

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