CN114551101B - 层叠电子部件 - Google Patents

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Abstract

本发明提供一种即使薄层化，可靠性也不会恶化，并且抑制裂纹的产生的层叠电子部件。该层叠电子部件具备将电介质层和内部电极层交替层叠的元件主体，其中，内部电极层的厚度偏差比电介质层的厚度偏差大。

Description

层叠电子部件
技术领域
本发明涉及一种具有电介质层和内部电极层的层叠电子部件。
背景技术
如果层叠陶瓷电容器薄层化，则电介质层的厚度偏差成为变大的趋势，可靠性容易恶化。例如，为了提高可靠性，专利文献1中公开有电介质层的厚度偏差(σ)为100nm以下的层叠陶瓷电子部件。
但是，本发明者发现如果想要抑制电介质层的厚度偏差，则存在在内部电极层和电介质层的界面上容易产生裂纹的技术问题。
现有技术文献
专利文献
专利文献1：日本特开2018-107413号公报
发明内容
发明想要解决的技术问题
本发明是鉴于上述实际情况而完成的，其目的在于，提供一种即使薄层化，可靠性也不会恶化，并且抑制裂纹的产生的层叠电子部件。
用于解决技术问题的手段
为了实现上述目的，本发明提供一种层叠电子部件，该层叠电子部件具备将电介质层和内部电极层交替层叠的元件主体，其中，所述内部电极层的厚度偏差比所述电介质层的厚度偏差大。
本发明人发现，通过层叠电子部件为上述的结构，从而即使层叠电子部件薄层化，可靠性也良好，且抑制裂纹的产生。其理由认为如下。本发明中，由于内部电极层的厚度偏差大，所以电介质层和内部电极层的接触面积变大，因此，能够抑制裂纹的产生。另外，因为电介质层的厚度偏差小，所以可以使可靠性良好。此外，可靠性良好是指加速寿命长，并且击穿电压(breakdown voltage)高。
优选的是，所述电介质层的厚度和与所述电介质层的厚度在层叠方向上相邻的所述内部电极层的厚度的关系显示负的相关性。
优选的是，所述内部电极层的厚度的标准偏差比所述电介质层的厚度的标准偏差大。
优选的是，所述电介质层的厚度的方差在统计学上比所述内部电极层的厚度的方差显著地小。
优选的是，所述内部电极层的平均厚度比所述电介质层的平均厚度大。
优选的是，所述内部电极层的包覆率为85％以上。
附图说明
图1是本发明一实施方式的层叠陶瓷电容器的截面图。
图2是图1的II部的放大截面图。
图3是本发明的实施例的散布图(scatter diagram)。
图4是本发明一个实施方式的层叠陶瓷电容器的制造方法的说明图。
图5是本发明一个实施方式的层叠陶瓷电容器的制造方法的说明图。
图6是本发明一个实施方式的层叠陶瓷电容器的制造方法的说明图。
图7是本发明的比较例的散布图。
符号说明
2……层叠陶瓷电容器
4……元件主体
6……第一端子电极
8……第二端子电极
10……电介质层
12……内部电极层
100a、100b、100c、100d……生片
120a、120b、120c、120d……内部电极图案层
140……支承体
160a……第一片材体
160b……第二片材体
160c……片材体
具体实施方式
[第一个实施方式]
层叠陶瓷电容器的整体结构
作为本发明的层叠电子部件的一个实施方式，对层叠陶瓷电容器的整体结构进行说明。
如图1所示，本实施方式的层叠陶瓷电容器2具有元件主体4、第一端子电极6、以及第二端子电极8。元件主体4具有电介质层10和内部电极层12，在电介质层10之间交替层叠有内部电极层12。
在本实施方式中，交替层叠的一方的内部电极层12与形成于元件主体4的X轴方向第一端部的外侧的第一端子电极6的内侧电连接。另外，交替层叠的另一方的内部电极层12与形成于元件主体4的X轴方向第二端部的外侧的第二端子电极8的内侧电连接。
层叠陶瓷电容器2的形状或尺寸只要根据目的或用途适宜确定即可。在层叠陶瓷电容器2为长方体形状的情况下，X轴方向尺寸优选为0.4～3.2mm。
层叠陶瓷电容器2的高度尺寸(Z轴方向尺寸)根据电介质层10及内部电极层12的层叠数等而变化，但优选为0.2～2.5mm。另外，层叠陶瓷电容器2的Y轴方向尺寸优选为0.2～2.5mm。
电介质层10的层叠数没有特别限定，但优选为20以上，更优选为50以上。
作为电介质层10的材料，没有特别限定，例如，由ABO3等钙钛矿结构的电介质材料构成。ABO3中，A例如为选自Ca、Ba、Sr中的至少一个，B为选自Ti及Zr中的至少一个。A/B的摩尔比没有特别限定，为0.980～1.020。另外，也可以使用在这些主成分中添加了Mn化合物、Mg化合物、Cr化合物、Co化合物、Ni化合物、稀土元素、Si化合物、Li化合物、B化合物等副成分的物质。
作为内部电极层12中含有的导电材料，没有特别限定。作为用作导电材料的贵金属，例如可举出Pd、Pt、Ag-Pd合金等。作为用作导电材料的贱金属，例如可举出Ni、Ni系合金、Cu、Cu系合金等。此外，在Ni、Ni系合金、Cu或Cu系合金中也可以含有0.1质量％程度以下的P和/或S等各种微量成分。另外，内部电极层12也可以使用市售的电极用膏体形成。
第一端子电极6及第二端子电极8中所含有的导电材料没有特别限定。例如只要使用Ni、Cu、Sn、Ag、Pd、Pt、Au或它们的合金、导电性树脂等公知的导电材料即可。第一端子电极6及第二端子电极8的厚度只要根据用途等适宜确定即可。
图2是图1的II部的放大截面图。在本实施方式中，如图2所示，电介质层10及内部电极层12双方显示出厚度偏差。
本实施方式中，内部电极层12的厚度偏差比电介质层10的厚度偏差大。
具体而言，优选内部电极层12的厚度的标准偏差比电介质层10的厚度的标准偏差大。在将电介质层10的厚度的标准偏差(电介质σ)相对于内部电极层12的厚度的标准偏差(电极σ)表示为“电介质σ/电极σ”时，“电介质σ/电极σ”优选为0.4以上且1.0以下，更优选为0.4以上且0.8以下。
在本实施方式中，优选通过测定100处以上的电介质层10的厚度，从而求出电介质层10的厚度的标准偏差。另外，在本实施方式中，优选通过测定100处以上的内部电极层12的厚度，从而求出内部电极层12的厚度的标准偏差。
此外，“标准偏差”为“方差”的正的平方根，因此，如果偏差大，则“方差”变大，“标准偏差”也变大。相反，如果偏差小，则“方差”变小，“标准偏差”也变小。
在本实施方式中，优选电介质层10的厚度的方差在统计学上比内部电极层12的厚度的方差显著小。具体而言，优选在进行显著水平0.05的单侧F检验时，可以判断为电介质层10的厚度的方差比内部电极层12的厚度的方差小。
在单侧F检验中，首先，建立“在电介质层10的厚度的方差和内部电极层12的厚度的方差之间相等(为等方差)”的零假设(null hypothesis)。接着，建立“电介质层10的厚度的方差比内部电极层12的厚度的方差小”的对立假设(alternative hypothesis)。接着，使用100处以上的电介质层10的厚度的测定值和100处以上的内部电极层12的厚度的测定值进行显著水平0.05的单侧F检验，算出p值，如果p值比0.05小，则可以舍弃上述的零假设。即，采用“电介质层10的厚度的方差比内部电极层12的厚度的方差小”这一对立假设。然后，如果通过单侧F检验，采用“电介质层10的厚度的方差比内部电极层12的厚度的方差小的”这一对立假设，则可称为“电介质层10的厚度的方差在统计学上比内部电极层12的厚度的方差显著小”。
在本实施方式中，优选内部电极层12的平均厚度ATe比电介质层10的平均厚度ATd大，更优选内部电极层12的平均厚度ATe相对于电介质层10的平均厚度ATd的比率(ATe/ATd)为1.02以上且1.16以下。
在本实施方式中，电介质层10的平均厚度ATd优选为0.6μm以下。电介质层10的平均厚度ATd的下限没有特别限定，例如为0.3μm。在本实施方式中，因为优选内部电极层12的厚度偏差比电介质层10的厚度偏差大，所以即使将电介质层10薄层化，也可以抑制裂纹的产生，且可以增大静电电容。
在本实施方式中，内部电极层12的平均厚度ATe优选为0.65μm以下。内部电极层12的平均厚度ATe的下限没有特别限定，例如为0.4μm。
在本实施方式中，优选电介质层10的厚度和与该电介质层10的厚度在层叠方向(Z轴方向)上相邻的内部电极层12的厚度的关系显示负的相关性。通过图2对这一点进行说明。
如图2所示，在得到与层叠陶瓷电容器2的层叠方向(Z轴方向)平行的截面后，绘制多条与层叠方向(Z轴方向)平行的虚拟线L。相邻的虚拟线L的距离d优选为0.5μm以上且1μm以下。另外，相邻的虚拟线L的距离d优选比电介质颗粒的粒径大。
接着，测定虚拟线L上的电介质层10的厚度Tda，测定与该电介质层10的厚度Tda在层叠方向(Z轴方向)上相邻的部位的相同的虚拟线上的内部电极层12的厚度Tea。“与电介质层10的厚度Tda在层叠方向(Z轴方向)上相邻的部位的相同的虚拟线L上的内部电极层12的厚度Tea”换言之为“与电介质层10的厚度Tda在层叠方向(Z轴方向)上相邻的内部电极层12的厚度Tea”。
同样，测定其它虚拟线L上的其它电介质层10的厚度Tdb，并测定与该电介质层10的厚度Tdb在层叠方向(Z轴方向)上相邻的部位的相同的虚拟线上的内部电极层12的厚度Teb。在100个部位以上进行同样的作业。即，在100个部位以上进行测定“电介质层10的厚度”，同样也在100个部位以上测定“内部电极层12的厚度”。
在本实施方式中，电介质层10的厚度和与该电介质层10在层叠方向上相邻的内部电极层12的关系显示负的相关性。“电介质层10的厚度和与该电介质层10在层叠方向上相邻的内部电极层12的关系显示负的相关性”例如可以使用图3如下进行说明。
图3所示的散布图中，横轴为电介质层10的厚度，纵轴为在该电介质层10的层叠方向(Z轴方向)的下方相接的内部电极层12的厚度。在本实施方式中，这样得到的散布图显示负的相关性。
散布图显示负的相关性的确认方法没有特别限定，例如，优选进行显著水平为0.05的皮尔逊的积矩相关系数(Pearson product-moment correlation coefficient)的单侧检验，在p值低于0.05的情况下，判断为具有负的相关性。显著水平为0.05，在p值低于0.05的情况下，舍弃“皮尔逊的积矩相关系数为0”这一零假设，采用“皮尔逊的积矩相关系数为负”这一对立假设，因此，可以判断为散布图显示负的相关性。
在本实施方式中，内部电极层12的包覆率优选为85％以上，更优选为95％以上。图1及图2所示的内部电极层12在Y轴方向上连续地图示，但实际上，在截面上可观察内部电极层12的中断。就截面上的内部电极层12的中断而言，通过在其它截面上内部电极层12连续，从而没有内部电极层12的功能上的问题。内部电极层12的包覆率在内部电极层12的截面上作为将除中断部分的电极的总和的长度除以理想地连续的电极长度所得的值(以％表示)来计算。
层叠陶瓷电容器的制造方法
接着，对作为本发明一个实施方式的层叠陶瓷电容器2的制造方法进行说明。
首先，为了制造在烧成后成为构成图1所示的电介质层10的生片，准备电介质层用膏体。
电介质层用膏体通常由将陶瓷粉末和有机载体混炼而得到的有机溶剂系膏体、或水系膏体构成。
作为陶瓷粉末的原料，可以从成为构成上述的电介质层10的复合氧化物或氧化物的各种化合物、例如碳酸盐、硝酸盐、氢氧化物、有机金属化合物等中适当选择并混合使用。陶瓷粉末的原料在本实施方式中被用作平均粒径优选为0.01～1μm程度的粉体。此外，为了使生片变得极薄，期望使用比生片厚度细的粉体。
有机载体是将粘合剂溶解于有机溶剂中的载体。有机载体中所使用的粘合剂没有特别限定，只要从丁缩醛、丙烯酸、乙基纤维素等通常的各种粘合剂中适当选择即可。
另外，使用的有机溶剂也没有特别限定，只要根据印刷法或片材法等利用的方法从萜品醇、丁基卡必醇、乙醇、甲基乙基酮、丙酮、甲苯等各种有机溶剂中适当选择即可。
电介质层用膏体中，根据需要也可以含有从各种方差剂、增塑剂、电介质、副成分化合物、玻璃粉等中选择的添加物。
作为增塑剂，示例了邻苯二甲酸二辛酯或邻苯二甲酸丁苄酯等邻苯二甲酸酯、己二酸、磷酸酯、二醇类等。
接着，准备用于形成图1所示的内部电极层12的内部电极层用膏体。内部电极层用膏体将由上述的各种导电性金属或合金构成的导电材料和上述的有机载体混炼而调制。也可以使用氧化物、有机金属化合物或树脂酸盐等代替导电材料。上述的氧化物、有机金属化合物及树脂酸盐在烧成后成为上述的导电材料。此外，内部电极层用膏体中根据需要也可以含有陶瓷粉末(例如钛酸钡粉末)作为通用材料。通用材料起到在烧成过程中抑制导电性粉末的烧结的作用。
使用上述调制的电介质层用膏体及内部电极层用膏体，如图4所示，形成在烧成后成为电介质层10的生片100a。作为形成生片100a的方法，没有特别限定，例如，可以使用印刷法或片材法等。此外，在本实施方式及后述的实施方式中，即使在使用印刷法的情况下，对于烧成前的电介质层10也使用“生片”的词句。
在本实施方式中，在PET薄膜等支承体140上形成生片100a，并进行干燥。
接着，在生片100a上形成在烧成后成为内部电极层12的内部电极图案层120a。作为形成内部电极图案层120a的方法，没有特别限定，例如，可以使用印刷法、转印法或片材法等。
在生片100a上形成内部电极图案层120a后，在Ta℃的气氛温度下干燥，准备第一片材体160a。Ta℃优选为70℃以上且100℃以下，更优选为70℃以上且80℃以下。
接着，如图5所示，在支承体140上形成生片100b，并进行干燥。
接着，在生片100b上形成内部电极图案层120b后，在比Ta℃低的Tb℃的气氛温度下使内部电极图案层120b干燥。
(Ta-Tb)℃优选为5℃以上且30℃以下，更优选为5℃以上且25℃以下。
将第一片材体160a和第二片材体160b交替地层叠多个，得到生坯层叠体。
在本实施方式中，优选使第一片材体160a的生片100a的杨氏模量比第二片材体160b的生片100b的杨氏模量高。另外，优选使第一片材体160a的内部电极图案层120a的杨氏模量比第二片材体160b的内部电极图案层120b的杨氏模量高。
具体而言，通过使第一片材体160a的生片100a及内部电极图案层120a的干燥温度(Ta℃)比第二片材体160b的生片100b及内部电极图案层120b的干燥温度(Tb℃)高，能够使第一片材体160a的生片100a的杨氏模量比第二片材体160b的生片100b的杨氏模量高。另外，能够使第一片材体160a的内部电极图案层120a的杨氏模量比第二片材体160b的内部电极图案层120b的杨氏模量高。
在本实施方式中，第一片材体160a的生片100a、内部电极图案层120a、第二片材体160b的生片100b、内部电极图案层120b的干燥后的杨氏模量的大小关系优选如下。
生片100b
＜生片100a
＜内部电极图案层120b
＜内部电极图案层120a
得到的生坯层叠体例如沿着切断线切断为规定的尺寸，制成生坯芯片。生坯芯片通过固化干燥除去增塑剂并固化。固化干燥后的生坯芯片与介质及研磨液一起投入滚筒容器内，通过水平离心滚筒机等进行滚筒研磨。滚筒研磨后的生坯芯片用水清洗，并干燥。
通过对干燥后的生坯芯片进行脱粘合剂工序、烧成工序、根据需要进行的退火工序，得到图1所示的元件主体4。
作为脱粘合剂条件，将升温速度优选设为5～300℃/小时，将保持温度优选设为180～400℃，将温度保持时间优选设为0.5～24小时。另外，脱粘合剂气氛设为空气或还原性气氛。
在生坯芯片的烧成中，将升温速度优选设为10～800℃/小时，更优选设为30～500℃/小时。
烧成时的保持温度优选为1150～1350℃，更优选为1200～1300℃，其保持时间优选为0.5～8小时，更优选为2～3小时。
烧成气氛优选设为还原性气氛，作为气氛气体，例如，可以将N2和H2的混合气体加湿而使用。
另外，烧成时的氧分压只要根据内部电极层用膏体中的导电材料的种类适当确定即可，但在作为导电材料使用Ni或Ni合金等贱金属的情况下，烧成气氛中的氧分压优选设为10-14～10-10MPa。
在还原性气氛中烧成后，优选对元件主体4实施退火。退火是用于使电介质层10再氧化的处理，由此，能够使IR寿命(高温负荷寿命)显著地增长，因此，可靠性提高。
退火气氛中的氧分压优选设为10-9～10-5MPa。通过将氧分压设为10-9MPa以上，容易有效地进行电介质层10的再氧化。
退火时的保持温度优选设为950～1150℃。通过将保持温度设为950℃以上，容易使电介质层10充分地氧化，容易提高IR(绝缘电阻)及IR寿命。
作为除此以外的退火条件，将温度保持时间优选设为0～20小时，将降温速度优选设为50～500℃/小时。另外，作为退火的气氛气体，例如，优选使用加湿了的N2气体等。
在上述的脱粘合剂处理、烧成及退火中，要对N2气体或混合气体等进行加湿，例如只要使用润湿剂等即可。在该情况下，水温优选为5～75℃程度。
脱粘合剂处理、烧成及退火可以连续进行，也可以独立地进行。
通过滚筒研磨等对这样得到的烧结体(元件主体4)实施端面研磨，烧结端子电极用膏体而形成第一端子电极6及第二端子电极8。然后，根据需要在第一端子电极6及第二端子电极8上进行镀敷等，由此形成焊盘层。此外，端子电极用膏体只要与上述的内部电极层用膏体同样地制备即可。
这样制造的层叠陶瓷电容器2通过焊接等安装于印刷基板上等，用于各种电子设备等。
在本实施方式中，即使层叠陶瓷电容器2薄层化，可靠性也良好且抑制裂纹的产生，并且能够增大静电电容。认为其理由如下。在本发明中，内部电极层12的厚度偏差比电介质层10的厚度偏差大，因此，电介质层10和内部电极层12的接触面积变大。因此，能够抑制裂纹的产生，并且，能够增大静电电容。另外，电介质层10的厚度偏差小，因此，能够使可靠性良好。
进而，在本实施方式中，因为内部电极层12的包覆率较高，所以电介质层10和内部电极层12的接触面积大，因此，能够防止裂纹的产生，并且，能够增加静电电容。
在本实施方式中，第一片材体160a的生片100a、内部电极图案层120a、第二片材体160b的生片100b、内部电极图案层120b的干燥后的杨氏模量的大小关系优选如下。
生片100b
＜生片100a
＜内部电极图案层120b
＜内部电极图案层120a
通过杨氏模量为这种关系，因为构成第一片材体160a的内部电极图案层120a较硬，所以在内部电极图案层120a上容易产生厚度偏差。另外，构成第二片材体160b的生片100b及内部电极图案层120b较软，因此，成为吸收构成第一片材体160a的内部电极图案层120a的厚度偏差的方式。其结果，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
此外，也可以在将第一片材体160a干燥后，对第一片材体160a进行压延。在构成第一片材体160a的内部电极图案层120a上产生厚度偏差。因为生片100a与内部电极图案层120a相比，杨氏模量低，所以通过进行压延，形成于内部电极图案层120a的厚度偏差也反映到生片100a上。其结果，不仅第二片材体160b的生片100b，在第一片材体160a的生片100a上也形成规定的厚度偏差。
[第二实施方式]
本实施方式除下述所示的事项以外，与第一个实施方式同样。在本实施方式中，通过改变构成内部电极图案层的粘合剂的粘度，使内部电极图案层的杨氏模量变化。其结果，在本实施方式中，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
在本实施方式中，如图6所示，在支承体140上形成生片100c，并进行干燥。接着，在生片100c上形成内部电极图案层120c，并进行干燥。接着，在内部电极图案层120c上形成生片100d，并进行干燥。
接着，使用粘度比内部电极图案层100c中所含的粘合剂低的粘合剂，准备内部电极层用膏体，由此，在生片100d上形成内部电极图案层120d，并干燥，从而得到片材体160c。
生片100c、内部电极图案层120c、生片100d及内部电极图案层120d的干燥温度可以全部相同，也可以不同，但优选与生片100c及内部电极图案层120c的干燥温度相比，生片100d及内部电极图案层120d的干燥温度更低。
例如，在使用乙基纤维素作为粘合剂的情况下，通过将内部电极图案层100c中所含的乙基纤维素的分子量设为12万～17万，将内部电极图案层100d中所含的乙基纤维素的分子量设为7万～12万，从而能够使内部电极图案层100d中所含的粘合剂的粘度比内部电极图案层100c中所含的粘合剂的粘度低。
在本实施方式中，层叠多个片材体160c而得到生坯层叠体。
在本实施方式中，通过使内部电极图案层120c的粘合剂的粘度比内部电极图案层120d的粘合剂的粘度高，能够使内部电极图案层120c的杨氏模量比内部电极图案层120d的杨氏模量高。
在本实施方式中，杨氏模量的大小关系优选如下述。
生片100c
≒生片100d
＜内部电极图案层120d
＜内部电极图案层120c
通过杨氏模量为这种关系，因为内部电极图案层120c较硬，所以在内部电极图案层120c上容易产生厚度偏差。另外，生片100d及内部电极图案层120d较软，因此，成为吸收内部电极图案层120c的厚度偏差的方式。其结果，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
此外，在本实施方式中，生片100c、内部电极图案层120c、生片100d及内部电极图案层120d为重叠喷涂的结构，因此，用于电介质层用膏体的粘合剂优选为丙烯酸树脂。由此，不易侵入由电介质层用膏体形成的生片的下层的树脂。
[第三实施方式]
本实施方式除下述所示的事项以外与第一个实施方式同样。在本实施方式中，通过对内部电极图案层进行压延，在电介质层10及内部电极层12双方形成规定的厚度偏差。
如图4所示，在支承体140上形成生片100a，并进行干燥。接着，在生片100a上形成内部电极图案层120a，并进行干燥，准备第一片材体160a。接着，对第一片材体进行压延，层叠多个压延的第一片材体160a而得到生坯层叠体。
生片100a及内部电极图案层120a的干燥温度可以相同，也可以不同。
在本实施方式中，杨氏模量的大小关系优选如下。
生片100a
＜内部电极图案层120a
通过杨氏模量为这种关系，因为内部电极图案层120a较硬，所以在内部电极图案层120a上容易产生厚度偏差。另外，生片100a较软，因此，成为通过压延吸收内部电极图案层120a的厚度偏差的方式。其结果，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
[第四实施方式]
本实施方式除下述所示的事项以外与第一个实施方式同样。在本实施方式中，通过在内部电极图案层中含有碳，在电介质层10及内部电极层12双方形成规定的厚度偏差。
在本实施方式中，如图4所示，在支承体140上形成生片100a，并进行干燥。
在本实施方式中，使用添加有碳的内部电极层用膏体作为内部电极层用膏体。向内部电极层用膏体的碳的添加量优选为内部电极层用膏体的总量的0.1～2质量％，更优选为0.3～1质量％。
接着，在生片100a上形成添加有碳的内部电极图案层120a，并进行干燥，准备第一片材体160a。
生片100a及内部电极图案层120a的干燥温度可以相同，也可以不同。
层叠多个第一片材体160a而得到生坯层叠体。
此外，本实施方式的烧成工序的升温速度优选为10～800℃/小时。通过使烧成工序的升温速度较慢，从而在内部电极层12和电介质层10的界面上容易形成低熔点的Ba-Ti-Ni合金，并能够增大内部电极层12的偏差。
在本实施方式中，通过内部电极图案层120a中所含的碳存在，从而在内部电极层12和电介质层10的界面上容易形成低熔点的Ba-Ti-Ni合金，并使内部电极层12产生厚度偏差。其结果，在烧成后的内部电极层12上形成规定的厚度偏差。
[第五实施方式]
本实施方式除下述所示的事项以外，与第二实施方式同样。在本实施方式中，通过改变内部电极层用膏体的粘度，使杨氏模量变化。其结果，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
在本实施方式中，如图6所示，在支承体140上形成生片100c，并进行干燥。接着，在生片100c上形成内部电极图案层120c，并进行干燥。接着，在内部电极图案层120c上形成生片100d，并进行干燥。
接着，使用粘度比为了形成内部电极图案层100c而使用的内部电极层用膏体低的内部电极层用膏体，准备内部电极层用膏体，由此，在生片100d上形成内部电极图案层120d，并进行干燥，得到片材体160c。
生片100c、内部电极图案层120c、生片100d及内部电极图案层120d的干燥温度可以全部相同，也可以不同，但优选生片100d及内部电极图案层120d的干燥温度比生片100c及内部电极图案层120c的干燥温度低。
作为调整内部电极层用膏体的粘度的方法，可举出调整溶剂及粘合剂的含量、或通过使粘合剂的种类、或聚合度(分子量)变化而调整粘合剂的粘度的方法。
此外，在本实施方式中，生片100c及生片100d中所使用的电介质层用膏体的粘度在转速100rpm下优选为20～100cP。
内部电极图案层120c及内部电极图案层120d中所使用的内部电极层用膏体的粘度在转速100rpm下优选为3×103～2×104cP。
在本实施方式中，层叠多个片材体160c而得到生坯层叠体。
在本实施方式中，构成内部电极图案层120c的内部电极层用膏体的粘度比构成内部电极图案层120d的内部电极层用膏体的粘度高。
在本实施方式中，粘度的大小关系优选如下。
构成生片100c的电介质层用膏体
≒构成生片100d的电介质层用膏体
＜构成内部电极图案层120d的内部电极层用膏体
＜构成内部电极图案层120c的内部电极层用膏体
通过粘度为这种关系，因为内部电极图案层120c较硬，所以在内部电极图案层120c上容易产生厚度偏差。另外，生片100d及内部电极图案层120d较软，因此，成为吸收内部电极图案层120c的厚度偏差的方式。其结果，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
[第六实施方式]
本实施方式除下述所示的事项以外，与第一个实施方式同样。在本实施方式中，通过使用在粒度分布中存在偏差的导电材料作为内部电极图案层中所含的导电材料，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
在本实施方式中，使用在粒度分布中存在偏差的导电材料作为内部电极层用膏体中所含的导电材料。具体而言，使用(D90-D10)优选为0.01μm以上且1μm以下，更优选为0.05μm以上且0.5μm以下的导电材料。
在本实施方式中，在内部电极图案层120a中所含的导电材料的粒度分布中存在偏差，换言之，内部电极图案层120a中所含的导电材料的粒径分布宽。因此，能够使内部电极图案层120a及内部电极图案层120b的厚度产生偏差。另外，因为生片100a及生片100b与内部电极图案层120a及内部电极图案层120b相比，杨氏模量低，所以受到内部电极图案层120a及内部电极图案层120b上产生的厚度偏差的影响，生片100a及生片100b上也产生厚度偏差。特别是，在对第一片材体及第二片材体分别进行压延的情况下，更显著地在生片100a及生片100b上产生厚度偏差。其结果，在烧成后的电介质层10及内部电极层12双方形成规定的厚度偏差。
此外，本发明不限定于上述的实施方式，可以在本发明的范围内进行各种改变。
例如，本发明的层叠电子部件不限于层叠陶瓷电容器，可以应用于其它层叠电子部件。作为其它层叠电子部件，为夹着内部电极层层叠电介质层的全部的电子部件，示例了例如带通滤波器、层叠三端子滤波器、压电元件、PTC热敏电阻、NTC热敏电阻、变阻器等。
另外，在上述的实施方式中，通过提高干燥温度而提高杨氏模量，通过降低干燥温度而降低杨氏模量，但也可以通过增加干燥时间来提高杨氏模量，通过减少干燥时间来降低杨氏模量。
实施例
以下，举出本发明的实施例，对本发明进一步进行详细的说明，但本发明不限定于这些实施例。
＜试样编号3～5＞
作为主原料的原料粉末，准备了BaTiO3粉末。接着，相对于主原料100摩尔份，称量1.27摩尔份SiO2粉末，称量0.63摩尔份MgO粉末，称量0.51摩尔份Y2O3粉末，称量0.16摩尔份MnCO3粉末，称量0.05摩尔份V2O5粉末。将这些各粉末通过球磨机进行湿式混合、干燥，得到电介质原料。
接着，将得到的电介质原料：100质量份、丁缩醛树脂：7质量份、作为增塑剂的邻苯二甲酸二辛酯(DOP)：4质量份、作为溶剂的甲基乙基酮：80质量份、作为方差剂的高分子量聚酯酸酰胺胺盐：2质量份通过球磨机进行混合并膏体化，得到电介质层用膏体。
另外，与上述不同，将Ni颗粒：56质量份、萜品醇：40质量份、乙基纤维素(分子量14万)：4质量份、苯并三唑：1质量份通过三辊混炼机进行混炼、并膏体化，制作内部电极层用膏体。
然后，使用上述制作的电介质层用膏体，如图4所示，在作为支承体140的PET薄膜上形成第一层的生片100a，并进行干燥。
接着，在第一层的生片100a上使用上述制作的内部电极层用膏体形成在烧成后成为内部电极层12的第二层的内部电极图案层120a，并在表1记载的温度(Ta)下干燥，准备第一片材体160a。
接着，使用上述制作的电介质层用膏体，如图5所示，在支承体140上形成第一层的生片100b，并进行干燥。
接着，在第一层的生片100b上使用上述制作的内部电极层用膏体形成在烧成后成为内部电极层12的第二层的内部电极图案层120b，并在表1记载的温度(Tb)下干燥，准备第二片材体160b。
将第一片材体160a和第二片材体160b交替层叠多个，得到生坯层叠体。
第一片材体160a的第一层的生片100a、第二层的内部电极图案层120a、第二片材体160b的第一层的生片100b、第二层的内部电极图案层120b的干燥后的杨氏模量如表1所述。
将得到的生坯层叠体沿着切断线切断成规定的尺寸，制成生坯芯片。将生坯芯片固化干燥，进行滚筒研磨，用水清洗并干燥。
接着，对得到的生坯芯片在下述条件下进行脱粘合剂处理、烧成及退火，得到烧结体(元件主体)。
脱粘合剂处理条件设为升温速度200℃/小时、保持温度：260℃、保持时间：8小时、气氛：空气中。
烧成条件设为升温速度200℃/小时、保持温度1000℃、保持时间设为120分钟。降温速度设为200℃/小时。此外，气氛气体设为加湿了的N2+H2混合气体，氧分压成为10-9MPa以下。
退火条件设为升温速度：200℃/小时、保持温度1000℃、保持时间：10小时、降温速度：200℃/小时、气氛气体：加湿了的N2气体(氧分压：10-8MPa以下)。
此外，在烧成及退火时的气氛气体的加湿中使用润湿剂。
接着，在将得到的烧结体进行滚筒研磨后，涂布Cu膏体作为端子电极，并在还原气氛下进行烧结处理，得到试样编号3～5的层叠陶瓷电容器试样(以下，有时单独记载为“电容器试样”)。
得到的电容器试样的尺寸为0.6mm×0.3mm×0.3mm，被内部电极层12夹着的电介质层10的数量为240。
将得到的电容器试样沿层叠方向平行地切断。通过扫描电子显微镜(SEM)拍摄得到的截面，如图2所示，绘制多条虚拟线L。相邻的虚拟线L的距离d为5μm。
接着，测定虚拟线L上的电介质层10的厚度Tda，测定与该电介质层10的厚度Tda的测定部位在层叠方向(Z轴方向)的下方相邻的部位的内部电极层12的厚度Tea。在100处进行同样的作业。
基于如上述测定的电介质层10的厚度及内部电极层12的厚度，算出表2的各项目。“电介质σ2比电极σ2在统计学上显著小”及“可以统计地确认负的相关性”的项目通过下述的方法算出。
电介质σ2比电极σ2在统计学上显著小
基于如上述测定的100处的电介质层10的厚度及100处的内部电极层12的厚度，进行单侧F检验。在单侧F检验中，首先，建立“在电介质层10的厚度的方差和内部电极层12的厚度的方差之间相等(为等方差)”的零假设。接着，建立“电介质层10的厚度的方差比内部电极层12的厚度的方差小”的对立假设。接着，使用100处以上的电介质层10的厚度的测定值和100处以上的内部电极层12的厚度的测定值进行显著水平0.05的单侧F检验，算出p值，如果p值比0.05小，则可以舍弃上述的零假设。即，采用“电介质层10的厚度的方差比内部电极层12的厚度的方差小”这一对立假设。然后，通过单侧F检验，如果采用“电介质层10的厚度的方差比内部电极层12的厚度的方差小”这一对立假设，则判断为“电介质层10的厚度的方差(电介质σ2)比内部电极层12的厚度的方差(电极σ2)在统计学上显著小”。
可以统计地确认负的相关性
为了确认电介质层10的厚度和与该电介质层10的厚度在层叠方向(Z轴方向)上相邻的内部电极层12的厚度的关系显示负的相关性，基于如上述测定的100处的电介质层10的厚度及100处的内部电极层12的厚度，进行显著水平为0.05的皮尔逊的积矩相关系数的单侧检验，在p值低于0.05的情况下，判断为具有负的相关性。这是因为在显著水平为0.05，p值低于0.05的情况下，因为舍弃“皮尔逊的积矩相关系数为0”这一零假设，采用“皮尔逊的积矩相关系数为负”这一对立假设，所以认为散布图显示负的相关性。
图3为试样编号3的散布图。图3所示的散布图中，横轴为电介质层10的厚度，纵轴为在该电介质层10的层叠方向(Z轴方向)的下方相邻的内部电极层12的厚度。试样编号3不仅根据皮尔逊的积矩相关系数的单侧检验，还可以从图3中确认电介质层10的厚度和与该电介质层10的厚度在层叠方向(Z轴方向)上相邻的内部电极层12的厚度的关系显示负的相关性。
杨氏模量
为了测定生片的杨氏模量，在PET薄膜上涂布电介质层用膏体并干燥后，切断成期望的大小，将干燥的电介质层用膏体从PET薄膜剥离而制作杨氏模量测定用的样品。
如后述的试样编号11及41～43，在重叠喷涂电介质层用膏体的情况下，在PET薄膜上仅涂布1层，在给予相同热履历而干燥后，切断成期望的大小，将干燥的电介质膏体从PET薄膜剥离而制作杨氏模量测定用的样品。
为了测定内部电极图案层的杨氏模量，在PET薄膜上涂布了内部电极膏体后，在给予与印刷时相同的热履历而干燥后，切断成期望的大小，将干燥的内部电极膏体从PET薄膜剥离而制作杨氏模量测定用的样品。
将得到的杨氏模量测定用的样品拉伸，根据此时的形变和应力算出杨氏模量。
进而，对得到的电容器试样通过下述的方法测定加速寿命、击穿电压及裂纹数。将结果示于表2。
加速寿命
对各电容器试样，在160℃下，保持为5V/μm的直流电场，测定寿命时间，由此评价加速寿命。在本实施例中，对20个电容器试样进行上述的评价，将从施加开始到绝缘电阻下降一个数量级的时间定义为故障时间，将通过对其进行威布尔分析而算出的平均故障时间定义为加速寿命。
击穿电压
通过击穿电压测定机对电容器试样连续施加以10V/sec的速度升压的电压，将流过10mA的电流的电压设为击穿电压。用各20个电容器试样测定击穿电压，求出其平均值，进而，算出击穿电压的平均值除以电容器试样的电介质层的平均厚度所得的值作为绝缘击穿电压[V/μm]。
裂纹数
将电容器试样通过Sn-Ag-Cu焊料安装于FR4基板(环氧玻璃基板)，投入加压蒸煮锅，在121℃、湿度95％的气氛下下实施进行100小时的加速耐湿试验。对各电容器试样每100个实施试验。将各电容器试样的不良数作为“裂纹数”示于表1。
＜试样编号1＞
在试样编号1中，没有准备第二片材体，而层叠多个第一片材体得到生坯层叠体。
在试样编号1中，如表1记载那样改变烧成工序的升温速度。
除上述以外，与试样编号3～5同样，制作电容器试样，评价各项目。将结果示于表1及表2。
＜试样编号2＞
在试样编号2中，没有准备第二片材体，而层叠多个第一片材体得到生坯层叠体。
除上述以外，与试样编号3～5同样，制作电容器试样，评价各项目。将结果示于表1及表2。另外，将试样编号2的散布图示于图7。
＜试样编号11＞
将与试样编号3～5同样得到的电介质原料：100质量份、丙烯酸树脂：7质量份、作为增塑剂的邻苯二甲酸二辛酯(DOP)：4质量份、作为溶剂的甲基乙基酮：80质量份、作为方差剂的高分子量聚酯酸酰胺胺盐：2质量份通过球磨机混合并膏体化，得到重叠喷涂用电介质层用膏体。
另外，与上述不同，将Ni颗粒：56质量份、萜品醇：40质量份、乙基纤维素(分子量14万)：4质量份、苯并三唑：1质量份通过三辊混炼机进行混炼，并进行膏体化，制作了第二层用内部电极层用膏体。
进而，与上述不同，将Ni颗粒：56质量份、萜品醇：40质量份、乙基纤维素(分子量10万)：4质量份、苯并三唑：1质量份通过三辊混炼机进行混炼，并进行膏体化，制作了第四层用内部电极层用膏体。
使用上述制作的重叠喷涂用电介质层用膏体，如图6所示，在作为支承体140的PET薄膜上形成第一层的生片100c，并进行干燥。接着，使用上述制作的第二层用内部电极层用膏体，在第一层的生片100c上形成第二层的内部电极图案层120c，并进行干燥。接着，使用上述制作的重叠喷涂用电介质层用膏体，在第二层的内部电极图案层120c上形成第三层的生片100d，并进行干燥。
接着，使用上述制作的第四层用内部电极层用膏体，在第三层的生片100d上形成第四层的内部电极图案层120d，进行干燥，得到片材体160c。然后，层叠多个片材体160c而得到生坯层叠体。
除上述以外，与试样编号3～5同样，制作了电容器试样，并评价了各项目。将结果示于表3及表4。
＜试样编号21＞
在试样编号21中，除对第一片材体进行压延以外，其它与试样编号2同样，制作了电容器试样，并评价各项目。将结果示于表5及表6。
＜试样编号31＞
在试样编号31中，相对于内部电极层用膏体的总量添加0.5质量％的碳。
除上述以外，与试样编号2同样，制作了电容器试样，并评价各项目。将结果示于表7及表8。
＜试样编号41～43＞
在试样编号41～43中，除通过使溶剂的添加量或粘合剂的种类变化，从而使构成第一层的生片的电介质层用膏体、构成第二层的内部电极图案层的内部电极层用膏体、构成第三层的生片的电介质层用膏体及构成第四层的内部电极图案层的内部电极层用膏体的粘度如表9记载的那样变化以外，其它与试样编号11同样地制作了电容器试样，并评价各项目。将结果示于表9及表10。
＜试样编号51＞
在试样编号51中，除在内部电极层用膏体中添加相对于镍粉末100质量份为5质量份的D50为0.5μm的BaTiO3粉末以外，其它与试样编号3同样地制作了电容器试样，并评价各项目。将结果示于表11及表12。
＜试样编号61、62＞
在试样编号61及62中，除使内部电极层用膏体中所含的导电材料的粒径偏差(D90-D10)如表13记载的那样变化以外，其它与试样编号3同样地制作了电容器试样，并评价各项目。将结果示于表13及表14。此外，在表14的各试样中，对1000个电容器试样进行裂纹数的试验。
表1
表2
表3
表4
表5
表6
表7
表8
表9
表10
表11
表12
表13
表14
可以确认在内部电极层的厚度偏差比电介质层的厚度偏差大的情况下(试样编号3～5、11、21、31、43、51、61及62)，加速寿命大于1.4小时，击穿电压高于38V，试验数100中的裂纹数成为0。与之相对，可以确认在内部电极层的厚度偏差比电介质层的厚度偏差小的情况下(试样编号1、2、41、42)，加速寿命成为1.4小时以下，或击穿电压成为38V以下，或试验数100中的裂纹数大于0。

Claims (6)

1.一种层叠电子部件，其中，
所述层叠电子部件具备将电介质层和内部电极层交替层叠的元件主体，
所述内部电极层的厚度偏差比所述电介质层的厚度偏差大，
所述电介质层的厚度和与所述电介质层的厚度在层叠方向上相邻的所述内部电极层的厚度的关系显示负的相关性，
在进行显著水平为0.05的皮尔逊的积矩相关系数的单侧检验时，p值低于0.05。
2.根据权利要求1所述的层叠电子部件，其中，
所述内部电极层的厚度的标准偏差比所述电介质层的厚度的标准偏差大。
3.根据权利要求1所述的层叠电子部件，其中，
所述电介质层的厚度的方差在统计学上比所述内部电极层的厚度的方差显著小。
4.根据权利要求1所述的层叠电子部件，其中，
所述内部电极层的平均厚度比所述电介质层的平均厚度大。
5.根据权利要求1所述的层叠电子部件，其中，
所述内部电极层的包覆率为85％以上。
6.根据权利要求1所述的层叠电子部件，其中，
在100个部位以上测定所述电介质层的厚度，
在100个部位以上测定所述内部电极层的厚度。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230003865A (ko) * 2021-06-30 2023-01-06 삼성전기주식회사 커패시터 부품 및 커패시터 부품의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1423288A (zh) * 2001-05-25 2003-06-11 京陶瓷株式会社 制造陶瓷叠层制品的方法,叠层电子元件及其制造方法
CN104335306A (zh) * 2012-05-24 2015-02-04 株式会社村田制作所 层叠陶瓷电子部件
JP2019087568A (ja) * 2017-11-02 2019-06-06 Tdk株式会社 積層セラミック電子部品
KR20190116146A (ko) * 2019-08-02 2019-10-14 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130013437A (ko) * 2011-07-28 2013-02-06 삼성전기주식회사 적층 세라믹 전자부품
KR101862396B1 (ko) * 2011-09-08 2018-05-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP5450696B2 (ja) * 2012-03-07 2014-03-26 太陽誘電株式会社 積層セラミックコンデンサ
JP5711696B2 (ja) * 2012-06-21 2015-05-07 太陽誘電株式会社 積層セラミック電子部品
KR101912266B1 (ko) * 2012-07-20 2018-10-29 삼성전기 주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP2018056543A (ja) * 2016-09-29 2018-04-05 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層型キャパシタ及びその製造方法
JP6841036B2 (ja) 2016-12-28 2021-03-10 Tdk株式会社 積層セラミック電子部品
JP7338310B2 (ja) * 2019-08-07 2023-09-05 株式会社村田製作所 積層型電子部品
JP7283357B2 (ja) * 2019-11-13 2023-05-30 株式会社村田製作所 積層セラミックコンデンサ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1423288A (zh) * 2001-05-25 2003-06-11 京陶瓷株式会社 制造陶瓷叠层制品的方法,叠层电子元件及其制造方法
CN104335306A (zh) * 2012-05-24 2015-02-04 株式会社村田制作所 层叠陶瓷电子部件
JP2019087568A (ja) * 2017-11-02 2019-06-06 Tdk株式会社 積層セラミック電子部品
KR20190116146A (ko) * 2019-08-02 2019-10-14 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법

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