CN114512408A - 使用预成形掩模的选择性emi屏蔽 - Google Patents

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Abstract

一种半导体封装具有基板、设置在基板之上的第一组件、沉积在第一组件之上的封装物、以及设置在封装物之外的基板之上的第二组件。金属掩模设置在第二组件之上。在半导体封装之上形成屏蔽层。在形成屏蔽层之后形成金属掩模。屏蔽层可选地形成在基板的接触焊盘上，而在形成屏蔽层时，从垂直方向延伸40度的接触焊盘上方的圆锥区域保持没有封装物和金属掩模。朝向接触焊盘定向的金属掩模和封装物的表面可以是倾斜的。可以使用拾取和放置机器来设置和去除金属掩模。

Description

使用预成形掩模的选择性EMI屏蔽
技术领域
本发明一般涉及半导体制造，并且更具体地涉及使用预成形掩模来形成选择性电磁干扰（EMI）屏蔽的半导体器件和方法。
背景技术
半导体器件通常在现代电子产品中找到。半导体器件执行各种各样的功能，例如信号处理、高速计算、发射和接收电磁信号、控制电子设备、将太阳光转换成电以及为电视显示器创建可视图像。半导体器件在通信、功率转换、网络、计算机、娱乐和消费者产品的领域中找到。半导体器件也在军事应用、航空、汽车、工业控制器和办公设备中找到。
半导体器件通常易受电磁干扰（EMI）、射频干扰（RFI）、谐波失真或其他器件间干扰的影响，例如电容、电感或导电耦合，也称为串扰，其可能干扰它们的操作。高速模拟电路（例如射频（RF）滤波器）或数字电路也产生干扰。
导电层通常形成在半导体封装之上以屏蔽封装内的电子零件免受EMI和其他干扰的影响。屏蔽层在信号可能碰到封装内的半导体管芯和分立组件之前吸收EMI，否则EMI可能导致器件的故障。屏蔽层也形成在具有被预期成产生EMI的组件的封装之上以保护附近的器件。
半导体封装屏蔽的现有方法存在的一个问题是在封装之上形成屏蔽层完全覆盖了封装的顶部。许多半导体封装需要具有暴露的插座或端子的开口区域，其允许连接到相邻的半导体器件。遗憾的是，传统的屏蔽完全覆盖了封装，并且将使任何暴露的端子、插座或其他暴露的组件短路。带掩模已经用于形成部分屏蔽的封装。然而，带掩模具有在溅射之后层压掩模然后剥离掩模的复杂工艺要求。因此，需要具有选择性地形成的EMI屏蔽的半导体器件。
附图说明
图1a-1c示出具有由切道分开的多个半导体管芯的半导体晶片；
图2a-2m示出使用预成形掩模来选择性地形成屏蔽层；
图3示出具有选择性地形成的屏蔽层的半导体器件；
图4a-4c示出通过在掩模和半导体封装上使用倾斜表面来增加可靠性；
图5a-5c示出用于预成形掩模的替选轮廓（profile）；
图6示出较短的掩模轮廓；
图7示出在用具有倾斜表面的掩模来形成屏蔽层之后的接触焊盘和屏蔽层之间的牢固连接；以及
图8a和8b示出将选择性屏蔽的封装集成到电子设备中。
具体实施方式
在以下描述中，参考附图在一个或多个实施例中描述本发明，其中，相同的附图标记表示相同或相似的要素。虽然根据用于实现本发明的目的的最佳模式描述了本发明，但是本领域技术人员应当理解，本发明旨在覆盖可以包括在本发明的精神和范围内的替代、修改和等同物，其由所附权利要求以及以下公开和附图所支持的它们的等同物来限定。如本文所使用的术语“半导体管芯”指代词语的单数形式和复数形式两者，并且因此可指代单个半导体器件和多个半导体器件两者。术语“管芯”和“半导体管芯”可互换使用。
半导体器件通常使用两种复杂的制造工艺来制造：前端制造和后端制造。前端制造包括在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包含电连接以形成功能电路的有源和无源电组件。有源电组件（例如晶体管和二极管）具有控制电流流动的能力。无源电组件（例如电容器、电感器和电阻器）在执行电路功能所需的电压和电流之间产生关系。
后端制造是指将完成的晶片切割或单片化为单独的半导体管芯，并封装该半导体管芯以用于结构支撑、电互连和环境隔离。为了单片化半导体管芯，晶片被沿着称为切道或划线的晶片的非功能区刻划和断开。使用激光切割工具或锯条将晶片单片化。在单片化之后，将单个半导体管芯安装到封装基板，所述封装基板包括用于与其他系统组件互连的引脚或接触焊盘。然后将形成在半导体管芯之上的接触焊盘连接到封装内的接触焊盘。可以用导电层、凸点、柱形凸点、导电膏、引线接合、或其他合适的互连结构来进行电连接。封装物或其他模制化合物沉积在封装之上以提供物理支撑和电隔离。然后将完成的封装插入到电系统中，并且使半导体器件的功能可用于其他系统组件。
图1a示出了具有基底基板材料102的半导体晶片100，例如硅、锗、磷化铝、砷化铝、砷化镓、氮化镓、磷化铟、碳化硅、或其他块体半导体材料。多个半导体管芯或组件104形成在晶片100上，由非有源、管芯间晶片区域或切道106分隔开，如上所述。切道106提供切割区域以将半导体晶片100单片化成单个半导体管芯104。在一个实施例中，半导体晶片100具有100-450毫米（mm）的宽度或直径。
图1b示出了半导体晶片100的一部分的截面图。每个半导体管芯104具有背部或非有源表面108和有源表面110，其包含模拟或数字电路，该模拟或数字电路被实现为根据管芯的电设计和功能而形成在管芯内或管芯之上并电互连的有源器件、无源器件、导电层和介电层。例如，电路可以包括一个或多个晶体管、二极管和形成在有源表面110内的其他电路元件，以实现模拟电路或数字电路，例如数字信号处理器（DSP）、ASIC、MEMS、存储器或其他信号处理电路。半导体管芯104还可含有用于RF信号处理的集成无源器件（IPD），例如电感器、电容器及电阻器。半导体晶片100的背表面108可以经历利用机械研磨或蚀刻工艺的可选的背研磨操作，以去除基底材料102的一部分并且减小半导体晶片100和半导体管芯104的厚度。
使用PVD、CVD、电解电镀、化学电镀工艺或其他合适的金属沉积工艺在有源表面110之上形成导电层112。导电层112包括一层或多层的铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）、银（Ag）或其他合适的导电材料。导电层112用作电连接到有源表面110上的电路的接触焊盘。
导电层112可形成为与半导体管芯104的边缘相距第一距离并排设置的接触焊盘，如图1b所示。或者，导电层112可形成为接触焊盘，其在多个行中偏移，使得第一行接触焊盘设置在距管芯的边缘第一距离处，且与第一行交替的第二行接触焊盘设置在距管芯的边缘第二距离处。导电层112表示形成在半导体管芯104之上的最后的导电层，其具有用于随后电互连到较大系统的接触焊盘。然而，在有源表面110上的实际半导体器件和用于信号路由的接触焊盘112之间可以形成有一个或多个中间导电和绝缘层。
在图1c中，使用锯条或激光切割工具118通过切道106将半导体晶片100单片化成单个半导体管芯104。单个半导体管芯104可以被检查和电测试，以标识KGD后单片化。
图2a示出了在选择性地形成屏蔽层之前的示例性半导体封装150的截面。在一些实施例中，半导体封装150是系统级封装（SiP）器件。基板152包括与一个或多个导电层156交错的一个或多个绝缘层154。在一个实施例中，绝缘层154是其中导电层156在顶面和底面之上图案化的核心绝缘板，例如覆铜层压基板。导电层156还包括通过绝缘层154电耦合的导电通孔。基板152可以包括任意数量的彼此交错的导电层和绝缘层。焊料掩模或钝化层可以形成在基板152的任一侧或两侧之上。在其他实施例中，任何合适类型的基板或引线框架被用于基板152。
在半导体封装150中希望被屏蔽的任何组件被安装到或设置在屏蔽区域160内的基板152之上，并且电连接到导电层156。提供屏蔽界面区域161，以用于将随后形成的屏蔽层连接到导电层156。非屏蔽区域162包含不打算被屏蔽的其他组件。图2a示出了作为一个示例的安装在基板152上的半导体管芯104以及屏蔽区域160内的分立电子组件164。分立组件164可以是无源组件（例如电容器、电阻器或电感器）、有源组件（例如二极管或晶体管）、或任何其他期望的电组件。
通过使用例如拾取和放置工艺或机器将半导体管芯设置在基板上，然后回流凸点114以将凸点物理且电连接到导电层156的暴露的接触焊盘，来将半导体管芯104安装到基板152。分立组件164通过类似的焊料凸点或焊膏166连接。焊膏166可以在拾取分立组件并将其放置到基板上之前印刷到基板152或分立组件164上。回流焊膏166将分立组件164物理且电耦合至导电层156的接触焊盘。
在将半导体管芯104、分立组件164和任何其他期望的电组件安装到屏蔽区域160内的基板152上之后，通过封装物或模制化合物168封装这些组件。使用浆料印刷、压缩模制、转移模制、液体封装物模制、真空层压、旋涂或其他合适的施加器将封装物168沉积在基板152、半导体管芯104和分立组件164之上。封装物168可以是聚合物复合材料，例如环氧树脂、环氧丙烯酸酯、或具有或不具有填料的聚合物。封装物168是不导电的，提供结构支撑，并且在环境方面保护半导体器件不受外部元件和污染物的影响。掩模或其他机构可以用于防止封装物168覆盖屏蔽界面区域161和非屏蔽区域162。在其他实施例中，封装物168沉积在屏蔽界面区域161和非屏蔽区域162之上，然后被去除。
需要保持未屏蔽的任何电组件都设置在非屏蔽区域162内的基板152上或之上。在用封装物168封装之后用电组件填充非屏蔽区域162，以降低掩蔽非屏蔽区域以免被封装的复杂性。在其他实施例中，可以在沉积封装物168之前在非屏蔽区域162中的基板152上设置组件。
图2a示出了安装在非屏蔽区域162中的基板152上的板对板（B2B）连接器170。连接器170通过焊膏166物理且电耦合到导电层156。连接器170被配置用于将电缆的电端子附接到连接器。电缆将封装150电耦合到另一相邻电封装或器件，使得半导体管芯104可以通过连接器170与其他器件进行通信。其他电组件可根据需要设置在非屏蔽区域162中。设置在非屏蔽区162中的电组件可包括设置在基板152上或形成为导电层156的一部分的天线。在其他实施例中，在非屏蔽区162中没有设置或形成组件，并且导电层156的接触焊盘仅保持暴露为接点栅格阵列，其用于电互连或用于在稍后阶段添加电组件。
图2b示出了在封装150之上形成屏蔽层期间用作载体的金属框架200和膜202。图2b包括图左侧的俯视图和图右侧的截面图。图2c、2d和2h类似地示出了它们各自的处理步骤的俯视图和截面图两者。框架200可由铝、铜、钢或另一合适的金属形成。或者，框架200可由塑料、木材或任何其他合适的刚性材料形成。带或膜202安装到框架200上以形成用于多个封装150的支撑基座。在一个实施例中，膜202由聚酰亚胺（PI）形成。膜202具有涂覆在膜表面上的粘合剂，以使膜粘附到金属框架200并使封装150粘合到膜。膜202上的粘合剂可以是热或紫外线（UV）剥离粘合剂。
在图2c中，使用激光切割工具206、机械冲头或任何其他合适的机构穿过膜202形成多个开口204。开口204小于封装150的覆盖区，以使封装设置在开口之上的膜202上。开口204有利于在形成屏蔽层之后从膜202去除封装150。
在图2d中，使用拾取和放置工艺或机器将封装150设置在开口204之上。基板152的底部在开口204周围始终物理地接触膜202，使得每个开口204完全被封装150覆盖。在一个实施例中，在开口204周围的膜202之上的基板152的重叠部分在基板的每侧上在0.1 mm至0.5 mm之间。在其他实施例中，开口204部分地延伸到封装150的覆盖区的外部。膜202上的粘合剂将封装140粘附到膜。
图2e示出了将被放置在非屏蔽区域162之上以阻挡屏蔽层直接形成在下层组件上的预成形掩模220。掩模220包括限定掩模腔230的侧部222、前部224、背部226和顶部228。侧部222、前部224和背部226中的每一个在所示轴的Z轴方向上具有一个高度。侧部222具有沿Y轴的宽度和沿X轴的厚度。前部224和背部226具有沿X轴的宽度和沿Y轴的厚度。顶部228具有沿Z轴的厚度、沿X轴的长度和沿Y轴的宽度。
在形成屏蔽层期间，在掩模腔230内设置连接器170。侧部222和背部228具有至少与膜202之上的连接器170的顶部或者非屏蔽区域162内的最高组件一样高的高度，使得背部和侧部的底部可以搁置在膜202上，其中，顶部228在连接器或其他组件之上延伸。前部224具有底部缘（lip）232，其沿着Z轴升高到高于背部226和侧部222的底部。缘232之下的开口提供了基板152从掩模220之下延伸至掩模外部的空间。
缘232接触或几近接触基板152的顶面，而侧部222和背部224向下延伸以用非屏蔽区域162围绕基板的端部。缘232沿X轴的长度大约等于或稍微长于基板152在相同方向上的宽度，使得侧部222接触或几近接触基板的侧部。侧部222的宽度大于非屏蔽区域162的宽度，使得当缘232放置在屏蔽界面区域161与非屏蔽区域162之间的边界上时，背部226正好位于基板152的覆盖区之外。在一些实施例中，侧部222刚好足够宽，使得背部226接触基板152的侧表面。
掩模220由金属、液晶聚合物（LCP）、塑料、聚合物、特氟隆、玻璃、橡胶、木材、膜、带、箔、其组合、或能够经受形成屏蔽层的工艺的任何其他固体材料来形成。通过模制、通过将材料片折叠或加工成所需形状、或通过任何其他合适的方式来形成掩模220。
图2f和2g示出了当非屏蔽区域162不占据基板152的整个侧部时使用的替选实施例。图2f示出了掩模240，其具有围绕拐角从前部224延伸到一侧222的缘232，这允许掩模被设置在基板的拐角上。缘232允许基板152从掩模240沿两个方向延伸出去。图2g示出了具有延伸到两侧222的缘232的掩模250，其允许掩模被放置在基板152的一侧上，而不延伸到基板的任何拐角。掩模220被设计为覆盖包括基板的两个拐角的基板152的整个侧部。掩模220被设计成仅覆盖基板152的单个拐角。掩模240被设计成仅覆盖基板152的一部分侧部而没有覆盖拐角。
图2h和2i示出了封装150，其中，掩模220被拾取并放置在非屏蔽区域162之上。图2h示出了俯视和截面图，而图2i示出了透视图。掩模220覆盖了非屏蔽区域162，并在溅射屏蔽层期间产生足以阻挡金属分子沉积在连接器170上的密封。屏蔽区域160和屏蔽界面区域161保持暴露以用于在那些区域之上形成屏蔽层。
连接器170、接点栅格阵列或其他所需的电组件设置在掩模220的腔230内。背部226和侧部222的底部靠在膜202上。前部224的底部上的缘232接触或稍微高于基板152的顶面。顶部228在连接器170的顶部之上延伸。顶部228可以与封装物168具有相同的高度、比其更高或更短。基板152在非屏蔽区域162内的部分在侧部222之间延伸。侧部222和背部226的尺寸和位置被设成接触或几近接触基板152。在其他实施例中，在基板152与侧部222之间可存在显著的间隙，其中，在非屏蔽区域162内的基板的侧部上溅射一些金属是无关紧要的。背部226和基板152之间的间隙对于掩模220功能来说通常是无关紧要的。
图2j示出了另一实施例，其中，封装252在基板152的两个相对侧上具有连接器170。每个封装使用两个掩模220来掩蔽两个连接器170。当相邻封装252的两个掩模220彼此直接相邻地设置时，在掩模之间保持至少2 mm的空间“x”。任何数量的连接器170或其他组件可以与适当成形以覆盖所有非屏蔽组件的掩模220一起使用。当组件以多组设置在基板152上时，使用多个掩模。
从图2h和2i继续，图2k示出了如箭头262所示在封装150之上溅射导电材料以形成屏蔽层260。以截面示出了掩模220以说明连接器170如何位于腔230中。使用任何合适的金属沉积技术（例如化学气相沉积、物理气相沉积、其他溅射方法、喷涂或电镀）来形成屏蔽层260。溅射材料可以是铜、钢、铝、金、其组合或任何其他合适的屏蔽层材料。屏蔽层260完全覆盖了封装150和掩模220的暴露表面。特别地，封装物168的所有四个侧表面和顶面都被屏蔽层260覆盖。屏蔽层260覆盖了掩模220，但是溅射的金属不穿透掩模。因此，屏蔽层260不直接形成在连接器170上。基板152的除了在掩模220内的所有侧表面都被屏蔽层260覆盖。
在封装物168和掩模220之间的屏蔽界面区域161中的基板152的顶面被屏蔽层260覆盖。屏蔽界面区域161中的基板152的顶面包括导电层156的暴露的接触焊盘，屏蔽层260物理地接触其以提供到接地电压节点的电连接。在一些实施例中，导电层156的一部分暴露在基板152的侧表面处，使得屏蔽层260也物理地接触基板的侧部上的导电层。
在图2l中，去除掩模220，包括在掩模上形成的屏蔽层260的部分。可以使用与图2h中放置掩模的相同的拾取和放置机器或使用任何其他合适的机制来去除掩模220。在掩模220被去除的情况下，框架200内的区域在屏蔽层260中保持完全被覆盖，而不是在掩模220所处的连接器170周围的屏蔽层中的开口中被覆盖。
掩模220是可重复使用的，因此拾取和放置机器可以将掩模放置到托盘或其他合适的存储介质中，以便以后重新应用到要屏蔽的下一组封装上。掩模220在多次使用之后可能会劣化，或者具有限制可以使用单独掩模的次数的另一因素。可以对特定的掩模设计进行测试，然后可以在经由测试所确定的适当的重复使用次数之后，丢弃每个掩模。金属掩模220通常可被重复使用约三十次。
在图2m中，封装150被从框架200和膜202上卸载下来。致动器270穿过开口204压在基板152的底部上，以从膜202的粘合剂剥离封装150。可施加UV光或热以减小膜202和基板152之间的粘合剂的影响。致动器270可与拾取和放置机器相呼应地在封装之间移动，所述拾取和放置机器拿起提升起来的封装150并用屏蔽封装装载JEDEC托盘、卷带或其他类似存储介质。屏蔽层260保持覆盖封装物168、基板152的侧表面的一部分、以及屏蔽界面区域161内的基板的顶面。
图3示出了封装150的放大截面。屏蔽层260在所有侧部和顶部都包围半导体管芯104和分立组件164。屏蔽层260在屏蔽区域160和屏蔽界面区域161内沿着基板152的侧表面向下延伸。屏蔽层260覆盖屏蔽界面区域161内的基板152的顶面。屏蔽界面区域161内的基板152的顶面具有导电层156的暴露的接触焊盘，屏蔽层260直接形成在其上，以提供基板和屏蔽层之间的电接触。掩模220确保了屏蔽层260不覆盖具有连接器170的基板152的部分，使得连接器保持可用于以后使用。
在一些实施例中，与半导体管芯104和连接器170相对的基板152的底面具有在导电层156的接触焊盘上形成的焊料凸点或其他合适的互连结构，以用于将封装150附接和连接到电子设备的更大的PCB。导电层156的接触焊盘可以作为接点栅格阵列而保持暴露在底面上，而不是增加另一互连结构。虽然所示的工艺在形成屏蔽层260期间使用了金属框架200和膜202作为用于封装150的载体，但是也可以使用任何合适类型的载体，诸如玻璃、铝、钢、铜、聚合物、硅或其他合适材料的面板。
掩模220具有简单和成本低的优点。简单性是通过使用可以使用普通的拾取和放置处理设备来放置和去除的掩模来实现的。通过重复使用掩模220降低了成本。通过允许在与屏蔽组件（例如，半导体管芯104）相同的制造阶段期间将非屏蔽组件（例如，连接器170）设置在基板152上，使整个工艺成流线型。现有技术的掩模方法（例如带掩模）要求非屏蔽区域162保持没有组件，直到形成屏蔽层并除去掩模之后。
封装150的一些实施例依赖于屏蔽层260和导电层156之间的直接连接以将屏蔽层吸收的EMI能量作为电流传输到地。在一些实施例中，可能减小电流处理能力并由此降低了效率的一个问题是，基板152的形状可能会产生屏蔽层260的较薄部分或不连续。
图4a示出了基板260的一部分，其中，在基板的顶面之上形成有钝化或阻焊层300。钝化层300包括形成在导电层156的暴露的接触焊盘301之上的开口，以允许屏蔽层260与接触焊盘物理地接触。钝化层300在开口内产生垂直表面302，屏蔽层260必须与之相符合，以便电连接到接触焊盘301。
溅射工艺可能会导致在垂直表面302上的不良覆盖。垂直向下行进到基板152上的金属原子可能会在水平表面上提供厚涂层，而不能充分地涂覆垂直表面，例如表面302。图4a示出了覆盖钝化层300顶部的屏蔽层260的较厚部分260a和覆盖暴露的接触焊盘301的较厚部分260b。然而，覆盖垂直表面302的屏蔽层260的部分260c明显更薄，这增加了导电层156和屏蔽层260之间的电阻。在极端情况下，可能会出现不连续304，这导致了半导体管芯104周围的屏蔽层260根本不连接到地的风险。
在一些实施例中，到地的坚固连接对于屏蔽层260的操作是关键的。通过遵循40度设计规则，可以增加垂直表面302被屏蔽层260充分覆盖的可能性。40度设计规则要求与垂直方向成至少40度的垂直表面302上方的区域保持没有可能阻挡溅射分子的物体。虽然使用40度，但是益处不完全取决于正好40度。在其他实施例中可以使用利用了35度至45度之间的设计规则。
图4b示出了以标记为θ的所讨论的角度看的封装的侧视图。图4c示出了同一封装的透视图。角度θ是从表面302的垂直线开始并向下延伸到第一个物体触碰。在图4b的情况下，限定角度θ的物体是具有倾斜前表面324的掩模320。线326a示出了从垂直表面302到掩模320的线，该线限定了角度θ。线326b示出了封装物168的相应角度。为了符合40度规则，前表面324的斜度被选择成确保角度θ为至少40度。尽管掩模220的垂直前部224可以使金属原子几乎垂直地溅射到接触焊盘301上，但掩模320的倾斜前部324可以使金属原子以40度角接近垂直表面302。
由于钝化层300的开口在平面图中是闭合电路，所以从接触焊盘301开始在每个方向上都应用40度规则。因此，图4b中的封装物168也被模制成具有朝向屏蔽界面区域161定向的倾斜或成角度的表面328。通过使用具有所需表面配置的模具、通过使用激光烧蚀以去除一部分封装物、或使用任何其他合适的机构来形成表面328的角度。成角度的表面328包括了足以满足接触焊盘301的另一侧上的垂直表面302的40度规则的角度，即，确保线326b的角度与垂直方向成至少40度。
技术上，40度规则要求屏蔽界面区域161中的每个接触焊盘上方的锥形体积没有可能在溅射期间阻挡金属分子的材料。对于圆形接触焊盘开口，相关体积将是圆锥截面，而其他开口形状将适用于稍微不同形状的区域。即使形状不是完美的圆锥截面，应当保持没有材料的接触焊盘上方的区域也被称为圆锥。在平面图中，圆锥区域的边界在360度的范围内从接触焊盘开口以40度延伸。虽然技术上40度规则边界是从接触焊盘301与垂直表面302之间的边界延伸的，但为简单起见，可以使用包括在接触焊盘301顶面中心处具有点的圆锥的区域。
实际上，朝向封装物168和非屏蔽区域162延伸的方向对于设计考虑是最相关的。屏蔽界面区域161将具有跨基板152延伸的一行或多行接触焊盘301，并且由封装物168和掩模320避开的区域将由从接触焊盘的行以40度延伸的两个平面330来限定。
图4c示出了以与垂直方向成40度的角度向掩模320延伸的平面330a。平面330a从最靠近掩模330a的一行接触焊盘301延伸。平面330b以与垂直方向成40度的角度朝向封装物168延伸。平面330b从最靠近封装物168的一行接触焊盘301延伸。由于平面330a和330b跨它们各自的接触焊盘开口而延伸，所以当仅使用单行接触焊盘301时，平面彼此交叉。遵循40度设计规则要求平面330a和330b之间的区域体积保持没有可能阻挡溅射金属的材料。
符合40度规则的掩模的形状不限于如掩模320情况下的平坦倾斜表面324。图5a-5c示出了可以用于遵循40度规则的掩模轮廓的三个不同的非限制性示例。图5a中的掩模340具有凸出的圆形前表面344。表面344的圆形轮廓相对于掩模220切掉掩模340的前上角，以给出额外的间隙，并且落在平面330a的40度角以下。图5b中的掩模350具有凹圆形前表面354。图5c中的掩模360具有S形弯曲的前表面364。在其他实施例中，可以使用具有任何合适的前表面和顶面形状的掩模，以防止掩模侵入由40度规则保留的空间内。
除了改变掩模的形状之外，40度规则也可以通过在将组件设置在非屏蔽区域162内之前使用掩模来更容易地遵循，如图6所示。掩模380可以被制造得显著短于例如掩模220，因为没有必须装配在掩模的腔内的安装在导电层156的接触焊盘370上的组件。掩模380可以具有非常接近或物理地接触基板152的顶部。掩模380的下顶部意味着遵循40度规则变得容易得多，并且需要针对屏蔽界面区域161保留可能更少的横向空间，以确保符合性。
可以使用较短的掩模380，同时在非屏蔽区域162中不使用组件或仅使用相对较短的组件。例如，接触焊盘370可以在最终器件中保持为空的，以作为接点栅格阵列来操作，或者仅有的组件可以是作为导电层156的一部分而形成在基板152内的天线。没有组件设置在非屏蔽区域162内的基板152上，因此掩模380可以仅制成得稍微高于基板。如果制造流程被设计成在形成屏蔽层260之前保持非屏蔽区域162没有组件，然后在形成屏蔽层之后安装非屏蔽组件，则也可以使用掩模380。
图7示出了在制造之后实施40度规则的与图4a相同的视图。屏蔽层260从钝化层300的顶部上、垂直表面302下和接触焊盘301上形成厚且连续的层。屏蔽层260是良好接地的，并为封装物168内的组件提供可接受的屏蔽。
图8a和8b示出了将上述的屏蔽封装（例如，具有屏蔽层260的封装150）结合到电子设备中。图8a示出了作为电子设备400一部分的安装到印刷电路板（PCB）或其他基板402上的封装150的局部截面。凸点406形成在基板152底部上的导电层156上。导电凸点406可在制造工艺的任何阶段形成，例如，在模制封装物168之前、在单片化之前、或在形成屏蔽层260之后。凸点406回流至PCB 402的导电层404上，以将封装150物理附接并电连接至PCB。在其他实施例中，使用热压或其他合适的附接和连接方法。在一些实施例中，在封装150和PCB402之间使用粘合剂或底部填充层。半导体管芯104通过基板152和凸点406电耦合到导电层404。
图8b示出了包括PCB 402的电子设备400，其中，多个半导体封装安装在PCB的表面上，包括具有屏蔽层260和连接器170的封装150。具有连接器410的带电缆412被插入连接器170中，以将另一设备电耦合到封装150中的组件。连接器410被配置成与连接器170对接，使得带电缆412可以通过带电缆向和从封装150传导电信号。带电缆412可用于将封装150连接到PCB 402、PCB 402上的另一封装、相同或不同电子设备的另一PCB、另一PCB上的另一封装、另一电子设备、测试设备等。作为替选，代替连接器170的其他组件保持暴露以提供它们的预期功能，而没有屏蔽层260干扰。电子设备400可以具有一种类型的半导体封装、或者多种类型的半导体封装，这取决于应用。
电子设备400可以是使用半导体封装来执行一个或多个电功能的独立系统。或者，电子设备400可以是较大系统的子组件。例如，电子设备400可以是平板计算机、蜂窝电话、数码摄像机、通信系统或其他电子设备的一部分。电子设备400还可以是图形卡、网络接口卡或插入计算机的另一信号处理卡。半导体封装可包括微处理器、存储器、ASIC、逻辑电路、模拟电路、RF电路、分立有源或无源器件、或其他半导体管芯或电组件。
在图8b中，PCB 402提供了用于安装在PCB上的半导体封装的结构支撑和电互连的通用基板。使用蒸发、电解电镀、化学电镀、丝网印刷或其他合适的金属沉积工艺在PCB402的表面之上或层内形成导电信号迹线404。信号迹线404提供了半导体封装、所安装的组件和其他外部系统或组件之间的电通信。迹线404还根据需要向半导体封装提供了电源和接地连接。
在一些实施例中，半导体器件具有两个封装级。第一级封装是用于将半导体管芯机械且电附接到中间基板的技术。第二级封装涉及将中间基板机械且电附接到PCB 402。在其他实施例中，半导体器件可以仅具有第一级封装，其中，管芯直接被机械且电安装到PCB402。
为了说明的目的，在PCB 402上示出了几种类型的第一级封装，包括接合线封装446和倒装芯片448。此外，几种类型的第二级封装被示出为与封装150一起安装在PCB 402上，包括球栅格阵列（BGA）450、凸点芯片载体（BCC）452、接点栅格阵列（LGA）456、多芯片模块（MCM）458、四方扁平无引线封装（QFN）460、四方扁平封装462和嵌入式晶片级球栅格阵列（eWLB）464。导电迹线404将设置在PCB 402上的各种封装和组件电耦合到封装150，从而将封装150内的组件的使用给予PCB上的其他组件。
根据系统要求，配置有第一和第二级封装类型的任何组合的半导体封装的任何组合以及其他电子组件可以连接到PCB 402。在一些实施例中，电子设备400包括单个附接的半导体封装，而其他实施例要求多个互连的封装。通过在单个基板之上组合一个或多个半导体封装，制造商可将预制组件并入到电子器件和系统中。因为半导体封装包括了复杂的功能，所以可以使用较便宜的组件和流水线制造工艺来制造电子器件。所得到的器件不太可能会发生故障，并且制造成本更低，从而使消费者的成本更低。
尽管已经详细地说明了本发明的一个或多个实施例，但是本领域技术人员应当理解，在不偏离如所附权利要求中阐述的本发明的范围的情况下，可以对那些实施例进行修改和调整。

Claims (15)

1.一种制造半导体器件的方法，包括：
提供半导体封装，所述半导体封装包括，
基板，
第一组件，所述第一组件设置在所述基板之上，
封装物，所述封装物沉积在所述第一组件之上，以及
第二组件，所述第二组件设置在所述封装物之外的所述基板之上；
在所述第二组件之上设置金属掩模；
在所述半导体封装之上形成屏蔽层；以及
在形成所述屏蔽层之后，去除所述金属掩模。
2.根据权利要求1所述的方法，还包括在所述基板的接触焊盘上形成所述屏蔽层。
3.根据权利要求2所述的方法，其中，在形成所述屏蔽层时，从垂直方向延伸40度的所述接触焊盘上方的圆锥区域保持没有所述封装物和金属掩模。
4.根据权利要求3所述的方法，其中，所述金属掩模的朝向所述接触焊盘定向的表面是倾斜的。
5.根据权利要求3所述的方法，其中，所述封装物的朝向所述接触焊盘定向的表面是倾斜的。
6.根据权利要求1所述的方法，其中，在形成所述屏蔽层时，所述第二组件设置在所述掩模的腔内。
7.一种制造半导体器件的方法，包括：
提供第一半导体封装，所述第一半导体封装包括基板和沉积在所述基板的仅第一部分之上的封装物；
在所述基板的第二部分之上设置掩模；
在所述封装物之上形成第一屏蔽层；以及
去除所述掩模。
8.根据权利要求7所述的方法，还包括：
提供第二半导体封装；
在所述第一半导体封装之上形成所述第一屏蔽层之后，在所述第二半导体封装之上设置所述掩模；以及
在所述第二半导体封装之上形成第二屏蔽层。
9.根据权利要求7所述的方法，其中，所述掩模的朝向所述封装物定向的表面是倾斜的。
10. 根据权利要求7所述的方法，还包括：
使用拾取和放置机器将所述掩模设置在所述基板的所述第二部分之上；以及
使用所述拾取和放置机器去除所述掩模。
11.一种半导体器件，包括：
基板；
封装物，所述封装物沉积在所述基板之上；
掩模，所述掩模设置在所述封装物的覆盖区之外的所述基板之上，其包括设置在所述基板与所述掩模的顶部之间的所述掩模的腔；以及
屏蔽层，所述屏蔽层形成在所述封装物、基板和掩模之上。
12.根据权利要求11所述的半导体器件，还包括在所述掩模的所述腔中设置在所述基板上的电子组件。
13.根据权利要求11所述的半导体器件，其中，所述屏蔽层延伸至所述掩模与封装物之间的所述基板的接触焊盘。
14.根据权利要求13所述的半导体器件，其中，从所述接触焊盘正上方到与垂直方向成40度的所述接触焊盘上方的区域保持没有所述封装物和掩模。
15.根据权利要求11所述的半导体器件，其中，所述掩模包括朝向所述封装物定向的倾斜表面。
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