CN116469777A - 具有由金属条形成的隔间屏蔽的半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件具有衬底和设置在衬底之上的第一和第二电气组件。第一金属条在衬底之上设置在第一电气组件和第二电气组件之间。通过在载体之上设置掩模来形成第一金属条。在掩模中形成开口，并且在掩模之上溅射金属层。去除掩模以将金属层留在开口内作为第一金属条。第一金属条可以存储在带和卷中。

Description

具有由金属条形成的隔间屏蔽的半导体器件及其制造方法
技术领域
本发明一般地涉及半导体器件，并且更特别地，涉及具有由金属条形成的隔间屏蔽（compartment shield）的半导体器件及其制造方法。
背景技术
半导体器件通常在现代电子产品中发现。半导体器件执行各种各样的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将阳光变换成电以及为电视显示器创建视觉图像。半导体器件在通信、功率转换、网络、计算机、娱乐和消费产品的领域中发现。半导体器件也在军事应用、航空、汽车、工业控制器和办公设备中发现。
半导体器件通常使用两种复杂的制造工艺来制造：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包含被电连接以形成功能电路的有源和无源电气组件。有源电气组件（诸如晶体管和二极管）具有控制电流流动的能力。无源电气组件（诸如电容器、电感器和电阻器）创建执行电路功能所必要的电压和电流之间的关系。
后端制造指代将完成的晶片切割或单体化成个体半导体管芯并封装该半导体管芯以用于结构支撑、电互连和环境隔离。为了使半导体管芯单体化，晶片沿着晶片的称为锯道或划线的非功能区被刻划和断开。使用激光切割工具或锯片将晶片单体化。在单体化之后，将个体半导体管芯安装到封装衬底，所述封装衬底包括用于与其他系统组件互连的引脚或接触焊盘。然后将形成在半导体管芯之上的接触焊盘连接到封装内的接触焊盘。可以用导电层、凸块、柱形凸块、导电膏、接合线（bond wire）或其他合适的互连结构来进行电连接。将密封剂或其他模塑料沉积在封装之上以提供物理支撑和电隔离。然后将完成的封装插入到电系统中，并且使半导体器件的功能对其他系统组件可用。
图1a示出具有基础衬底材料102的半导体晶片100，所述基础衬底材料102诸如硅、锗、磷化铝、砷化铝、砷化镓、氮化镓、磷化铟、碳化硅或其他块体半导体材料。多个半导体管芯或组件104形成在晶片100上，由非有源、管芯间晶片区域或锯道106分开，如上面所描述的。锯道106提供切割区域，用以将半导体晶片100单体化成个体半导体管芯104。在一个实施例中，半导体晶片100具有100-450毫米（mm）的宽度或直径。
图1b示出半导体晶片100的一部分的截面图。每个半导体管芯104具有背部或非有源表面108和有源表面110，所述有源表面110包含模拟或数字电路，所述模拟或数字电路被实现为形成在管芯内或管芯之上且根据管芯的电设计和功能而电互连的有源器件、无源器件、导电层和电介质层。例如，电路可以包括：一个或多个晶体管、二极管和其他电路元件，其形成在有源表面110内以实现模拟电路或数字电路，诸如数字信号处理器（DSP）、ASIC、MEMS、存储器或其他信号处理电路。半导体管芯104也可以包含集成无源器件（IPD），诸如电感器、电容器和电阻器，以用于RF信号处理。半导体晶片100的背面108可以经历可选的背面研磨操作，该操作利用机械研磨或蚀刻工艺，以去除基底材料102的一部分并减小半导体晶片100和半导体管芯104的厚度。
使用PVD、CVD、电解电镀、无电镀工艺或其他合适的金属沉积工艺来在有源表面110之上形成导电层112。导电层112包括铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）、银（Ag）或其他合适的导电材料的一层或多层。导电层112作为电连接到有源表面110上的电路的接触焊盘而操作。
如图1b中所示，导电层112可以形成为距半导体管芯104的边缘第一距离并排设置的接触焊盘。替代地，导电层112可以形成为如下接触焊盘：其在多行中偏移以便第一行接触焊盘距管芯的边缘第一距离来设置，并且与第一行交替的第二行接触焊盘距管芯的边缘第二距离来设置。导电层112表示在半导体管芯104之上形成的最后导电层，其具有用于随后电互连到更大系统的接触焊盘。然而，在有源表面110上的实际半导体器件和用于信号路由的接触焊盘112之间可以形成一个或多个中间导电和绝缘层。
使用蒸发、电解电镀、无电镀、球滴或丝网印刷工艺来在导电层112之上沉积导电凸块材料。凸块材料可以是具有可选焊剂溶液的Al、Sn、Ni、Au、Ag、铅（Pb）、铋（Bi）、Cu、焊料以及其组合。例如，凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。使用合适的附着或接合工艺来将凸块材料接合到导电层112。可以通过将凸块材料加热到其熔点以上来使该材料回流以形成导电球或凸块114。在一个实施例中，导电凸块114形成在具有润湿层、阻挡层和粘附层的凸块下金属化（UBM）之上。导电凸块114也可以被压缩接合或热压接合到导电层112。导电凸块114表示一种类型的可以在导电层112之上形成以用于电连接到衬底的互连结构。互连结构也可以使用接合线、导电膏、柱形凸块、微凸块、导电柱或其他电互连。
在图1c中，使用锯片或激光切割工具118通过锯道106将半导体晶片100单体化成个体半导体管芯104。个体半导体管芯104可以被检查和电测试，以标识单体化后的KGD。
半导体器件通常易受以下各项的影响：电磁干扰（EMI）、射频干扰（RFI）、谐波失真或其他器件间干扰，诸如电容性、电感性或电导耦合，也称为串扰，其可干扰半导体器件的工作。高速模拟电路（例如射频（RF）滤波器）或数字电路也生成干扰。通常形成屏蔽层以屏蔽封装内的电子零件免受EMI和其他干扰。
干扰也可以是器件内的。半导体封装通常将具有隔间屏蔽，以将一个或多个组件与封装内的其他组件进行屏蔽。图2a示出可能形成以分隔封装的盖子或罐（can）120的示例。罐120具有四个连接的侧面，以围绕四面半导体管芯104完全且连续地延伸。
图2b示出作为制造工艺的一部分被添加到封装124的罐120。罐120位于衬底126上并围绕半导体管芯104a。通过罐120的导电材料，保护半导体管芯104a免受由半导体管芯104b生成的EMI，并且反之亦然。罐120可以通过衬底126耦合到地，以改善屏蔽。密封剂130沉积在图2c和2d中的封装124之上以完成封装。图2c示出截面图，而图2d示出自顶向下的平面图。
罐120针对屏蔽奏效，但也呈现显著的问题。作为表面安装工艺的一部分来安装罐120，但是除了用于安装其他组件的机器之外，还需要额外的机器来安装罐。附加的机器降低生产率并增加成本。此外，不同的罐120必须针对其中期望罐的每个不同情形来被设计和制造，例如总体上不同尺寸的管芯或不同的组件。因此，存在对一种改进的隔间屏蔽制造工艺和器件的需要。
附图说明
图1a-1c图示具有由锯道分开的多个半导体管芯的半导体晶片；
图2a-2d图示使用屏蔽罐进行隔间屏蔽；
图3a-3h图示形成用于屏蔽用途的金属条；
图4a-4d图示将金属条包装成带和卷中；
图5a-5h图示使用金属条来形成隔间屏蔽；
图6a和6b图示其他实施例；和
图7a和7b图示将屏蔽半导体封装集成到电子器件中。
具体实施方式
在参考各图的以下描述中，在一个或多个实施例中描述本发明，在各图中，类似的数字表示相同或类似的元素。虽然根据用于实现本发明目的的最佳模式来描述本发明，但是本领域技术人员将领会到，本发明旨在覆盖可包括在如由所附权利要求及其等同物限定的本发明的精神和范围内的替换方案、修改和等同物，所附权利要求及其等同物由以下公开和附图支持。如本文中所使用的术语“半导体管芯”指代单数形式和复数形式的词语两者，并且因此可以指代单个半导体器件和多个半导体器件两者。
胜过如在现有技术中那样将预形成的罐用于隔间屏蔽，下面的公开教导了从使用正常的表面安装技术（SMT）工艺放置的各个金属条中形成隔间屏蔽。图3a-3h图示形成要在隔间屏蔽中使用的金属条的工艺。金属条的形成在图3a和3b中以基膜、衬底或载体200和在载体之上形成的掩模层202开始。图3a示出俯视图，并且图3b示出同一工艺步骤的截面图。掩模202可以是设置在载体200之上的粘附带，或者是作为液体喷涂或以其他方式涂覆到载体200上并且然后固化的绝缘或光致抗蚀剂层。
在图3c和3d中，开口210形成在掩模202中。图3c示出俯视图，并且图3d示出同一工艺步骤的截面图。开口210将限定正在形成的金属条的尺寸和形状。开口210可以根据正在形成的金属条的需要而具有任何合适的长度和宽度。开口210的占用空间（footprint）限定了金属条的长度和宽度，而如果开口完全用金属填充，则掩模202的厚度限定了金属条的高度。使用激光切割工具212烧掉掩模202中需要开口的各部分来形成开口210。在其他实施例中，使用光刻工艺来形成开口210。开口210完全延伸通过掩模202，以暴露掩模下的载体200。取决于载体200的尺寸和正使用的设备的能力，可以形成任何数目和尺寸的开口210。
在图3e和3f中，导电层220形成在载体200和掩模202之上，包括延伸进入并完全填充开口210。图3e示出自顶向下的截面图，并且图3f示出从同一工艺步骤的侧面的截面图。使用任何合适的金属沉积技术来形成导电层220，例如化学气相沉积、物理气相沉积、其他溅射方法、喷涂或电镀。箭头222指示自顶向下发生到载体200和掩模202上的金属溅射。溅射的材料可以是铜、钢、铝、金、钛、其组合或任何其他合适的导电材料。在一些实施例中，导电层220可以通过溅射在例如不锈钢-铜-不锈钢或钛-铜的不同材料的多层上而制成。
在图3g和3h中，掩模202连同形成在掩模上的导电层220的各部分一起被去除。图3g示出自顶向下的图，并且图3h示出同一工艺步骤的截面图。通过溶解掩模的化学溶剂去除掩模202。在其他实施例中，通过剥离或其他合适的手段来去除掩模202。去除掩模202在载体200上留下与形成开口210基本相同尺寸和形状的金属条230。在一些实施例中，导电层220被溅射成具有基本平坦的顶表面，使得剩余的条230具有基本均匀的厚度与需要的高度。在其他实施例中，在去除掩模202之前或之后，导电层220被背面研磨以创建具有均匀厚度的条230。金属条230不一定需要具有全部平坦的表面。与具有约200μm的最小壁厚度的常规金属沉积技术相比，通过溅射形成金属条230允许形成更小的条。溅射允许形成具有80μm或更小厚度的条230。
图4a-4d图示将金属条230包装成带和卷中；图4a和4b图示分离条230以使拾取和放置操作更容易的可选初始步骤。在图4a中，具有条230的载体200被切割成多个条带240。在图4b中，载体200可选地被进一步切割成个体单元242。使用锯片、激光或其他适当的切割工具来切割载体200。使用扩展台或其他合适的装置来使条带240或单元242彼此展开，以使条230更容易针对拾取和放置设备来抓取。
图4c示出拾取和放置喷嘴（nozzle）250将条230抓离条带240。喷嘴250被附着到真空软管，并通过喷嘴底部中的开口来抽吸空气。当喷嘴250接近条230时，条通过从周围环境到喷嘴内的气压差来附着到喷嘴。在喷嘴250保持条230时，条可以由喷嘴移动和旋转，以根据需要来放置条。
图4d示出喷嘴250被移动以将条230放置到带和卷式存储装置260中。带和卷式存储装置260包括具有多个袋子264的载带262。每个袋子264被设计成容纳单个条230。盖带放置在载带262之上，以将条230保持在袋子264中，并且然后载带缠绕在卷266周围。一旦用带262缠绕成所需数目的单元，卷266就可以运送给客户以在制造半导体封装中使用。将条230设置到带和卷式存储装置260上是可选的。在其他实施例中，半导体封装的同一制造商制造条230，并且然后将条230直接从条带240设置到正在制造的半导体封装。
图5a-5h图示使用条230来形成隔间屏蔽作为半导体封装270的一部分。图5a示出封装270的平面图，其中半导体管芯104a和104b安装在衬底272上。半导体管芯104a和104b仅仅是彼此屏蔽的示例性组件。代替半导体管芯104之一或者除了半导体管芯104之一之外，衬底272上的组件可以包括分立的有源和无源组件或者任何其他电气组件。例如，半导体管芯104a可能需要被屏蔽以免受由表面安装无源组件形成的RF滤波器的影响。
图5b示出在衬底272之上设置在半导体管芯104a和104b之间的条230a的截面图。喷嘴250可以是与图4c中所示的相同或不同的喷嘴。喷嘴250用于从条带240或带和卷式存储装置260中拾取各个条230，并将它们移动到封装衬底272之上的期望位置中。喷嘴250可以被编程来在将条放置到衬底272上之前将条230浸入到焊膏中。替代地，焊膏可以在放置条230之前被印刷到衬底272上。焊膏稍后被回流以将条230机械地附着到衬底272。在其他实施例中，在条230和衬底272之间使用其他附着机构。图5c在平面图中示出放置的条230a。
在图5d中，使用喷嘴250拾取第二条230b，并将其放置在半导体管芯104a的与条230a相对的侧上。图5e在平面图中示出放置的条230a和230b。图5f示出正被放置的第三条230c。喷嘴250除了在x、y和z方向上移动之外，还可以旋转。图5f示出已经使用喷嘴250来将条230c转动90度。条230c被放置在半导体管芯104a的垂直侧上的条230a和230b之间。
图5g示出具有四个条230a-230d的平面图，所述四个条230a-230d被放置成在所有四侧上围绕半导体管芯104a。条230a-230d以任何合适的顺序来放置。在一个实施例中，条230以顺时针或逆时针方式来放置，例如，以条230d、230b、230c以及最后230a的顺序，而不是首先将条放置在彼此相对的侧上。
在图5h中，将密封剂280沉积在封装270之上。如果需要，密封剂280可选地被背面研磨以暴露条230。在一些实施例中，封装270被形成为面板，并且然后在沉积密封剂280之后被单体化成图5h中所示的个体单元。可以在密封剂280之上形成屏蔽层。屏蔽层可以溅射在封装270之上，以接触条230的顶表面，并且可选地向下延伸到封装的侧面，以接触包括形成在衬底内的导电层的衬底272的侧面。
条230a-230d围绕半导体管芯104a，并且具有与现有技术中使用的罐类似的效果。然而，条230使用起来更容易得多，并且允许可以在不必制造不同条的情况下改变的灵活布局。通过将金属溅射或喷涂到掩模开口210中来形成金属条230使得能够形成在200μm以下的条230，这在现有技术中是不可行的。使用传统的拾取和放置设备来放置条230，例如，同样的喷嘴250，其也用于将半导体管芯104和其他分立的电气组件放置到衬底272上，并且因此可以用于更便宜和更简单的生产线。
图6a和6b图示替代的金属条实施例。图6a示出用较小的条290形成的封装270a。条290具有与条230相同的厚度和高度，但是具有较短的长度。条290的较短长度允许单一长度的条用于更多种情形中，并制造更多不同的壁形状。例如，在图6a中的半导体管芯104a的顶侧和底侧上具有三个条290允许条的长度比单个条230更接近地对应于半导体管芯的长度。使用具有较短长度的条290将允许分隔的路径符合更紧的转弯或曲线。
在图6b中，较短的条290与较长的条230结合使用，以形成半导体封装270b。条230和条290的任何合适的组合可用于在封装270内创建各种各样的隔间。根据特定封装或屏蔽形状中期望的灵活性的需要，金属条可以以任何合适的长度、宽度和高度来形成。在图6b中，较短的条290用于在半导体管芯104a和104b之间形成隔间壁292，其将封装270分成两个区域。壁294从壁292沿着半导体管芯104a的侧面延伸。两个较长的条230不将装配在壁292和封装270的侧面之间，因此结合较长的条230利用较短的条290提供更完整的屏蔽。隔间296通过壁292和294与半导体管芯104a和104b两者完全分开，并且可以包括安装到衬底272上的附加有源或无源组件。
图7a和7b图示将上述半导体封装（例如，封装270）并入到电子器件340中。图7a图示安装到印刷电路板（PCB）或其他衬底342上作为电子器件340的一部分的封装270的部分截面。在制造期间，以与在管芯104上形成凸块112类似的工艺来在衬底262的底部上形成凸块346，并且然后回流到PCB 342的导电层344上以将封装270物理地附着和电气地连接到PCB。在其他实施例中，使用热压或其他合适的附着和连接方法。在一些实施例中，在封装270和PCB 342之间使用粘合剂或底部填充层。半导体管芯104通过衬底262电耦合到导电层344。
图7b图示包括PCB 342的电子器件340，其中，包括封装270的多个半导体封装安装在PCB的表面上。电子器件340可以具有一种类型的半导体封装，或者多种类型的半导体封装，这取决于应用。电子器件340可以是使用半导体封装来执行一个或多个电功能的独立系统。替代地，电子器件340可以是较大系统的子组件。例如，电子器件340可以是平板计算机、蜂窝电话、数码相机、通信系统或其他电子器件的一部分。电子器件340也可以是图形卡、网络接口卡或插入到计算机中的另一信号处理卡。半导体封装可以包括微处理器、存储器、ASIC、逻辑电路、模拟电路、RF电路、分立的有源或无源器件或者其他半导体管芯或电气组件。
在图7b中，PCB 342提供用于安装在PCB上的半导体封装的结构支撑和电互连的通用衬底。使用蒸发、电解电镀、无电镀、丝网印刷或其他合适的金属沉积工艺来在PCB 342的表面之上或在PCB 342的各层内形成导电信号迹线344。信号迹线344提供半导体封装、安装的组件和其他外部系统或组件之间的电通信。迹线344还根据需要向半导体封装提供电源和接地连接。
在一些实施例中，半导体器件具有两个封装级。第一级封装是一种用于将半导体管芯机械地和电气地附着到中间衬底的技术。第二级封装涉及将中间衬底机械地和电气地附着到PCB 342。在其他实施例中，半导体器件可以仅具有第一级封装，其中，管芯被机械地和电气地直接安装到PCB 342。
为了说明的目的，在PCB 342上示出几种类型的第一级封装，包括接合线封装346和倒装芯片348。另外，几种类型的第二级封装被示出为连同封装270一起安装在PCB 342上，包括球栅阵列（BGA）350、凸块芯片载体（BCC）352、连接盘栅格阵列（LGA）356、多芯片模块（MCM）358、四方扁平无引线封装（QFN）360、四方扁平封装362以及嵌入式晶片级球栅阵列（eWLB）366。导电迹线344将设置在PCB 342上的各种封装和组件电耦合到封装270，从而给予封装270内的组件到PCB上的其他组件的使用。
取决于系统要求，以第一和第二级封装样式的任何组合配置的半导体封装的任何组合以及其他电子组件可以连接到PCB 342。在一些实施例中，电子器件340包括单个附着的半导体封装，而其他实施例要求多个互连的封装。通过在单个衬底之上组合一个或多个半导体封装，制造商可以将预制的组件并入到电子器件和系统中。因为半导体封装包括复杂的功能，所以可以使用较不昂贵的组件和简化的制造工艺来制造电子器件。结果得到的器件较不可能出现故障，并且制造起来较不昂贵，从而导致消费者的较低成本。
虽然已经详细地说明了本发明的一个或多个实施例，但是技术人员将领会到，在不脱离如下面权利要求中阐述的本发明的范围的情况下，可以作出对那些实施例的修改和改编。

Claims (15)

1.一种制造半导体器件的方法，包括：
提供衬底；
在衬底之上设置第一电气组件；
在衬底之上设置第二电气组件；和
在衬底之上在第一电气组件和第二电气组件之间设置第一金属条。
2.根据权利要求1所述的方法，还包括通过以下各项来形成第一金属条：
提供载体；
在载体之上设置掩模；
在掩模中形成开口；
在掩模之上溅射金属层；和
去除掩模以将金属条留在载体上。
3.根据权利要求2所述的方法，还包括使用拾取和放置工艺或器件将第一金属条从载体移动到带和卷式存储装置。
4.根据权利要求1所述的方法，还包括将第二金属条设置在衬底之上，其中第一电气组件在第一金属条和第二金属条之间。
5.根据权利要求4所述的方法，还包括将第三金属条和第四金属条设置在衬底之上，其中第一电气组件在所述第三金属条和第四金属条之间。
6.根据权利要求1所述的方法，还包括在衬底之上设置第二金属条，其中第二金属条的长度不同于第一金属条的长度。
7.一种制造半导体器件的方法，包括：
提供电气组件；和
邻近电气组件设置第一金属条。
8.根据权利要求7所述的方法，还包括邻近电气组件设置第二金属条、第三金属条和第四金属条，其中第一金属条、第二金属条、第三金属条和第四金属条组合起来大体上围绕电气组件。
9.根据权利要求7所述的方法，还包括在邻近电气组件设置第一金属条之前，从带和卷式存储装置中去除第一金属条。
10.根据权利要求7所述的方法，还包括使用拾取和放置喷嘴来设置第一金属条。
11.一种半导体器件，包括：
电气组件；和
邻近电气组件设置的第一金属条。
12.根据权利要求11所述的半导体器件，还包括设置在衬底之上与电气组件邻近的第二金属条。
13.根据权利要求12所述的半导体器件，其中第二金属条的长度不同于第一金属条的长度。
14.根据权利要求12所述的半导体器件，还包括设置在衬底之上的第三金属条和第四金属条，其中第一金属条、第二金属条、第三金属条和第四金属条组合起来大体上围绕电气组件。
15.根据权利要求11所述的半导体器件，还包括沉积在衬底、电气组件和第一金属条之上的密封剂。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3851607B2 (ja) * 2002-11-21 2006-11-29 ローム株式会社 半導体装置の製造方法
KR20060087273A (ko) * 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
TWI540698B (zh) 2010-08-02 2016-07-01 日月光半導體製造股份有限公司 半導體封裝件與其製造方法
US10134686B2 (en) * 2016-09-30 2018-11-20 Avago Technologies International Sales Pte. Limited Systems and methods for providing electromagnetic interference (EMI) compartment shielding for components disposed inside of system electronic packages
US10410972B2 (en) * 2017-02-23 2019-09-10 Qorvo Us, Inc. Integrated module with electromagnetic shielding
US10418332B2 (en) 2017-03-13 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming partition fence and shielding layer around semiconductor components
US20180374798A1 (en) * 2017-06-24 2018-12-27 Amkor Technology, Inc. Semiconductor device having emi shielding structure and related methods
KR20200001102A (ko) 2018-06-26 2020-01-06 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US10910322B2 (en) * 2018-12-14 2021-02-02 STATS ChipPAC Pte. Ltd. Shielded semiconductor package with open terminal and methods of making
US11587828B2 (en) * 2020-08-11 2023-02-21 Nanya Technology Corporation Semiconductor device with graphene conductive structure and method for forming the same

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