CN114256099A - 半导体制造装置、基片输送方法和程序 - Google Patents

半导体制造装置、基片输送方法和程序 Download PDF

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Abstract

本发明提供在对多个基片进行串行输送从而进行规定处理时，能够抑制对多个基片的处理结果的偏差的半导体制造装置、基片输送方法和程序。本发明的半导体制造装置具有：用于对多个基片进行所希望的处理的多个处理模块；和用于对多个处理模块串行输送多个基片的多个输送模块，该半导体制造装置的特征在于，包括：调度功能部，其能够以各个所希望的处理的工序所需要的时间之差在容许的时间范围内的方式计算循环时间，并基于循环时间生成多个基片的输送计划；和输送控制功能部，其能够按照生成的输送计划来控制多个输送模块，使得在处理模块中串行输送多个基片。

Description

半导体制造装置、基片输送方法和程序
技术领域
本发明涉及半导体制造装置、基片输送方法和程序。
背景技术
例如，已知在对各自进行规定的处理的多个处理模块依次输送基片从而对基片进行一系列的处理时，能够抑制生产率的降低，并且抑制基片的处理结果的不均匀的技术(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2020-9837号公报
发明内容
发明要解决的技术问题
本发明提供在对多个基片进行串行输送从而进行所希望的处理时，能够抑制对多个基片的处理结果的偏差的技术。
用于解决技术问题的手段
本发明的一个方式是一种半导体制造装置，其具有：用于对多个基片进行所希望的处理的多个处理模块；和用于对所述多个处理模块串行输送所述多个基片的多个输送模块，所述半导体制造装置的特征在于，包括：调度功能部，其能够以各个所述所希望的处理的工序所需要的时间之差在容许的时间范围内的方式计算循环时间，并基于所述循环时间生成所述多个基片的输送计划；和输送控制功能部，其能够按照生成的所述输送计划来控制所述多个输送模块，使得在所述处理模块中串行输送所述多个基片。
发明效果
采用本发明，能够提供在对多个基片进行串行输送从而进行所希望的处理时，能够抑制对多个基片的处理结果的偏差的技术。
附图说明
图1是本实施方式的半导体制造装置的一个例子的概略截面图。
图2是表示本实施方式的半导体制造装置的晶片的输送路径的一个例子的概略截面图。
图3是本实施方式的半导体制造装置的控制部的一个例子的硬件构成图。
图4是本实施方式的半导体制造装置的控制部的一个例子的功能框图。
图5是对按照不使用送出间隔指定功能和循环时间一定输送功能生成的晶片的输送计划的串行输送的控制进行说明的一个例子的图。
图6是在图5的情况下在工序处理实际时间存储部中保存的工序处理实际时间的一个例子的构成图。
图7是对按照使用送出间隔指定功能生成的晶片的输送计划的串行输送的控制进行说明的一个例子的图。
图8是在图7的情况下在工序处理实际时间存储部中保存的工序处理实际时间的一个例子的构成图。
图9是对按照使用送出间隔指定功能和循环时间一定输送功能生成的晶片的输送计划的串行输送的控制进行说明的一个例子的图。
图10是对循环时间一定输送功能的阶段(Phase)进行说明的一个例子的图。
图11是表示2阶段输送的一个例子的图。
图12是表示2阶段输送的另一个例子的图。
图13是表示处理后待机的一个例子的说明图。
图14是表示处理前待机的一个例子的说明图。
图15是表示即刻送出的一个例子的说明图。
图16是表示在没有即刻送出处理模块的情况下的循环时间内的各处理模块和输送模块的动作内容的一个例子的图。
图17是表示在具有即刻送出处理模块的情况下的循环时间内的各处理模块和输送模块的动作内容的一个例子的图。
图18是在图9的情况下在工序处理实际时间存储部中保存的工序处理实际时间的一个例子的构成图。
附图标记说明
1半导体制造装置，2处理部，3送入送出部，4控制部，121输送控制功能部，122晶片检测部，123工序处理实际时间存储部，124调度功能部，PM1～PM10处理模块，TM1～TM5输送模块。
具体实施方式
下面，参照附图对用于实施本发明的方式进行说明。
图1是本实施方式的半导体制造装置的一个例子的概略截面图。半导体制造装置1能够对基片W实施多个处理(蚀刻、成膜、灰化等所希望的处理)。半导体制造装置1具有处理部2、送入送出部3和控制部4。基片W没有特别限定，例如为半导体晶片(下面仅称为晶片)。
送入送出部3能够对处理部2送入送出以晶片为一个例子的基片。处理部2具有用于对晶片实施所希望的真空处理的多个(在本实施方式中为10个)处理模块PM1～PM10。能够利用第1输送装置11对多个处理模块PM1～PM10串行输送(依次输送)晶片。
第1输送装置11具有多个输送模块TM1～TM5。输送模块TM1～TM5分别具有被保持为真空的平面形状为六边形的容器30a、30b、30c、30d和30e。另外，输送模块TM1～TM5具有设置在容器30a、30b、30c、30d和30e中的多关节构造的输送机构31a、31b、31c、31d和31e。
在输送模块TM1～TM5的输送机构31a、31b、31c、31d和31e之间，分别设置有作为输送缓冲部的交接部41、42、43、44。输送模块TM1～TM5的容器30a、30b、30c、30d和30e连通而构成一个输送室12。此外，输送室12在图中Y方向上延伸。处理模块PM1～PM10经由可开关的闸阀G在输送室12的两侧各连接有5个。处理模块PM1～PM10的闸阀G在输送模块TM1～TM5访问处理模块PM1～PM10时打开，在进行所希望的处理时关闭。
送入送出部3与处理部2的一端侧连接。送入送出部3包括大气输送室(EFEM)21、3个装载端口22、对准模块23、2个负载锁定模块LLM1和LLM2、以及第2输送装置24。大气输送室21与装载端口22、对准模块23以及负载锁定模块LLM1和LLM2连接。另外，第2输送装置24设置在大气输送室21内。
大气输送室21呈以图中X方向为长边方向的长方体状。3个装载端口22设置在大气输送室21的与处理部2相反的一侧的长边壁部。装载端口22具有载置台25和输送口26。载置台25能够载置作为用于收纳多个晶片的基片收纳容器的FOUP 20。载置台25上的FOUP 20经由输送口26以密闭的状态与大气输送室21连接。对准模块23与大气输送室21的一个短边壁部连接。在对准模块23中进行晶片的对准。
2个负载锁定模块LLM1和LLM2是用于使得能够在处于大气压下的大气输送室21和处于真空气氛下的输送室12之间进行晶片的输送的部件，能够在大气压和与输送室12相同程度的真空之间改变压力。2个负载锁定模块LLM1和LLM2各自具有2个输送口。一个输送口经由闸阀G2与大气输送室21的处理部2侧的长边壁部连接。另一个输送口经由闸阀G1与处理部2的输送室12连接。
负载锁定模块LLM1在将晶片从送入送出部3向处理部2输送时使用。负载锁定模块LLM2在将晶片从处理部2向送入送出部3输送时使用。此外，也可以在负载锁定模块LLM1和LLM2中进行脱气处理等处理。
大气输送室21内的第2输送装置24具有多关节构造，用于对装载端口22上的FOUP20、对准模块23、以及负载锁定模块LLM1和LLM2进行晶片的输送。具体而言，第2输送装置24能够从装载端口22的FOUP 20取出未处理的晶片，向对准模块23输送，并将晶片从对准模块23向负载锁定模块LLM1输送。另外，第2输送装置24能够接收从处理部2被输送到负载锁定模块LLM2的处理后的晶片，并将其向装载端口22的FOUP 20输送。在图1中，表示出了第2输送装置24的用于接收晶片的拾取器为1个的例子，但是拾取器也可以为2个。
由上述的第1输送装置11和第2输送装置24构成半导体制造装置1的输送部。上述的处理部2在输送室12的一侧从负载锁定模块LLM1侧起依次配置有处理模块PM1、PM3、PM5、PM7和PM9，在输送室12的另一侧从负载锁定模块LLM2侧起依次配置有处理模块PM2、PM4、PM6、PM8和PM10。在第1输送装置11中，从负载锁定模块LLM1和LLM2侧起依次配置有输送模块TM1、TM2、TM3、TM4和TM5。
输送模块TM1的输送机构31a能够访问负载锁定模块LLM1和LLM2、处理模块PM1和PM2、以及交接部41。输送模块TM2的输送机构31b能够访问处理模块PM1、PM2、PM3和PM4、以及交接部41和42。
输送模块TM3的输送机构31c能够访问处理模块PM3、PM4、PM5和PM6、以及交接部42和43。输送模块TM4的输送机构31d能够访问处理模块PM5、PM6、PM7和PM8、以及交接部43和44。输送模块TM5的输送机构31e能够访问处理模块PM7、PM8、PM9和PM10、以及交接部44。
第2输送装置24和第1输送装置11的输送模块TM1～TM5如图1所示的那样构成。因此，如图2所示，从FOUP 20被取出的晶片在处理部2沿着大致U字形的路径P在一个方向上被串行输送从而在各处理模块PM1～PM10中进行处理，并返回到FOUP 20。即，晶片按处理模块PM1、PM3、PM5、PM7、PM9、PM10、PM8、PM6、PM4、PM2的顺序被串行输送，从而进行所希望的处理。
半导体制造装置1例如能够用于制造MRAM(Magnetoresistive Random AccessMemory：磁阻式随机存取存储器)中使用的层叠膜(MTJ膜)。MTJ膜的制造存在前清洗处理、成膜处理、氧化处理、加热处理、冷却处理等多个所希望的处理，这些所希望的处理各自在处理模块PM1～PM10中进行。处理模块PM1～PM10中的1个以上可以为使晶片待机的待机模块。
控制部4用于控制半导体制造装置1的各构成部、例如输送模块TM1～TM5(输送机构31a～31e)、第2输送装置24、处理模块PM1～PM10、负载锁定模块LLM1和LLM2、输送室12、以及闸阀G、G1和G2。控制部4例如为计算机。
图3是控制部的一个例子的硬件构成图。图3中的控制部4包括主控制部101、输入装置102、输出装置103、显示装置104、存储装置105、外部接口106和用于将它们彼此连接的总线107。输入装置102为键盘、鼠标、触摸面板等。输出装置103为打印机等。显示装置104为显示器等。
主控制部101包括CPU(Central Processing Unit：中央处理器)111、RAM(RandomAccess Memory：随机存取存储器)112和ROM(Read Only Memory：只读存储器)113。存储装置105能够进行控制所需要的程序和信息的记录和读取。存储装置105具有HDD(Hard DiskDrive：硬盘驱动器)等计算机可读取的存储介质。在存储介质中存储有对晶片的所希望的处理的方案等。
在控制部4中，CPU 111使用RAM 112作为操作区域，执行被存储在ROM 113或者存储装置105的存储介质中的程序，从而使半导体制造装置1执行晶片的处理。
图4是控制部的一个例子的功能框图。图4主要表示出了晶片的输送控制功能。控制部4包括输送控制功能部121、晶片检测部122、工序处理实际时间存储部123、调度功能部124。此外，控制部4还具有输送控制功能以外的其它功能，在此省略图示和说明。
输送控制功能部121能够按照调度功能部124生成的后述的晶片的输送计划来控制输送模块TM1～TM5(输送机构31a～31e)和第2输送装置24。具体而言，输送控制功能部121能够进行控制使得晶片从FOUP 20被送出，经由对准模块23、负载锁定模块LLM1到达处理部2。另外，输送控制功能部121能够进行控制使得晶片按照图2所示的顺序被串行输送到各处理模块PM1～PM10。而且，输送控制功能部121能够进行控制使得晶片经由负载锁定模块LLM2返回到FOUP 20。
晶片检测部122用于检测半导体制造装置1内的晶片的位置。由晶片检测部122检测到的晶片的位置和滞留在该位置的滞留时间被保存在工序处理实际时间存储部123中。由晶片检测部122检测到的晶片的位置可以显示在显示装置104的装置画面上。另外，由晶片检测部122检测到的晶片的位置可以通知给输送控制功能部121和调度功能部124。
工序处理实际时间存储部123用于保存各个所希望的处理的工序所需要的时间(工序处理实际时间)。工序处理实际时间，如后述的那样，能够由所希望的处理的实际时间和输送处理的实际时间表示。所希望的处理的实际时间和输送处理的实际时间，能够利用由晶片检测部122检测到的晶片的位置和滞留在该位置的滞留时间来计算。
调度功能部124用于生成晶片的输送计划，使得能够利用后述的送出间隔指定功能和循环时间一定输送功能，抑制各个晶片滞留在处理模块PM1～PM10内的时间的偏差。
下面，为了使得容易理解本实施方式，具体地说明按照不使用后述的送出间隔指定功能和循环时间一定输送功能生成的晶片的输送计划、使用后述的送出间隔指定功能生成的晶片的输送计划、和使用后述的送出间隔指定功能和循环时间一定输送功能生成的晶片的输送计划的串行输送的控制。
图5是对按照不使用送出间隔指定功能和循环时间一定输送功能生成的晶片的输送计划的串行输送的控制进行说明的一个例子的图。此外，在图5中概略地表示出了图1和图2所示的半导体制造装置1。在此，说明处理模块PM7的处理时间最长(为最大处理时间)的例子。
在图5的例子中，在所希望的处理后，只要可能，立刻被从处理模块PM1～PM10送出。因此，在图5的例子中，在最大处理时间的处理模块PM7的跟前产生待机。
图5的(A)中，在处理模块PM7中没有晶片，第一个晶片“101”在处理模块PM5中的所希望的处理的结束后，立刻被送入处理模块PM7。图5的(B)中，在处理模块PM7中有所希望的处理未完成的晶片“104”，因此，第五个晶片“105”即使在处理模块PM5中的所希望的处理结束，也无法立刻送入处理模块PM7。如上所述，在图5的例子中，第一个晶片和第二个以后的晶片，在处理模块PM7之前的处理模块PM1、PM3和PM5中的滞留时间不同(有偏差)，有可能产生晶片间的处理结果的偏差。
图6是在图5的情况下在工序处理实际时间存储部中保存的工序处理实际时间的一个例子的构成图。图6的纵轴按照晶片被串行输送的顺序表示晶片被串行输送的各种模块。图6的横轴按照进行所希望的处理的顺序表示进行所希望的处理的晶片。另外，图6的纵轴中的“处理前”(“Before”)表示向各种模块送入的送入时间。图6的纵轴中的“处理后”(“After”)表示从各种模块送出的送出时间。图6的纵轴中的“方案”(“Recipe”)表示各种模块中的处理时间。
此外，图6是处理模块PM7为最大处理时间的例子，因此，在处理模块PM7的部分记载有“瓶颈模块”。例如，当在图6中参照处理模块PM7的跟前的处理模块PM5的送出时间“处理后”(“After”)时，可知第一个晶片“101”的送出时间为“12秒”，但是，第二个以后为“43秒以上”。
如上所述，在图5和图6所示的串行输送的控制中，在处理时间长的处理模块PM7的跟前产生待机，第一个晶片和第二个以后的晶片的滞留时间不同。
图7是对按照使用送出间隔指定功能生成的晶片的输送计划的串行输送的控制进行说明的一个例子的图。此外，在图7中概略地表示出了图1和图2所示的半导体制造装置1。在此，说明处理模块PM7的处理时间最长(为最大处理时间)的例子。送出间隔指定功能是使从装载端口22送出晶片的送出间隔为指定的时间的功能。
图7的(A)中，在处理模块PM7中没有晶片，在第一个晶片“105”在处理模块PM5中的所希望的处理的结束后，立刻被送入处理模块PM7。如上所述，在图7的(A)的例子中，在最大处理时间的处理模块PM7的跟前没有产生待机。
但是，在按照使用送出间隔指定功能生成的晶片的输送计划的串行输送的控制中，如图7的(B)所示，存在输送模块TM1、TM2、TM3、TM4和TM5发生冲突(相互争夺)的时刻。在图7的(B)的例子中，将晶片“113”从处理模块PM1向处理模块PM3输送。因此，从处理模块PM4向处理模块PM2输送的晶片“108”要待机至晶片“113”的输送结束。
如上所述，在图7的例子中，存在产生由输送模块TM1、TM2、TM3、TM4和TM5的冲突导致的待机的情况，输送存在待机的晶片和输送不存在待机的晶片，滞留时间不同(有偏差)，有可能产生晶片间的处理结果的偏差。
图8是在图7的情况下在工序处理实际时间存储部中保存的工序处理实际时间的一个例子的构成图。图8的纵轴与图6同样地按照晶片被串行输送的顺序表示晶片被串行输送的各种模块。图8的横轴与图6同样地按照进行所希望的处理的顺序表示进行所希望的处理的晶片。
图8为处理模块PM7为最大处理时间的例子，但是，没有产生图6所示的那样的处理模块PM7的跟前的待机。但是，在图8中可知，由输送模块TM1、TM2、TM3、TM4和TM5的冲突导致的待机，例如，处理模块PM1的晶片“112”“115”和“116”的送出时间、处理模块PM5的晶片“109”“110”“122”和“125”的送出时间与其它的晶片相比耗费时间。
如上所述，在图7和图8所示的串行输送的控制中，会产生由输送模块TM1、TM2、TM3、TM4和TM5的冲突导致的待机，因有无产生待机而导致滞留时间不同。
图9是对按照使用送出间隔指定功能和循环时间一定输送功能生成的晶片的输送计划的、串行输送的控制进行说明的一个例子的图。此外，在图9中，概略地表示出了图1和图2所示的半导体制造装置1。在此，说明处理模块PM7的处理时间最长(为最大处理时间)的例子。循环时间一定输送功能是以不产生输送模块TM1、TM2、TM3、TM4和TM5的冲突的方式，按照阶段(Phase)的节奏来输送晶片的功能。
首先，使用图10进行循环时间一定输送功能的阶段(Phase)的定义。图10是对循环时间一定输送功能的阶段(Phase)进行说明的一个例子的图。在图10中，表示出了右列输送、列间输送和左列输送的3阶段输送的例子，将右列输送、列间输送和左列输送那样的一系列的输送的块称为阶段。
图7的(B)所示的那样的输送模块TM2的冲突，在利用(共用)同一输送模块TM2的处理模块PM1和PM4中，晶片能够同时输送的情况下会产生。为了防止在图7的(B)中作为一个例子表示的输送模块TM1、TM2、TM3、TM4和TM5的冲突，在图9的循环时间一定输送功能中，按照对右列的处理模块PM2、PM4、PM6、PM8和PM10的晶片进行输送的右列输送、从处理模块PM9向PM10输送晶片的列间输送、对左列的处理模块PM1、PM3、PM5和PM7的晶片进行输送的左列输送的流程来输送晶片。图9的(A)表示右列输送的情形。图9的(B)表示左列输送的情形。
如图9的(A)和图9的(B)所示，在仅左列输送的串行输送和仅右列输送的串行输送时，不共用输送模块TM1、TM2、TM3、TM4和TM5，不会产生冲突。
输送模块TM1、TM2、TM3、TM4和TM5存在能够与晶片的所希望的处理相应地一起进行串行输送的时刻。将各自能够同时进行串行输送的时刻汇总而得到的成为阶段。例如，在图10所示的循环时间一定输送功能中，通过与右列输送→列间输送→左列输送的阶段相应地串行输送晶片，能够以一定循环持续输送全部晶片。
图10表示按照处理模块PM1、PM3、PM5、PM6、PM4和PM2的顺序呈U字形输送晶片的串行输送的例子。例如，在图10中，将处理模块PM2、PM4和PM6作为右列输送，将处理模块PM5作为列间输送，将处理模块PM1和PM3作为左列输送分解为这3个阶段进行3阶段输送。图10的情况的处理模块PM5为后述的边界处理模块。
此外，3阶段输送是输送模式的一个例子，也可以为2阶段输送或4阶段输送。图11是表示2阶段输送的一个例子的图。在图11的例子中，表示出了将最后段去掉1个而得到的作为U字形输送的2阶段输送的例子。图11的(A)是将处理模块PM5去掉而得到的2阶段输送的例子。另外，图11的(B)是将处理模块PM6去掉而得到的2阶段输送的例子。在图11的2阶段输送中，通过将同一输送模块TM3连续使用两次，能够与右列输送或者左列输送同时进行列间输送。
图12是表示2阶段输送的另一个例子的图。在图12的例子中，表示出了不使用最后段的处理模块的作为U字形输送的2阶段输送的例子。在图12的2阶段输送中，通过仅在列间输送中使用输送模块TM3，能够与右列输送或者左列输送同时进行列间输送。
此外，对于4阶段输送未图示，但是，在最后段中使用通过(PASS)的情况下成为4阶段输送。在4阶段输送中，例如将同一输送模块TM3连续利用4次。另外，在本实施方式中，表示出了顺时针方向的串行输送的例子，但是，也能够应用于逆时针方向的串行输送。
接下来，进行循环时间一定输送功能中的循环时间的定义。循环时间一定输送功能中的循环时间，是指各个所希望的处理的每个处理的工序所需要的时间。循环时间为各个所希望的处理的从晶片输送开始起至晶片输送结束为止的时间。
在本实施方式的循环时间一定输送功能中，利用待机时间进行调节使得各个所希望的处理的循环时间一定。所希望的处理的循环时间可以利用处理时间、输送时间和待机时间如后述那样计算。此外，在通常处理模块和阶段边界处理模块中，使所希望的处理的循环时间不同。
通常处理模块是阶段边界处理模块以外的处理模块。通常处理模块的循环时间以晶片从处理模块送出的节奏一致的方式计算。阶段边界处理模块的循环时间与通常处理模块相比少1次输送时间，计算得较短。
阶段边界处理模块在3阶段输送、4阶段输送和连续利用同一输送模块的2阶段输送的一部分中，例如以如下方式定义。阶段边界输送模块定义为在晶片的输送计划中被连续利用的输送模块。另外，阶段边界处理模块定义为被阶段边界输送模块夹着的处理模块。例如在图10所示的例子中，连续使用输送模块TM3，因此，输送模块TM3成为阶段边界输送模块。另外，在图10所示的例子中，被作为阶段边界输送模块的输送模块TM3的串行输送夹着的处理模块PM5成为阶段边界处理模块。
另外，阶段边界处理模块在不连续利用同一输送模块的图12所示的那样的2阶段输送中，例如以如下方式定义。另外，作为符合的条件，对输送模块的使用次数进行计数，在使用次数为1次的输送模块为1个、且剩余的输送模块的使用次数为2次的情况下符合。
阶段边界输送模块定义为最里侧的输送模块。阶段边界输送模块也可以定义为使用次数为1次的输送模块。另外，阶段边界处理模块定义为由阶段边界输送模块将晶片送入或者送出的处理模块中的、后述的即刻送出处理模块、或者在任一者都不是即刻送出方式的情况下预测处理时间较短的处理模块。
例如在图12的例子中，按照是否为即刻送出处理模块，或者在任一者都不是即刻送出方式的情况下，按照预测处理时间，从处理模块PM3和PM4中选择阶段边界处理模块。
如上所述，在本实施方式的循环时间一定输送功能中，利用待机时间进行调节，使得通常处理模块各个所希望的处理的循环时间一定(通常处理模块各个所希望的处理的循环时间之差在容许的时间范围内)。但是，处理模块中包括MRAM的处理等中进行氧化的处理模块等在所希望的处理后需要迅速将晶片送出的处理模块。
另外，根据半导体制造装置1的硬件构成的不同，也存在具有加热器和/或清洁机构的依赖温度的处理模块，因此，也包括想要使利用处理模块使晶片待机的时刻不是在所希望的处理后，而是在所希望的处理前的处理模块。
因此，在本实施方式的循环时间一定输送功能中，作为待机时间的变化，利用处理后待机、处理前待机、即刻送出。处理后待机是设想不介意放置在处理模块内的情况的处理模块中的使用。处理后待机是在所希望的处理后进行用于调节晶片从处理模块的送出时刻的待机。
另外，处理前待机，例如是设想依赖温度处理的处理模块中的使用。处理前待机在所希望的处理前进行用于调节晶片从处理模块的送出时刻的待机，在所希望的处理后迅速进行晶片送出。
另外，即刻送出例如是设想如氧化的处理模块那样，仅通过在处理模块内滞留来使所希望的处理的结果(处理特性)改变的处理模块。即刻送出，不进行用于调节晶片从处理模块的送出时刻的待机，迅速进行所希望的处理，在所希望的处理后迅速进行晶片送出。
在本实施方式的循环时间一定输送功能中，也可以使得各个处理模块能够通过参数来设定是否利用处理后待机、处理前待机和即刻送出中的任一者作为待机时间的变化。
图13是表示处理后待机的一个例子的说明图。处理后待机的处理模块在所希望的处理后，进行用于调节晶片从处理模块的送出时刻的待机。在图13的例子中，将“E.PM待机时间Wi”和“D.循环时间一定输送时的PM内待机时间WPM”相加而得到的时间成为用于调节晶片从处理模块的送出时刻的待机时间。
图14是表示处理前待机的一个例子的说明图。处理前待机的处理模块在所希望的处理前，进行用于调节晶片从处理模块的送出时刻的待机。在图14的例子中，将“E.PM待机时间Wi”和“D.循环时间一定输送时的PM内待机时间WPM”相加而得到的时间成为用于调节晶片从处理模块的送出时刻的待机时间。在处理前待机的情况下，在所希望的处理后，迅速将晶片从处理模块送出。
图15是表示即刻送出的一个例子的说明图。即刻送出的处理模块不进行用于调节晶片从处理模块的送出时刻的待机，迅速进行所希望的处理，在所希望的处理后迅速进行晶片送出。
因此，在即刻送出的处理模块中，与通常处理模块的循环时间相比，循环时间“H.即刻送出PM循环时间CTimm”缩短将“E.PM待机时间Wi”和“D.循环时间一定输送时的PM内待机时间WPM”相加而得到的时间的量。
如图13～图15所示，循环时间是从晶片送入开始起至晶片送出结束为止。在本实施方式的循环时间一定输送功能中，通过分配待机时间，使各个处理模块的循环时间一定，并且使阶段边界处理模块的循环时间缩短1个输送时间，从而能够与阶段的节奏一致地对晶片进行串行输送。但是，即刻送出的处理模块如图15所示的那样以不同的循环时间进行动作。
通常处理模块的循环时间例如可以通过最大处理时间+最大晶片输送时间来计算。另外，阶段边界处理模块的循环时间，为了与其它的阶段(例如图10的右列输送和左列输送的阶段)错开时刻，与通常处理模块的循环时间相比短1个输送时间。
例如在本实施方式的循环时间一定输送功能中，使用保存在工序处理实际时间存储部123中的工序处理实际时间，来计算通常处理模块的循环时间、阶段边界处理模块的循环时间、即刻送出的处理模块的循环时间。
在此，对图10的例子中，工序处理实际时间为下述的条件时的循环时间的计算进行说明。
输送路径：PM1→PM3→PM4→PM2
最大输送时间：20秒
处理时间：PM1)100秒、PM3)30秒、PM4)40秒、PM2)50秒
在上述的条件的情况下，通常处理模块的循环时间为最大处理时间100秒+最大输送时间20秒＝120秒。另外，边界处理模块为处理模块PM3。在设各处理模块的待机时间为处理后待机的情况下，处理模块PM1～PM4的待机时间如以下所示。
PM1)
待机时间0秒：处理时间100秒+待机时间0秒+输送时间20秒＝120秒
PM3)
待机时间50秒：处理时间30秒+待机时间50秒+输送时间20秒＝100秒
PM4)
待机时间60秒：处理时间40秒+待机时间60秒+输送时间20秒＝120秒
PM2)
待机时间50秒：处理时间50秒+待机时间50秒+输送时间20秒＝120秒
如上所述，处理模块PM3为边界处理模块，循环时间与通常处理模块的循环时间120秒相比短最大输送时间20秒。其中，最大输送时间是晶片的输送时间的最大值。晶片的输送时间是晶片向处理模块送入的送入时间和从处理模块送出的送出时间的合计。另外，处理时间是处理模块执行所希望的处理的时间，包括晶片送入后的方案开始前的处理时间和方案结束后的至能够送出为止的处理时间。
图16和图17是表示循环时间内的各处理模块和输送模块的动作内容的一个例子的图。图16表示出了不存在即刻送出处理模块的情况。图17表示出了存在即刻送出处理模块的情况。在图16和图17中，在处理模块PM1～PM8和输送模块TM1～TM4中图示的圆的1周表示循环时间，箭头的种类表示将其循环时间用于什么。
如图16所示，在不存在即刻送出处理模块的情况下，由全部输送模块TM1～TM4在相同的时刻执行右列输送、列间输送和左列输送。另外，阶段边界处理模块PM7的从晶片送入至晶片送出为止的时间，与通常的处理模块相比，短1次最大晶片输送时间的量。
图17表示处理模块PM3为即刻送出处理模块的例子。如图17所示，作为即刻送出处理模块的处理模块PM3不按照通常处理模块的循环时间输送晶片。如图17所示可知，当存在即刻送出处理模块时，即使是相同的列间，以即刻送出的处理模块为边界，输送时刻也错开。但是，如图17所示可知，输送模块TM1～TM4没有产生竞争，没有问题。
图18是在图9的情况下在工序处理实际时间存储部中保存的工序处理实际时间的一个例子的构成图。此外，图18的纵轴与图6同样地按照晶片被串行输送的顺序表示晶片被串行输送的各种模块。另外，图18的横轴与图6同样地按照进行所希望的处理的顺序表示进行所希望的处理的晶片。
如图18所示，在按照使用送出间隔指定功能和循环时间一定输送功能生成的晶片的输送计划的、串行输送的控制中，对每个处理模块设定了处理后待机、处理前待机、即刻送出，以满足处理后待机、处理前待机、即刻送出的方式对晶片进行串行输送。图18中没有产生图6和图8所示的那样的待机，能够抑制处理模块中的每个晶片的滞留时间的偏差。
根据本实施例，当在半导体制造装置1中对多个晶片进行串行输送从而进行所希望的处理时，通过抑制处理模块中的晶片的滞留时间的偏差，能够抑制对多个晶片的处理结果的偏差。
上面对本发明的优选实施例进行了详细的说明，但是本发明并不受上述的实施例限制，可以在不脱离本发明的范围的情况下，对上述的实施例施加各种变形和替换。

Claims (8)

1.一种半导体制造装置，其具有：用于对多个基片进行所希望的处理的多个处理模块；和用于对所述多个处理模块串行输送所述多个基片的多个输送模块，所述半导体制造装置的特征在于，包括：
调度功能部，其能够以各个所述所希望的处理的工序所需要的时间之差在容许的时间范围内的方式计算循环时间，并基于所述循环时间生成所述多个基片的输送计划；和
输送控制功能部，其能够按照生成的所述输送计划来控制所述多个输送模块，使得在所述处理模块中串行输送所述多个基片。
2.如权利要求1所述的半导体制造装置，其特征在于：
所述调度功能部将待机时间分配到各个所述所希望的处理的工序所需要的时间，使得各个所述所希望的处理的工序所需要的时间成为所述循环时间。
3.如权利要求2所述的半导体制造装置，其特征在于：
所述调度功能部以各个所述所希望的处理的最大处理时间和最大输送时间为基准，计算所述循环时间。
4.如权利要求2或3所述的半导体制造装置，其特征在于：
所述调度功能部按照下述的任一种方式来分配所述待机时间：将所述待机时间分配在所述所希望的处理后的处理后待机；将所述待机时间分配在所述所希望的处理前的处理前待机；和将所述待机时间分配在所述串行输送内的即刻送出。
5.如权利要求1至4中任一项所述的半导体制造装置，其特征在于：
所述调度功能部将由所述多个输送模块进行的所述基片的串行输送分为多个阶段，以使被分在同一所述阶段的所述基片的串行输送的时刻一致的方式生成所述多个基片的输送计划。
6.如权利要求5所述的半导体制造装置，其特征在于：
所述调度功能部将由所述多个输送模块进行的所述基片的串行输送分为第1列的输送、第2列的输送、以及所述第1列与所述第2列的列间的输送，以按照进行所述第1列的输送的第1阶段、进行所述列间的输送的第2阶段和进行所述第2列的输送的第3阶段的顺序执行所述基片的串行输送的方式生成所述多个基片的输送计划。
7.一种半导体制造装置的基片输送方法，所述半导体制造装置包括：用于对多个基片进行所希望的处理的多个处理模块；和用于对所述多个处理模块串行输送所述多个基片的多个输送模块，所述基片输送方法的特征在于，包括：
以各个所述所希望的处理的工序所需要的时间之差在容许的时间范围内的方式计算循环时间，并基于所述循环时间生成所述多个基片的输送计划的工序；和
按照生成的所述输送计划来控制所述多个输送模块，使得在所述处理模块中串行输送所述多个基片的工序。
8.一种程序，其特征在于：
所述程序用于使半导体制造装置作为调度功能部和输送控制功能部发挥作用，其中，
所述半导体制造装置包括：用于对多个基片进行所希望的处理的多个处理模块；和用于对所述多个处理模块串行输送所述多个基片的多个输送模块，
所述调度功能部能够以各个所述所希望的处理的工序所需要的时间之差在容许的时间范围内的方式计算循环时间，并基于所述循环时间生成所述多个基片的输送计划，
所述输送控制功能部能够按照生成的所述输送计划来控制所述多个输送模块，使得在所述处理模块中串行输送所述多个基片。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144755A (ja) * 1991-09-27 1993-06-11 Fuji Electric Co Ltd 半導体製造装置制御システム
US6768930B2 (en) * 1998-12-31 2004-07-27 Asml Holding N.V. Method and apparatus for resolving conflicts in a substrate processing system
JP2001093955A (ja) * 1999-09-24 2001-04-06 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
WO2001054187A1 (fr) * 2000-01-17 2001-07-26 Ebara Corporation Appareil de commande de transfert de tranches et procede de transfert de tranches
JP2001351848A (ja) * 2000-06-07 2001-12-21 Tokyo Electron Ltd 基板処理システム及び基板処理方法
WO2002047153A1 (fr) * 2000-12-08 2002-06-13 Tokyo Electron Limited Systeme de traitement de semi-conducteurs et procede de transfert de pieces
JP3862596B2 (ja) * 2002-05-01 2006-12-27 東京エレクトロン株式会社 基板処理方法
JP4568231B2 (ja) * 2003-12-01 2010-10-27 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
JP4353903B2 (ja) * 2005-01-07 2009-10-28 東京エレクトロン株式会社 クラスタツールの処理システム
JP6044977B2 (ja) * 2011-06-30 2016-12-14 国立大学法人 筑波大学 最適指標生成装置、最適指標生成方法、最適指標生成プログラム及び最適指標生成サーバ
JP5928283B2 (ja) * 2012-09-28 2016-06-01 東京エレクトロン株式会社 基板処理装置、基板搬送方法及び記憶媒体
CN105446281B (zh) * 2014-09-01 2019-04-26 中芯国际集成电路制造(上海)有限公司 工艺腔室的派货方法和系统
JP7149748B2 (ja) 2018-07-04 2022-10-07 東京エレクトロン株式会社 基板処理システム、基板搬送方法、および制御プログラム

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