CN1141101A - 卷积式交插器和去除交插器 - Google Patents

卷积式交插器和去除交插器 Download PDF

Info

Publication number
CN1141101A
CN1141101A CN94194756.4A CN94194756A CN1141101A CN 1141101 A CN1141101 A CN 1141101A CN 94194756 A CN94194756 A CN 94194756A CN 1141101 A CN1141101 A CN 1141101A
Authority
CN
China
Prior art keywords
data
row
byte
interleave
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN94194756.4A
Other languages
English (en)
Other versions
CN1083642C (zh
Inventor
马克·非莫夫
斯科特.F.哈罗赞
雷蒙·C·哈格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zenith Electronics LLC
Original Assignee
Zenith Electronics LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zenith Electronics LLC filed Critical Zenith Electronics LLC
Publication of CN1141101A publication Critical patent/CN1141101A/zh
Application granted granted Critical
Publication of CN1083642C publication Critical patent/CN1083642C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
    • H03M13/2785—Interleaver using in-place interleaving, i.e. writing to and reading from the memory is performed at the same memory location
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2732—Convolutional interleaver; Interleavers using shift-registers or delay lines like, e.g. Ramsey type interleaver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
    • H04N19/89—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression involving methods or arrangements for detection of transmission errors at the decoder

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Optical Record Carriers And Manufacture Thereof (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

一种卷积式交插器或去除交插器包括一个用于重复地产生[(B-1)N/2]+1个地址信号的序列的地址信号发生器，其中B是所希望的交插深度和N是一个等于或大于数据流的RS块中数据字节数的值。每个序列对应于B列矩阵的一个相应排，该矩阵的第一列包括[(B-1)N/2]+1个连续编号的值。每个余下的列包括按N/B的整倍数值旋转的前一列。地址信号送至具有[(B-1)N/2]+1个存储地址的存储器，用于读取存放于所访问的存储地址内的数据。

Description

卷积式交插器和去除交插器
本发明一般涉及数字传送系统及具体地涉及一种数字数据传送系统，它的数据帧结构和电路安排便于诸如符号至字节转换、交插和去除交插和正向纠错那样的操作。该系统亦便于使用涉及传送环境的信噪比(S/N比)用于提高系统容量的数据速率。
美国专利5,087,975所公开的残留边带(VSB)系统用于在标准6MHz电视频道上以连续M级符号的形式传送电视信号。例如，该电视信号可包括一个或两个压缩宽带HDTV信号或许多压缩NTSC信号。用于表征符号的级别数M可随情况而变化，但符号速率最好是固定的，例如684H的速率(大约10.76兆符/秒)，其中H是NTSC水平扫描频率。在任何特定情况下使用的符号级数主要是用于表征传送媒体的S/N比的函数，在S/N比小的情况下使用较小符号级数。人们相信容纳24、16、8、4和2的符号级的能力提供恰当的灵活性以满足大部分系统中的条件。将能了解到M的较小值能以减小传送位速率为代价提供改善的S/N比性能。例如，假设速率为10.76兆符号/秒，则2级VSB信号(每符号1位)提供10.76兆位/秒的传送位速率，4级VSB信号(每符号2位)提供21.52兆位/秒的传送位速率及一直高至24级VSB信号能提供大约48.43兆位/秒的传送位速率。
一般都知道，当信号(频道)频率增加时，有线电视系统的S/N比性能下降。前述的M级VSB传送系统的属性，即当M减小时改善S/N比性能的属性，用作本发明的一个方面以便在CATV分布系统的较高频率频道中补偿S/N比的恶化。也即，根据本发明的这一方面，在CATV系统中使用较大M值传送较低频率频道以实现VSB传送。虽然因此会减小较高频率频道的位速率，但可用可与较低频率频道的S/N比相比的S/N比重现所接收的信号。
此外，根据本发明的其它方面，系统效率，特别是涉及接收器操作的诸如数据交插和去除交插、符号至字节转换和正向纠错可通过下法极大地提高：选择一种在所发射信号的可变M级VSB符号的约束范围内便于进行这些操作的数据帧结构。
相应地，本发明的一个主要目的是提供一种新型卷积式交插器和/或去除交插器。
本发明的另一方面是提供一种电路，用于将由符号至字节转换器提供的卷积地交插的字节去除交插。
下面结合附图的对本发明最佳实施例的描述将使本发明的进一步的特征和优点更为明显。
图1阐述本发明的新型数据帧结构；
图2的表显示本发明的数据群集尺寸与其它参数的关系；
图3是根据本发明的发射器的简化框图；
图3A的表阐述图3的发射器中字节至符号转换器的实施；
图3B的图阐述有线台中S/N比随频率的变化及为优化有线台操作对VSB模式的指定；
图4是根据本发明构成的接收器的简化框图；
图5是图4的接收器的数据处理器部分的更详细视图；
图6是图5的数据处理器的符号至字节转换器的更详细视图；
图7的表是根据本发明的用于将卷积地交插的数据流去除交插的示例的地址信号矩阵；
图8是一个一般化的电路，可用于产生根据本发明的包括图7中所阐述的存储地址信号；
图9是适用于本发明的实际实施例的去除交插地址信号矩阵；
图10是适用于本发明一个实施例的另一个去除交插地址信号矩阵；
图11是图8的电路的可编程实施例；
图12是用于替代图8的ROM或图11的RAM的电路；
图13是框图显示根据本发明的卷积式去除交插器的另一个实施例；
图14、15和16是适用于本发明的相应的卷积式交插地址信号矩阵的图；以及
图17的框图显示根据本发明的卷积式交插器的另一实施例。
本发明的新型数据帧的结构在图1中得到阐述。一般由参考数10标识的数据帧包括313个标识为DS0至DS312的数据段(DS)。每个数据段包括828个用于数据的符号和4个用于定义数据段同步字符11的符号。每个数据段同步字符11包括4个2级符号，其形式最好采用共同未决申请系列号894,388中所公开的形式。第一数据段DS0只包括2级符号。这些2级符号代表伪随机序列帧同步码，及一个8符号VSB模式信号或控制信号用于标识数据帧的剩余312数据段的数据域的符号的级别M(例如24、16、8、4或2)。8位VSB模式控制字节的前3位用于标识VSB模式及其余5位包括可由接收器用于检测差错的奇偶校验位。在前面提到的CATV分布系统中，例如，VSB模式信号为低频率频道标识比较大的M而为较高频率频道标识较小M。在地面广播环境中，VSB模式最可能为M＝2，4或8。
参照图2的表，数据段DS1至DS312的每个数据符号代表4.5位(M＝24)、4位(M＝16)、3位(M＝8)、2位(M＝4)或1位(M＝2)。由于每帧的数据符号数量是固定的(312×828＝258,336)，每帧的数据字节数将如所显示那样变化。也即，对于VSB模式M＝24每帧包括145,314个数据字节，对于VSB模式M＝16每帧129,168个数据字节；对于VSB模式M＝8每帧96,876个数据字节；对于VSB模式M＝4每帧64,584个数据字节；及对于VSB模式M＝2每帧32,292个数据字节。然而，虽然每帧的数据字节数随VSB模式M而变化，但可看出对一定的M值(24、16、8、4或2)每帧的字节数是一个整数值。帧10的这种结构特性实际上简化了接收器的设计，使得不论VSB模式如何(即24、16、8、4或2级符号)，帧同步将以对应于一个数据字节数的整数值的速率实现。下面将更详细地阐释，接收器正向纠错电路，接收器符号至字节转换器，及接收器去除交插器最好与发射的信号实现帧同步。只要对每个VSB模式在每个数据帧中都有整数的字节、正向纠错块和交插组，帧同步信号即可直接用于这些目的。
本发明接收器中使用Reed-Solomon(RS)正向纠错法。MPEG(动画专家组)委员会建立了187字节的标准传输包尺寸。将20个奇偶校验字节加到每个这类传输包上就得到207个数据字节的RS块尺寸，允许为每个RS块纠正10个字节差错。图2中可见，207个字节的RS块尺寸的有利结果是对所有选择的VSB模式每帧的RS块数是一个整数，因而允许接收器RS解码器由帧同步信号实现同步。根据本发明所定义的卷积交插组的尺寸(B)包括26或52个数据字节(其它值也可使用)，其结果如图2所示，不论选择的VSB模式如何(M＝24和B＝52时除外)每帧的交插组数是整数。这也允许使用帧同步信号周期地将接收器的去除交插器同步化，从而简化设计。
图3是根据本发明构成的发射器的简化框图。电视信号源12连至卷积式交插器13，而后者又向字节至符号转换器和变换器14提供交插的数据字节。将能看到信号源12可能包括压缩HDTV信号(决定于VSB模式，或可能为两个压缩HDTV信号)或多个压缩NTSC信号。转换器(及变换器)14的符号输出量提供给帧格式化器15，后者具有数据、数据段同步和帧同步的输入量，并与转换器14一起由VSB模式控制信号所控制。符合与图1和2有关的前面描述过的安排的格式化帧送至数模(D/A)转换器16并接着送至VSB发射器17以便在6MHz电视频道上传送。传送媒体可包括有线电视台或地面广播环境。在这两种情况下，每个传送的6MHz频道都需要一个这类发射器。
图3A的表阐述一种用于实现字节至符号转换器的方法。表包括4列，VSB模式M＝16、M＝8、M＝4和M＝2中每一模式各占一列。转换器14对所加的VSB模式控制信号作出响应，进行操作，使用图3A的表中所标识的列将输入的数据字节转换为输出的数据符号。例如，对于VSB模式M＝16，输入的数据字节11010101转换为两个连续的数据符号，其相对幅值为+88和-40。对于VSB模式M＝8，输入的数据字节转换为三个连续的数据符号，其相对幅值为+80、+48和-16(假定下一个数据字节的第一位为1)或+80、+48和-48(假定下一个数据字节的第一位为0)。对于VSB模式M＝4，数据字节将转换为4个连续的符号，其相对幅值为+96、-32、-32和-32。最后对于VSB模式M＝2，将提供8个输出的符号，其相对幅值为+64、+64、-64、+64、-64、+64、-64和+64。在VSB模式M＝24的情况下，转换器和变换器14包括恰当的存储器和查询表，用于将连续的9组输入的数据位变换为两个连续的24级输出符号。在这种方式下每个符号可看作代表4.5位(即9位/2符号)。
对照上述内容，可发现每个VSB模式的符号的相对级别是均匀分布的并处于所有更高VSB模式的所选符号的相对级别的中间。例如，VSB模式M＝8的相对级别+112处于VSB模式M＝16的相对级别+120和+104的中间，VSB模式M＝4的相对级别+96处于VSB模式M＝8的相对级别+112和+80的中间及VSB模式M＝16的相对级别+104和+88的中间，VSB模式M＝2的相对级别+64处于VSB模式M＝4的相对级别+96和+32的中间，VSB模式M＝8的+80和+48的中间及VSB模式M＝16的+72和+56的中间，并以此类推。在传送之前符号级别最好距离所示数值偏移一个预定量(例如+20)，以提供小的引导从而便于在接收器中获取载波。还可以观察到，与只低一点的VSB模式比较，每个符号用于表征每个VSB模式的数据速率增加一位，而它的S/N比性能则减少一半。
上面所述代表当前以芯片式实施的本发明的版本情况，其中16VSB是最高模式。对于熟悉技术的人员讲，很明显24VSB模式实施需要本发明所提及的不同相对级别。用于处理24VSB模式信号的技术的设备将在下面讨论并在上面的共同未决申请序列号178,085中提出权利要求。
图3B阐述有线台的S/N比一般地随频率的增加而跌落。如本发明中所规定的，用于较低频率电视信号的较高S/N比传送特性可有利地用来应用较高VSB传送(以及较高数据速率)以得到类似性能。频谱的“噪音较大”部分(低S/N比)可用于较低VSB模式的信号。明显地这种技术使有线台的使用得到优化。
图4是一个根据本发明构成的接收器的简化框图。来自图3的发射器的接收到的RF电视信号包括一个具有图1帧格式的M级VSB信号。接收到的信号由调谐器20转换为IF频率并送至VSB解调器22。VSB解调器22以大约10.76兆符号/秒的速率产生一个包括M级符号的模拟量基带输出信号。模数(A/D)转换器24将模拟量信号采样并将符号转换为二进制形式及将它们送至数据处理器26。数据处理器26提供一个反馈信号用于控制A/D24以保证模拟量基带信号在恰当的符号时刻采样(参见共同未决申请系列号894,388)。数据处理器26将处理的二进制数据以对应于图3中电视信号源12输出量的数据字节的形式送至多路解调器28，后者将接收到的数据分配至每个都包括恰当的解压缩电路的视频处理器30和音频处理器32。
图5中更详细地显示数据处理器26。来自A/D的二进制符号送至数据获取电路34，该电路34完成如下一系列功能：产生用于控制A/D24的反馈信号，产生一个符号时钟信号，产生一个帧同步(FSYNC)信号和产生一个8倍符时钟信号。对于除VSB模式M＝24以外的所有VSB模式，符号时钟信号都有大约10.76MHz的频率，而对于VSB模式M＝24，下面将阐述的，它的频率减少一半至大约5.38MHz。最佳实施例中所用FSYNC近似地为41Hz。数据段DS0的帧同步码允许获取FSYNC信号，后者在时间上与每个数据帧10的数据段DS1的第一数据符号重合。
来自A/D24的二进制符号(代表来自VSB解调器22的采样的模拟信号的幅值)由数据获取电路34提供至多级分割器36，后者根据图3A的表将接收到的符号转换成位。如同发射器的情况一样，对于VSB模式M＝24，分割器36包括恰当的存储器和查询表，用于将每个连续地接收到的符号对变换为9位的输出数据。分割器36将每帧的数据段DS0的VSB模式控制字节(8个2级符号)的分割值连至VSB模式解码器37，后者检测模式控制字节的前3位并导出一个3位VSB模式选择信号。此信号标识接收到的符号的VSB模式(M＝24、16、8、4或2)，用于在相应帧的余下部分控制数据获取电路34，分割器36和符号至字节转换器38。模式控制字节的其它5位用于由VSB模式解码器37进行差错检测。包括9线输出总线的分割器36对VSB模式选择信号作出响应，用于将代表符号幅值的二进制信号转换为它们的相应的位值。因此在M＝2VSB模式中每个二进制符号幅值信号转换为9条输出线中的1条线上的相应的1位信号，在M＝4 VSB模式中转换为2条输出线上相应的2位信号，在M＝8 VSB模式中转换为3条输出线上的相应的3位信号以及在M＝16 VSB模式中转换为4条输出线上的相应的4位信号。在M＝24 VSB模式中两个连续的符号以一半符号时钟率的速率转换为相应的9位信号(在所有9条输出线上)。
分割器36的9线输出量连同来自解码器37的3位VSB模式选择信号和来自数据获取电路34的定时信号送到符号至字节转换器38，后者的输出量送至去除交插器40，此后者的输出量又送至RS解码器42。符号至字节转换器38为每个VSB模式将代表接收到的符号的输入位转换为一系列8位数据字节。去除交插器40将由转换器38提供的卷积地交插的数据字节去除交插以及RS解码器42在去除交插的数据字节上完成纠错。
图6中显示符号至字节转换器38的更多细节。来自分割器36的9条数据符号总线和来自数据获取电路34的符号时钟信号提供给一个1×9并行输入，串行输出的寄存器44。3位VSB模式信号，符号时钟信号和8位符号时钟信号提供给可变脉冲发生器46的输入端。发生器46对每个接收到的符号时钟作出响应，以8倍符号时钟率产生一系列脉冲(位时钟)，该系列包括用于VSB模式M＝2的1个脉冲，用于VSB模式M＝4的两个脉冲，用于VSB模式M＝8的3个脉冲，和用于VSB模式M＝16的4个脉冲。一系列9个脉冲用于VSB模式M＝24，此时符号时钟减半。
例如，假定VSB模式M＝8，对符号时钟作出响应，来自分割器36的3位(代表接收到的符号)同时写入寄存器44的3个高地址。与此同时，符号时钟将脉冲发生器46启动，后者产生3位时钟(以8倍于符号时钟率的速率)并将它送至寄存器44的读取(RD)输入端，一个1×8串行输入、并行输出寄存器48的写(WR)输入端和一个除8电路除法器50的输入端。由于FSYNC始终代表字节边界，所以在每个数据帧10的起始点都由FSYNC将除法器50复位以便使转换器38与接收到的数据同步。对3位时钟脉冲作出响应，先前装入寄存器44的3位串行地自寄存器44中读出并写入寄存器48。来自分割器36的下一个3位符号以同样方式处理，结果是6位存放在寄存器48中。在下一个(即第3个)3位符号的前2位自寄存器44写入寄存器48后，除法器50产生一个输出量(字节时钟)，导致存放于寄存器48内的积累的8位数据字节被读出(并行地)。第3个符号的余下1位存入寄存器48并与后面的3位符号的前7位一起作为下一个数据字节读出。以此方式，转换器38将输入的3位符号(对于M＝8)安排为一串连续的8位输出数据字节，并以字节时钟的速率将它们提供给去除交插器40。
对于VSB模式M＝2、4和16也执行基本上相似的过程，不同之处是随着VSB模式的不同，组成数据字节的时间周期将会长些或短些。例如，在VSB模式M＝2和4中，脉冲发生器46对每个符号时钟信号作出响应而产生的位时钟分别包括1和2个脉冲，以便需要8和4个符号时钟信号来产生相应的数据字节(不同于用于VSB模式M＝8的2-2/3)。
对于VSB模式M＝24，分割器36将两个4、5位符号以一半符号时钟率合并为9位并将这些信号送至转换器38。结果对每个符号时钟作出响应，来自分割器36的9位装入寄存器44。接着该9位自寄存器44串行地读出并写入寄存器48。然而，在第8这类位写入寄存器后，除法器50即产生一个字节时钟输出量，将这8位作为一个数据字节自寄存器48中读出。然后在两个符号时期后，余下的1位与下一符号的前7位作为一个数据字节一起自寄存器48读出。
转换器38进一步包括一个除法器52，它也由FSYNC复位以便将它的操作与每个数据帧10的起始点同步。具体说，除法器52是一个除以207计数器，用由除法器50产生的字节时钟定时，以便与每一个数据帧的第一数据字节同步地产生一个用于标识每个207数据字节块的起始点的RS块起始信号。下面将阐述，此信号用于使RS解码器42的操作同步化。除法器52包括一个装置，用于对符号和字节时钟作出响应，将输入的单符号宽FSYNC转换为输出的单字节宽FSYNC。
如上所描述的，转换器38的输出量送至去除交插器40。下面将进一步详细地阐述，去除交插器40使用最少存储器将自转换器38接收到的卷积地交插的数据字节去除交插。
众所周知，发射器端进行交插操作(参阅图3的交插器13)从而将连续的数据字节彼此隔开以便于发射的数据抵制突发干扰。在接收器中，交插的字节必须去除交插以重新建立它们在正向纠错前的原有关系。因此有一定持续时间的突发干扰将只破坏去除交插的RS块中的有限数量的字节，而被破坏的字节可由RS解码器纠正。在选择所用交插算法时预先估计在最快字节时钟率下(也即对应于VSB模式M＝24)最长可预计突发干扰持续时间，以保证RS解码器有能力纠正被破坏的去除交插的数据字节。因此，当最长可预计突发干扰持续时间增加时，交插算法应将连续的数据字节隔开得更远些。另一种方案是可使用功能更强的RS码，但这种方案的缺点是开销更大，也即需要更多字节用于纠错。还有，当参照最高字节时钟率(对应于24VSB)设计系统时，由于交插模型不论VSB模式如何是在一定数量字节上，因此当VSB模式和相应的字节速率降低时，突发差错的保护作用增大。
卷积式交插算法通常用于使发射的数据抵制突发干扰。这种算法将连续字节组的个别字节推迟不同数量，有时称为交插深度，以便在数据帧的一部分或全部内将字节散开。去除交插是将接收到的字节按相反数量推迟而实现的。在实现这类系统中，有三个参数至关重要：最大可预计突发长度BL，RS解码器所能纠正的字节差错数T和RS块尺寸。如前所述，数据帧内最好有整数数量的RS块以便用帧同步信号FSYNC将RS解码器同步化。选择交插组尺寸(对它讲最好每帧内的数量是整数)使之等于参数B＝BL/T，选择不同推迟量为参数N的整倍数，其中N等于或大于RS块尺寸，即可使RS解码器有能力在大至BL字节时钟的最长可预计持续时间内纠正去除交插的数据中的突发干扰。
考虑一个系统的简化例子，其中最长可预计突发长度为4个数据字节时钟及RS解码器有能力在每8个数据字节RS块中纠正一个数据字节差错(即BL＝4，T＝1，N＝8)。使用这些参数算出交插组尺寸B＝BL/T＝4/1＝4。利用这些参数完成卷积式交插，以便对于每B＝4个数据字节的组，第一数据字节的推迟量为0，第二字节的推迟量为1N＝8个数据字节时钟，第三字节的推迟量为2N＝16个数据字节时钟及第四字节的推迟量为3N＝24个数据字节时钟。去除交插是将推迟量颠倒过来而实现的，以便对于每B＝4个接收到的交插的数据字节的组，第一字节推迟3N＝24个数据字节时钟，第二字节推迟2N＝16个数据字节时钟，第三字节推迟1N＝8个数据字节时钟，及第四字节推迟量为0。
常规的卷积量去除交插器在实现上述算法时包括具有(B-1)N/2个存储地址的存储器。B和N的实际值要比上述简化例子中所用值大出很多，由于需用大量移位寄存器，这导致一个非常复杂的体系结构。另一可能应用的方案的体积结构使用标准的线性存储器阵列，带有大量的由硬件实现的F1F0头和尾指针。这是一项非常复杂的任务，因而完全不合需要。
为解决这些问题，本发明采用的线性存储器阵列带有一个地址发生器，用于产生一个读写地址的重复序列，从而能正确地将接收到的数据去除交插。该存储器阵列具有相对小的尺寸，在需要将不同推迟量加至每组的相应的数据字节上之外只多用一个存储地址。下面结合上面所用简化例子描述本发明，但本发明可推广至使用更实际的参数的实施中。
更具体地说，已经发现具有〔(B-1)N/2〕+1个存储地址的线性存储器阵列可由一个特定的读写地址序列所访问以正确地将卷积地交插的数据流去除交插。地址序列如下导出：首先写一列以0开始的〔(B-1)N/2〕+1个连续整数。这由图7的寻址矩阵的第1列所代表，这是用于B＝4和N＝8的简化例子。接着第2列的内容与第1列相同，但写法不同，写入时要将内容下旋(B-1)N/B＝(3×2)＝6排。这是图7的矩阵中的第2列。将第2列下旋(B-2)N/B＝(2×2)＝4排即导出第3列，最后将第3列下旋(B-3)N/B＝(1×2)＝2排即导出第4列也即最后1列。此矩阵的尺寸是B＝4列和〔(B-1)N/2〕+1＝13排，排的数量就是去除交插线性存储器阵列的所需尺寸。如矩阵中的数值每次读出一排，则在应用去除交插存储器时它们可用作读地址以便连续地将接收到的数据去除交插，也即，在所访问的存储地址读出旧数据并在同一地址内写入新数据。
图8中阐述了用于产生图7的地址矩阵的电路。一个除以B正向计数器60由FSYNC复位至零，对来自转换器38的字节时钟作出响应，用于提供一个自最小数至最大数的计数的重复序列，例如自0至(B-1)的重复序列，从而以字节时钟率对一个具有B个字的ROM62访问。ROM62存放着包括地址矩阵的第一列的B个字。除法器60的进位输出量用于以较慢的1/B字节时钟率向第二除法器提供时钟信号，除法器64的除法比是〔(B-1)N/2〕+1。除法器64和ROM62的输出量在加法器66中相加，在通过模〔(B-1)N/2〕+1转换器68后用于对具有〔(B-1)N/2〕+1个存储地址的线性去除交插存储器阵列进行访问。转换器68最好包括一个电路，它或者将它的输入信号直接送至它的输出端，或者当输入量大于〔(B-1)N/2〕+1时从输入信号中减去此值后再送至它的输出端。
对于上面描述过的简化例子，也即B＝4和N＝8，除法器60(÷4)重复地产生输出计数序列0、1、2、3，用于以字节时钟率访问和读取存放于ROM62中的4个字0，7，3，1。除法器64(÷13)重复地以1/4字节时钟率产生输出序列0、1、2、…12。结果对于每组4个连续字节时钟，自ROM62中读出的4个字0、7、3、1在加法器66中各自与除法器64的输出量相加，从而在由模13转换器68处理后，产生图7的地址矩阵的一排。例如，矩阵的第一排0、7、3、1是在前四个字节时钟期间通过将0(来自除法器64)加到ROM62输出量0、7、3、1而产生的。在下面四个字节时钟期间内数值1(来自除法器64)加至由ROM62产生的0、7、3、1字上，从而产生地址矩阵的第二排1、8、4、2以及以此类推，直至最后将1 2加至4个字0、7、3、1的每个字上，从而产生最后一排12、6(＝19模13)、2(＝15模13)、0(＝13模13)。
每个在模13转换器输出端产生的地址信号将RAM70的读写操作初始化。即是，每个地址首先使存放于所访问的存储地址内的数据字节被读出至总线72上，然后新的交插的数据字节写入同一存储地址。遵循此处所公开的寻址方案，自RAM70读取的数据字节将具有正确的去除交插格式。仔细阅读图7的矩阵即可看出这一事实：输入的数据字节是正确地去除交插的。具体说，可回忆每4个数据字节的组是以下法卷积地交插的：将第一字节推迟0，将第二字节推迟8个字节时钟，将第三字节推迟16个字节时钟及将第四字节推迟24个字节时钟。理论上，在实现去除交插时将第一个接收到的数据字节推迟24个字节时钟，将第二个接收到的数据字节推迟16个字节时钟，将第三个接收到的数据字节推迟8个字节时钟及将第四个接收到的数据字节推迟0个字节时钟。将一个字节时钟推迟量加到每个接收到的数据字节上将不会影响去除交插过程，从而25、17、9、1个数据时钟的推迟量等效于使用24、16、8、0个数据时钟的去除交插推迟量。参照图7的矩阵，第一个接收到的数据字节写入RAM70的存储地址0及在25个字节时钟之后在第2列、第7排处读出(也即在推迟25个字节时钟之后)，第2个字节写入存储地址7及在17个字节时钟之后在第3列、第5排处读出(也即在推迟17个字节时钟之后)，第3个字节写入存储地址3及在9个字节时钟之后在第4列、第3排处读出(也即在推迟9个字节时钟之后)以及第四个字节写入存储地址1及在1个字节时钟之后在第1列、第2排处读出(也即在推迟1个字节时钟之后)。从此分析明显地看出该去除交插算法是正确地执行的。
在本发明的实际上用于构成有线电视系统的实施例中选用以下参数：BL＝260字节，T＝10和N＝208。因此B＝BL/T＝26字节，这意味着对所有VSB模式都涉及整数的帧尺寸。在此例中图8的电路的除法器60是一个除以26除法器(周期地由FSYNC复位)，该除法器60顺序地访问ROM62的26个字，后者包括图9中所示地址矩阵的第一排(0、2401、…1)。除法器64是一个除以2601除法器及转换器68是一个模2601转换器。电路的实施例的操作与简化例中所描述的操作完全相同。
如前所述，系统参数可具有上面给定值以外的值。例如，在地面应用中由于最大突发干扰长度较大，因此希望增加交插深度B。因此下列参数可用于地面应用中：BL＝520字节，T＝10和N＝208。因此B＝BL/T＝52。这些参数(B＝52和N＝208)用的地址矩阵示于图10中。将图8的电路中不同电路元件中B和N的值代之以恰当的值，该电路即可用于产生图10的地址矩阵。
同时还可能希望以可编程的形式将图8的电路提供出来，以便选择性地或者产生图 9的地址矩阵或者产生图10的地址矩阵。这类电路示于图11中，其中在初始化时微处理器74使用恰当的B和N值对计数器60和64及模转换器68进行编程。此外，微处理器74在将存储器62初始化时或将图9的矩阵或将图10的矩阵的第一排地址装入存储器62。因此当将值26装入计数器60，将值2601装入计数器64和模转换器68及将图9的矩阵的第一排地址写入存储器62后，电路可选择性地运行于第一模式(B＝26，N＝208)。当将值52装入计数器60，将值5305装入计数器64和模转换器68及将图10的矩阵的第一排地址写入存储器62后，电路可运行于第二模式以提供更大交插深度(B＝52，N＝208)。应该理解，电路一旦编程后，它将如先前对图8所作阐述那样地运行。
将能看到，图8和11自动地适配于不同接收到的VSB模式。当VSB模式变化时，电路对字节时钟作出响应，简单地运行于提高的或减低的速率。总线72上的去除交插的数据连同来自转换器38的FSYNC信号和RS块起始信号一起送至RS解码器42，后者纠正去除交插的数据字节的差错。由于在每个数据帧的起始点处将RS解码器42与FSYNC同步，同时如前所解释的、不论VSB模式如何每帧RS块数都是整数，所以RS解码器42的运行很方便。
图12显示一个可用于替代图8或11的存储器62以产生矩阵的第一排地址的电路。该电路实现下列式子用于产生第一排地址C(X)：
C(0)＝0；
C(X)＝〔C(X-1)-(B-X)N/B〕mod〔(B-1)N/2+1〕，
其中X＝1，…(B-1)。
对于简化例(也即B＝4和N＝8)，C(X)项成为C(X)＝〔C(X-1)-(4-X)2〕mod13。因此，例如，如X＝1，则C(X)＝(0-6)mod13＝-6mod13＝7。相似地，对于X＝2，C(X)＝C(7-4)mod13＝3。以及最后，对于X＝3，C(X)＝(3-2)mod13＝1。图9和10的较大矩阵的第一排可类似地利用这些关系导出。参照图12，电路包括一个输入用的除以B反向除法器80，它由FSYNC复位并由字节时钟定时。对于复位作出响应，除法器80的输出量将锁存器82清零。除法器80的输出量按颠倒顺序(B-1，B-2，…0)提供，以便当它在加法器84中按-(1)增量时，其结果为(B-X)。变量(B-X)在乘法器86中乘以N/B以获得表达式(B-X)N/B。由于在两个实施例中N/B因数都是二的幂(也即208/52＝4和208/26＝8)，所以乘法器86可包括一个相对地简单的移位电路。表达式(B-X)N/B接着在减法器88内从锁存器82的输出量C(X-1)中减去以提供C(X-1)-(B-X)N/B。最后，减法器的输出量连至一个模〔(B-1)N/2〕+1电路，并对字节时钟作出响应，暂时地存放在锁存器82内。和前面例子一样，该电路可用下法成为可编程的：由一个微处理器76或其它合适的控制器在初始化时将恰当的除数装入除法器80，将值N/B装入乘法器86和将值〔(B-1)N/2〕+1装入模转换器90。
图13阐述图8和11的去除交插电路的另一实施例。在此实施例中一个除以B反向计数器100由FSYNC复位至零并由字节时钟定时。乘法器102的一个输入量是计数器100的输出量，其另一输入量是值N/B。和图12的乘法器86的情况相同，由于对于两个模式B＝26和B＝52值N/B都包括2的幂，所以乘法器最佳地包括一个移位器。乘法器102的输出量送至减法电路104的负输入端，减法电路的输出量由锁存器106送至模〔(B-1)N/2〕+1转换器108的输入端。代表送至存储器70的地址信号序列(参阅图8)的转换器108的输出量被送回至减法器104的正输入端。如同前面实施例一样，可将一个B＝26或B＝52模式控制信号送至计数器100，乘法器102和转换器108，用于在两个相应模式中的任一模式中运行。
考虑B＝4，N＝8的简化例子，假定计数器100恰好复位至零及转换器108的当前输出量为零。结果，在乘法器102和减法器104两者的输出端都出现零值，它们被送至锁存器106并由后者送至转换器108并在转换器108输出端出现零值。接着计数器100的输出量增量至值3以致乘法器102输出量变成6及减法器104的输出量成为-6。值-6由锁存器106连至转换器108并在其中转换为值7。计数器100的输出量接下去增量至值2，使转换器108的输出量的值成为〔7-(2×2)〕mod13＝3。再下一个字节时钟使计数器100的输出量增量至值1及转换器108的输出量的值成为〔3-(2×1)〕mod13＝1。参照图7，可以看出这四个连续的输出量包括地址信号矩阵的第一排。可以理解，地址信号矩阵的下面各排可用相似方式产生，并且当如前所描述地访问线性存储器70时，即能恰当地将接收到的卷积地交插的数据字节去除交插。
虽然前面的讨论主要集中于实现根据本发明的卷积式去除交插器，但可以理解同样的技术基本上可用于设计和构成卷积式交插器。具体说，为提供根据本发明的卷积式交插器，只需将由图7、9和10的矩阵所代表的地址信号序列的顺序颠倒过来，同时做一些相对地小的电路修改。B＝4和N＝8的简化例子所用颠倒顺序的寻址矩阵示于图14。将自12开始、以0结束的〔(B-1)N/2〕+1＝13个连续的整数写入一列即得到矩阵的第1列。将第1列下旋(B-3)N/B＝(1×2)＝2排即得到第2列，将第2列下旋(B-2)N/B＝(2×2)＝4排即得到第3列，以及将第3列下旋(B-1)N/B＝(3×2)＝6排即得到第4列。可为B＝26、N＝208和B＝52、N＝208的例子导得相似的交插地址信号矩阵，这些矩阵分别示于图15和16中。
通过将计数器60配置为反向计数器并将图14、15或16的相应的地址信号矩阵的最后一排存放入存储器62，图8和11可运行于交插模式。在这些改变之后，存储器70的输出量72将包括所需卷积地交插的数据流。
另一种类似于图13的去除交插器实施例的交插器实施例示于图17中。在此实施例中一个除以B正向计数器110由FSYNC复位至零并由字节时钟定时。乘法器112的一个输入端接收计数器110的输出量，其另一输入端接收值N/B。如前面实施例一样，由于对于两个模式B＝26和B＝52，N/B的值都是2的幂(也即208/26＝8和208/52＝4)，所以乘法器112最佳地包括一个移位器。乘法器112的输出量送至加法器114的一个输入端，加法器114的输出量由锁存器116加至一个模〔(B-1)N/2〕+1转换器118的输入端。代表送至存储器70的地址信号序列的转换器118的输出量送回至加法器114的第二输入端。一个B＝26或B＝52模式控制信号可加至计数器110、乘法器112和转换器118，用于在两个相应的模式中的一个模式中运行。
再考虑B＝4、N＝8的简化例子，并假定转换器118的当前输出量为0，图14的地址信号矩阵由图17的电路如下产生。计数器110对字节时钟作出响应，产生连续的输出量0、1、2、3、0、1、2、3…。因此乘法器112产生相应的输出量0、2、4、6、0、2、4、6…。加法器114和锁存器116的相应输出量因而为0(0+0)、2(2+0)、6(4+2)、12(6+6)、12(0+12)、14(2+12)、5(4+1)、11(6+5)…及转换器118的输出量为0、2、6、12、12、1(14mod13)、5、11…。可以看出，最后的输出量分别包括图14的地址信号矩阵的最后一排和第一排，以及其余各排可用类似方式产生。当转换器118的输出量用于访问诸如线性存储器70那样的存储器时，将能在传送之前适当地将数据字节交插。
可以理解本发明只限于本权利要求书中所定义内容。

Claims (10)

1.一种用于将数据信号卷积地交插或去除交插的设备，所述设备包括用于产生〔(B-1)N/2〕+1个地址信号的序列的装置，每个所述序列对应于B列矩阵的相应排，所述矩阵的第一列包括〔(B-1)N/2〕+1个连续地编号的值以及余下各列中的每一列包括按所选量旋转的前一列，其中B和N是选择的预定值，所述设备还包括具有〔(B-1)N/2〕+1个存储地址的存储装置以及用于将每个所述地址信号送至所述存储装置的装置，用于最初读取存放于所访问的存储地址中的数据并随后将来自所述数据信号的当前数据写入所述所访问的存储地址中。
2.权利要求1的设备，其中所述数据信号包括众多连续的数据帧，每个所述数据帧包括整数数量以预定数量数据字节为特征的RS块，所述值N被选择的值等于或大于所述预定数量。
3.权利要求2的设备，其中所述产生装置包括用于与所述数据帧同步地启动产生所述地址信号序列的装置。
4.权利要求1、2或3的设备，其中所述矩阵的第一列用零值开始或结束。
5.权利要求2或3的设备，其中所述预定数量等于207及所述N等于208。
6.权利要求5的设备，其中所述B等于26或52。
7.权利要求1、2或3的设备，其中所述产生装置包括用于产生所述地址信号序列以使所述矩阵的所述余下各列中的每一列包括按(B-I)N/B因数旋转的前一列的装置，其中I是一个索引值，对于所述余下列中的每个连续的列所述索引值从1的值按1增量至(B-1)的值或从(B-1)的值增量至1的值。
8.权利要求7的设备，其中所述N＝208和所述B＝26或52。
9.一种用于将数据流卷积地交插或去除交插的电路包括连续的等长的RS编码数据字节块，所述电路包括一个对字节时钟信号作出响应用于产生输出计数量的除以B计数器，其中B是选择的交插深度，所述电路包括用于将所述输出计数量乘以因数N/B的装置，其中N是一个等于或大于组成所述RS块的数据字节数量的值，所述电路还包括一个模，〔(B-1)N/2〕+转换器和一个合并电路，所述合并电路用于将所述乘法装置的输出量和所述模转换器的输出量合并起来并将所述合并的信号送至所述模转换器的输入端。
10.一种用于将数据字节流卷积地交插或去除交插的方法，所述方法包括重复地导得第一预定的数序列的步骤，导得一个以较低速率自第一数向第二数的第二数序列的步骤，将所述第二数序列的每个数与所述第一数序列的每个数合并起来以产生用于访问存储地址的地址序列的步骤，在每个被访问的存储地址处读取所存放的数据字节的步骤，及将新的数据字节写至同一被访问的存储地址处。
CN94194756A 1993-12-29 1994-12-15 卷积式交插器和去除交插器 Expired - Lifetime CN1083642C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US17532593A 1993-12-29 1993-12-29
US08/175,325 1993-12-29
US08/315,153 1994-09-29
US08/315,153 US5572532A (en) 1993-12-29 1994-09-29 Convolutional interleaver and deinterleaver

Publications (2)

Publication Number Publication Date
CN1141101A true CN1141101A (zh) 1997-01-22
CN1083642C CN1083642C (zh) 2002-04-24

Family

ID=26871101

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94194756A Expired - Lifetime CN1083642C (zh) 1993-12-29 1994-12-15 卷积式交插器和去除交插器

Country Status (9)

Country Link
US (1) US5572532A (zh)
EP (1) EP0737385B1 (zh)
JP (1) JP3169613B2 (zh)
KR (1) KR100208929B1 (zh)
CN (1) CN1083642C (zh)
CA (1) CA2180242C (zh)
DE (1) DE69428915T2 (zh)
TW (1) TW311311B (zh)
WO (1) WO1995018489A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1104778C (zh) * 1996-07-01 2003-04-02 大宇电子株式会社 产生地址的卷积交错器及其方法
CN101204014B (zh) * 2005-06-22 2012-05-09 适应性频谱和信号校正股份有限公司 对数据流进行卷积交织的方法和系统
CN102832954A (zh) * 2012-09-17 2012-12-19 华中科技大学 一种基于软信息平均最小值的Turbo码译码迭代停止方法
CN112926726A (zh) * 2017-04-27 2021-06-08 苹果公司 用于交织通道数据的可配置卷积引擎

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771081A (en) * 1994-02-28 1998-06-23 Korea Telecommunication Authority Bit system for transmitting digital video data
JP3614907B2 (ja) * 1994-12-28 2005-01-26 株式会社東芝 データ再送制御方法及びデータ再送制御システム
US5898710A (en) * 1995-06-06 1999-04-27 Globespan Technologies, Inc. Implied interleaving, a family of systematic interleavers and deinterleavers
DE69527525T2 (de) * 1995-08-21 2003-04-03 Alcatel Sa Verfahren zur Schachtelung von Datenrahmen, Übertragungsfehlerkorrekturanordnung und Modulator damit
US5764649A (en) * 1996-03-29 1998-06-09 Amati Communications Corporation Efficient address generation for convolutional interleaving using a minimal amount of memory
US5719875A (en) * 1996-06-11 1998-02-17 Lucent Technologies Inc. Systematic convolution interleavers and deinterleavers
US6173330B1 (en) * 1996-09-17 2001-01-09 Motorola, Inc. Delivery and acquisition of data segments with optimized inter-arrival time
US5912898A (en) * 1997-02-27 1999-06-15 Integrated Device Technology, Inc. Convolutional interleaver/de-interleaver
JPH10303854A (ja) * 1997-04-23 1998-11-13 Matsushita Electric Ind Co Ltd デインタリーブ装置
EP1416678A3 (en) * 1997-05-13 2004-05-26 Matsushita Electric Industrial Co., Ltd. Packet transmitter
KR100237745B1 (ko) * 1997-05-23 2000-01-15 김영환 회전형 인터리버/디인터리버의 메모리 주소 발생장치 및 그 방법
US6055277A (en) * 1997-05-29 2000-04-25 Trw Docket No. Communication system for broadcasting to mobile users
JP3239084B2 (ja) * 1997-05-30 2001-12-17 株式会社次世代デジタルテレビジョン放送システム研究所 マルチキャリア伝送インターリーブ装置及び方法
KR19990003242A (ko) 1997-06-25 1999-01-15 윤종용 구조적 펀처드 길쌈부호 부호와 및 복호기
US5938763A (en) * 1997-08-06 1999-08-17 Zenith Electronics Corporation System for transposing data from column order to row order
JP3295372B2 (ja) * 1998-04-22 2002-06-24 日本プレシジョン・サーキッツ株式会社 デインターリーブ装置
US6178530B1 (en) 1998-04-24 2001-01-23 Lucent Technologies Inc. Addressing scheme for convolutional interleaver/de-interleaver
DE69922732T2 (de) * 1998-04-27 2005-12-08 Matsushita Electric Industrial Co., Ltd., Kadoma Verfahren und Vorrichtung zur Faltungsverschachtelung sowie Verfahren und Vorrichtung zur Faltungsentschachtelung
AU5468399A (en) * 1998-08-06 2000-02-28 Qualcomm Incorporated Method and apparatus for rotating modulation symbol indices
EP1125366B1 (en) * 1998-10-30 2003-04-16 Broadcom Corporation Generalized convolutional interleaver/deinterleaver
KR100306282B1 (ko) * 1998-12-10 2001-11-02 윤종용 통신시스템의인터리빙/디인터리빙장치및방법
EP1039646A1 (en) * 1999-03-05 2000-09-27 Mitsubishi Electric France Interleaver device and method for interleaving a data set
US6536001B1 (en) * 1999-03-11 2003-03-18 Globespanvirata, Inc. Circuit and method for convolutional interleaving using a single modulo operation
US6314534B1 (en) * 1999-03-31 2001-11-06 Qualcomm Incorporated Generalized address generation for bit reversed random interleaving
TW424227B (en) * 1999-04-08 2001-03-01 Via Tech Inc Signal decoding device and method thereof
US6553517B1 (en) 1999-04-09 2003-04-22 Sony Corporation Interleavers and de-interleavers
US6543013B1 (en) * 1999-04-14 2003-04-01 Nortel Networks Limited Intra-row permutation for turbo code
US6782056B1 (en) * 1999-08-03 2004-08-24 Sony Corporation DSS packet reordering function
KR100645730B1 (ko) * 1999-12-30 2006-11-13 주식회사 케이티 매직 매트릭스를 이용한 인터리빙 방법
JP3399904B2 (ja) * 2000-03-17 2003-04-28 松下電器産業株式会社 インタリーブアドレス生成装置
US7770010B2 (en) * 2000-09-18 2010-08-03 Wideband Semiconductors Inc. Dynamically configurable interleaver scheme using at least one dynamically changeable interleaving parameter
US6563436B2 (en) 2001-09-24 2003-05-13 Zenith Electronics Corporation Kerdock coding and decoding system for map data
US6927708B2 (en) * 2001-09-24 2005-08-09 Zenith Electronics Corporation Mapping system for transmission and reception of multiple data types
US6924753B2 (en) * 2001-09-24 2005-08-02 Zenith Electronics Corporation Robust system for transmitting and receiving map data
US7586993B2 (en) * 2001-12-06 2009-09-08 Texas Instruments Incorporated Interleaver memory selectably receiving PN or counter chain read address
AR041413A1 (es) * 2002-09-27 2005-05-18 Ibiquity Digital Corp Metodo y aparato para la transmision digital de audio
US8077743B2 (en) * 2003-11-18 2011-12-13 Qualcomm Incorporated Method and apparatus for offset interleaving of vocoder frames
DE60322550D1 (de) * 2003-12-09 2008-09-11 St Microelectronics Nv Methode und Apparat zur Entschachtelung aufeinanderfolgender Sequenzen von verschachtelten Abtastdaten
KR100520934B1 (ko) * 2003-12-30 2005-10-17 삼성전자주식회사 디인터리버 메모리의 크기가 절감된 디지털 방송 수신기의디인터리빙장치 및 그의 디인터리빙방법
US7343530B2 (en) * 2004-02-10 2008-03-11 Samsung Electronics Co., Ltd. Turbo decoder and turbo interleaver
US7600164B2 (en) 2004-12-17 2009-10-06 Telefonaktiebolaget Lm Ericsson (Publ) Interleaving/de-interleaving using compressed bit-mapping sequences
US20060245505A1 (en) * 2005-05-02 2006-11-02 Limberg Allen L Digital television signals using linear block coding
US7685495B2 (en) * 2005-05-12 2010-03-23 Qualcomm Incorporated Apparatus and method for channel interleaving in communications system
CN101322317B (zh) * 2005-05-12 2013-05-29 高通股份有限公司 用于在通信系统中进行信道交织的设备和方法
TWI269535B (en) * 2005-09-13 2006-12-21 Sunplus Technology Co Ltd Convolutional interleaving and de-interleaving circuit and method
BRPI0811117A2 (pt) 2007-05-16 2014-12-23 Thomson Licensing Aparelho e método para codificar e decodificar sinais
MX2010004148A (es) 2007-10-15 2010-05-17 Thomson Licensing Aparatos y metodos para comunicar actividad de modo de rafaga.
WO2009051689A2 (en) 2007-10-15 2009-04-23 Thomson Licensing High definition television transmission with mobile capability
US8799750B1 (en) * 2011-05-09 2014-08-05 Xilinx, Inc. Convolutional interleaver for bursty memory access

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394642A (en) * 1981-09-21 1983-07-19 Sperry Corporation Apparatus for interleaving and de-interleaving data
FR2592258B1 (fr) * 1985-12-23 1991-05-03 Thomson Csf Procede et dispositif de transmission radioelectrique d'informations codees, resistant au brouillage
FR2639781B1 (fr) * 1988-11-25 1991-01-04 Alcatel Thomson Faisceaux Procede d'entrelacement pour dispositif de transmission numerique
US5042033A (en) * 1989-06-05 1991-08-20 Canadian Marconi Corporation RAM-implemented convolutional interleaver
NL8901631A (nl) * 1989-06-28 1991-01-16 Philips Nv Inrichting voor het bufferen van data voor de duur van cyclisch repeterende buffertijden.
US5440706A (en) * 1990-07-20 1995-08-08 Matsushita Electric Industrial Co., Ltd. Data shuffling apparatus possessing reduced memory
US5241563A (en) * 1992-08-10 1993-08-31 General Instrument Corporation Method and apparatus for communicating interleaved data

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1104778C (zh) * 1996-07-01 2003-04-02 大宇电子株式会社 产生地址的卷积交错器及其方法
CN101204014B (zh) * 2005-06-22 2012-05-09 适应性频谱和信号校正股份有限公司 对数据流进行卷积交织的方法和系统
CN102832954A (zh) * 2012-09-17 2012-12-19 华中科技大学 一种基于软信息平均最小值的Turbo码译码迭代停止方法
CN102832954B (zh) * 2012-09-17 2015-01-28 华中科技大学 一种基于软信息平均最小值的Turbo码译码迭代停止方法
CN112926726A (zh) * 2017-04-27 2021-06-08 苹果公司 用于交织通道数据的可配置卷积引擎

Also Published As

Publication number Publication date
DE69428915T2 (de) 2002-04-25
JPH09507352A (ja) 1997-07-22
CN1083642C (zh) 2002-04-24
TW311311B (zh) 1997-07-21
KR100208929B1 (ko) 1999-07-15
JP3169613B2 (ja) 2001-05-28
US5572532A (en) 1996-11-05
EP0737385B1 (en) 2001-10-31
DE69428915D1 (de) 2001-12-06
EP0737385A1 (en) 1996-10-16
CA2180242C (en) 2000-06-27
WO1995018489A1 (en) 1995-07-06

Similar Documents

Publication Publication Date Title
CN1083642C (zh) 卷积式交插器和去除交插器
CN1138379C (zh) 格式化数据帧的方法和装置
US5940863A (en) Apparatus for de-rotating and de-interleaving data including plural memory devices and plural modulo memory address generators
CN1104778C (zh) 产生地址的卷积交错器及其方法
CN101009848B (zh) 在vsb发送系统中具有增强型多路复用数据的数字发送系统
CN1381095B (zh) 推荐用于第三代码分多址的turbo码交错器的有效实现
CN1097373C (zh) 数字数据处理器和将传输符号转换为多个多位数据的方法
US6553517B1 (en) Interleavers and de-interleavers
CN1151813A (zh) 数字电视信号的同步系统和数据帧结构
CN1112781C (zh) 多载波传输交错装置及其方法
WO2010061184A1 (en) Interleaving or de-interleaving for variable data block sizes and continuous data reception
CA2281480C (en) Two dimensional interleave process for cdma transmissions of one dimensional timeslot data signal
CN1134111C (zh) 去交织电路
US6192493B1 (en) Data element interleaving/deinterleaving
US7069398B2 (en) Apparatus and method for de-interleaving the interleaved data in a coded orthogonal frequency division multiplexing receiver
US6563436B2 (en) Kerdock coding and decoding system for map data
JP3796250B2 (ja) デジタル通信システムのデインターリービング装置およびそのデインターリービング方法
WO2009060185A2 (en) Interleaving or de-interleaving a stream of data received in successive frames
CN1196622A (zh) 数字数据传送系统中提供纠错数据的设备
US6329935B1 (en) Temporally separating and re-organizing data using two-stage interleaving and de-interleaving
CN101068112A (zh) 回旋式交错器/反交错器及地址产生器
CN113572481A (zh) 一种基于fpga的高速码率兼容dvb-s2的ldpc编码器及编码方法
US6714606B1 (en) Integrated services digital broadcasting deinterleaver architecture
US5631645A (en) Symbol to byte converter
MXPA99000911A (en) Data de-rotator and de-interleaver

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20141215

Granted publication date: 20020424