CN1136614C - 利用栅极感应漏极漏电流的快闪存储单元 - Google Patents
利用栅极感应漏极漏电流的快闪存储单元 Download PDFInfo
- Publication number
- CN1136614C CN1136614C CNB981170641A CN98117064A CN1136614C CN 1136614 C CN1136614 C CN 1136614C CN B981170641 A CNB981170641 A CN B981170641A CN 98117064 A CN98117064 A CN 98117064A CN 1136614 C CN1136614 C CN 1136614C
- Authority
- CN
- China
- Prior art keywords
- memory cell
- flash memory
- bias voltage
- well
- base stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000007667 floating Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 230000005611 electricity Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000002784 hot electron Substances 0.000 abstract description 19
- 230000000694 effects Effects 0.000 abstract description 15
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 24
- 230000008569 process Effects 0.000 description 16
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 230000005684 electric field Effects 0.000 description 8
- 230000006698 induction Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种快闪存储单元，包括形成于基底中的p井及形成于p井上方的栅极结构。栅极结构包括控制栅与浮栅，浮栅通过一层薄介电层分别与控制栅和半导体基底电隔离。n-基极邻接栅极结构的第一边缘且延伸至栅极结构下，在n-基极中且邻接于栅极结构的第一边缘形成p+结构，n+结构与栅结构的第二边缘相邻。由此结构可通过带对带隧道效应，在p+结构表面产生的热电子来执行存储单元编码的操作。擦除操作是利用F-N隧道穿透n-基极区域来执行的。
Description
本发明涉及一种快闪存储器(flash memory)，特别是涉及一种利用栅极感应漏极漏电流(gate induced drain leakage-GIDL)的快闪存储器。
在1980年末期，半导体工业开发了一种可电除且只读存储器(electrically erasable PROM-EEPROM)，其成本低且密度高，因此开创了存储器市场的新纪元。而“快闪”(flash)一词是指它可以在短时间内，比如1秒钟擦除整个存储器阵列的方式。典型的快闪存储器是通过热电子(hotelectron)射向漏极边缘来执行编码(programming)，而以富勒-诺得亥姆隧道(Fowler-Nordheim tunneling)效应穿透源极来达到擦除(erasing)的目的。
因为存入快闪存储器存储单元内数据不会因电源的中断而消失，不需周期性地重新再补充，所以快闪存储器是属于非易失性存储器。大部分现有的快闪存储器的一个存储单元中只存储一位元，换句话说，存储单元内存储的不是“1”就是“0”。
图1为现有一种快闪存储单元的剖视图，此存储单元包括由双堆叠的多晶硅所形成的浮栅101(floating gate)和控制栅103(control gate)。源极区施加一偏压Vs，利用两次的离子注入以形成n-基极与n+结构，而n+结构形成于n-基极之中。在源极区内的n+结构一般是注入磷，其剂量约为1×1014个原子/cm2。而漏极区的n+结构是施以一偏压Vd及注入砷，其剂量约为1×1016个原子/cm2。一般来说，漏极侧边不具有轻掺杂的漏极区结构，以避免靠近漏极侧边的电场降低，导致在编码过程中热电子的减少，造成编码速度的降低。而隧道氧化层(tunnel oxide)形成于基底与浮栅101之间，通常隧道氧化层的厚度约为80-120埃。
如图1所示，其快闪存储单元的编码操作是通过沟道热电子注射(channel hot electron injection)来执行。在编码操作的过程中，加入一偏压使漏极的电压Vd为7伏特，加入一偏压使控制栅的电压Vcg为9-12伏特，以及源极的电压Vs为接地。而在编码操作的过程中，热电子射向浮栅101中，而其一缺点为沟道热电子注射的效率低，只有少部分的热电子射向浮栅101中，造成在编码的过程中具有相对大的功率损耗。另外，需要较大的偏压来达到编码的目的。
在擦除的操作过程中，利用F-N隧道效应穿透源极侧边来达到擦除的目的。在擦除的过程中，加入一偏压使漏极的电压Vd为0伏特，加入一偏压使源极的电压Vs为9-12伏特，以及加入一偏压使控制栅的电压Vcg为-9-0伏特。因此跨过隧道氧化层(tunnel oxide)于浮栅101和n-基极的源极重叠部分之间具有一强的电场。浮栅101中的电子将隧道进入源极n+结构而被移除。
然而，依上所述，现有的快闪存储单元需要加入相对大的偏压于存储单元的各个接点(terminals)，导致相对高的能量损耗。因此开发低电压和低功率损耗的快闪存储单元的操作是必须的。
本发明的目的在于提供一种适用于一半导体基底的快闪存储单元，其可改善现有快闪存储单元操作的高电压及高功率消耗的缺点。
本发明的目的是这样实现的，即提供一种快闪存储单元，形成于一半导体基底中，该快闪存储单元包括：一p井，形成于该基底中；一栅极结构，形成于该p井上方，该栅极结构包括一控制栅及一浮栅，且通过一薄的介电层将该浮栅分别与该控制栅和该半导体基底电隔离；一n-基极，邻接该栅极结构的一第一边缘且延伸至该栅极结构之下，位于该基底中；一p+结构，该p+结构形成于该n-基极之中且邻接于该栅极结构的该第一边缘；以及一n+结构，该n+结构与该栅极结构的一第二边缘相邻且位于该基底中。此结构可通过产生自p+结构表面的带对带隧道增强型热电子(band-to-band tunneling enhanced hot electrons)，来执行存储单元的编码操作。而擦除是利用F-N隧道穿透n-基极区域来达成的。
为了让本发明的上述目的、特点及优点能更明显易懂，下面特举一优选实施例，并配合附图，作详细说明，附图中：
图1为现有一种快闪存储单元的剖视图；
图2为依照本发明一优选实施例，一种快闪存储单元的剖视图；
图3为依照本发明一优选实施例，一种快闪存储单元编码方法的剖视图；
图4为依照本发明一优选实施例，一种快闪存储单元擦除操作的剖视图；
图5为依照本发明一优选实施例，一种快闪存储单元读取操作的剖视图。
请参照图2，其为依照本发明一优选实施例，包括一种n沟道快闪存储单元201的剖面示意图。快闪存储单元201包括形成于半导体基底上方的一控制栅203和一浮栅205。浮栅205被一绝缘的介电层包围，其典型的材料比如为二氧化硅。而浮栅204与基底的表面可通过一层薄的栅氧化层来隔离，其优选厚度约为50-100埃左右。控制栅203和浮栅205的形成大致与现有的图1类似，所以在此不再多做赘述。
针对本实施例中的n沟道快闪存储单元201而言，一深n井形成于一p型半导体基底中，其形成的方法例如利用传统的扩散或离子注入的技术。而深n井优选的深度约为3微米，优选的掺杂浓度约为1×1015个原子/cm3。
一p井形成于深n井之中，其形成的方法例如利用传统的扩散或离子注入的技术。p井优选的深度约为1.5微米，优选的掺杂浓度约为1×1016个原子/cm3。而控制栅203和浮栅205形成于p井的上方。
一n+结构形成于控制栅203和浮栅205的侧边源极区内，其自动对准于控制栅203和浮栅205的边缘的源极区内。此n+结构形成的方法例如利用离子注入的技术，其优选的深度约为0.3微米，优选的掺杂(优选的掺杂比如为砷离子)浓度约为1×1020个原子/cm3。
另外，一n-基极结构形成于p井之中，且于控制栅203和浮栅205侧边的漏极区内。除此之外，n-基极结构还延伸至浮栅205之下。而n-基极的形成方法例如：进行自动对准注入n型掺杂(典型的掺杂为磷)，再通过热扩散的方式向旁边扩散至浮栅205之下来完成。此外，形成于n-基极中且自动对准控制栅203和浮栅205侧边漏极区内的p+结构，其与n-基极都是利用相同的掩模，通过两次的离子注入所形成的，而p+结构优选的深度约为0.3微米，优选的掺杂(优选的掺杂比如为硼离子)浓度约为1×1020个原子/cm3。n-基极结构的优选浓度约为0.7微米，优选的掺杂浓度约为1×1017介原子/cm3。
利用传统的技术制造快闪存储单元201不同结构的金属内连线。其中，源极连接线与n+结构相连，漏极连接线与p+结构相连，控制栅连接线与控制栅203相连。而Vs施加于n+结构，Vd施加于p+结构，Vcg施加于控制栅203。
由图2中可看出形成于漏极区垂直的双载子结构(vertical bipolarstructure)，例如为p+/n-基极/p井双载子。n-基极区域是快闪存储单元的关键元件，第一个原因是因为在读取的操作过程中，n-基极是当作n沟道快闪存储单元201的漏极。第二，在编码的过程中，n-基极可充当隔离区，致使栅极感应漏极漏电流所产生的热电子通过电场的作用跑至浮栅中，而不会流向p井造成遗漏，以至于加快编码的速度。第三，n-基极与浮栅重叠的部分提供了较小的耦合率(coupling ratio)，造成n-基极与浮栅之间的电场变大，加快了擦除操作的速度。另外，由于n-基极所掺杂浓度低于n+结构，所以n-基极表面的栅极感应漏极漏电流是可忽略的。
图3至图5为快闪存储器操作的示意图。请参照图3，其所绘示的是编码操作过程中，施于快闪存储单元201结构与不同连接导线的电压。此编码的方法是基于带对带隧道加强热电子的产生和F-N的隧道效应，而在编码的过程中，各个优选的偏压如下：加一偏压使Vd介于-Vcc与-2Vcc之间；n-基极呈浮置的状态；加一偏压使Vcg介于Vcc与2Vcc之间；Vs也是呈浮置的状态；加一偏压使Vpw介于0伏特与Vcc之间；加一偏压使深n井为Vcc；加一偏压使p型基底接地，而优选的Vcc为2.5或3.3伏特。
在施加偏压的条件下，通过带对带隧道效应于浮栅205之下的p+结构表面生成电子。假使跨越隧穿氧化层的电场非常大(大约为10MVcm-1)，则带对带隧道效应所生成电子可以隧道隧穿氧化层，藉F-N隧道至浮栅205。而带对带隧道效应所生成电子也会流至n-基极区域，通过所获得的能量穿过接面电场且或离子化而产生热电子。此热电子可以克服阻障且利用控制栅203正偏压的帮助射向浮栅205。总之，编码的电流是由两种机制所产生：(1)电子从p+结构通过F-N隧道直接进入浮栅205，以及(2)热电子从p+结构穿透n-基极再射入浮栅205中。大部分在浮栅205所产生的电流机制是取决于施加在控制栅、p井及p+结构的偏压。
值得注意的是，利用带对带隧道电子流编码时，n-基极与p井因顺向偏压(forward bias)的关系，由一二极管电压差使n-基极与p井具有相同的电压。p+/n-基极结构的逆偏压(reverse bias)提供了很大的电场，而致使电子因撞击引发离子化，产生带对带隧道热电子。当p井的掺杂浓度低于n-基极，也就是说p井注射的效率很小时，p+/n-基/p井双载子结构的效应即可被忽略。
此外，带对带热电子机制本来只在p沟道存储单元中发生，但在本优选实施例中，若以n-基极为漏极，则带对带热电子流可应用于n沟道存储单元的编码中。
请参照图4，以快闪存储单元的擦除操作为例。擦除操作的各个优选的偏压如下：Vs呈浮置的状态；加一偏压使Vcg介于-Vcc与-2Vcc之间；加一偏压使Vd介于Vcc与2Vcc之间；加一偏压使p井为0伏特；加一偏压使深n井为Vcc；而加一偏压使p型基底接地。n-基极的电位(potential)通过p+/n-基极接面的顺向偏压而与p+结构相同。当p+结构和n-基极与浮栅的耦合率非常小时，跨接隧道氧化层的浮栅205和p+/n-基极区域之间会产生很大的电场，引发F-N隧道效应，浮栅205中的电子会穿隧至p+/n-基极区域而移除。
在擦除的操作过程中，位于漏极区的p+/n-基极/p井双载子晶体管可能被开启，而在漏极区造成不预期的电流瞬间变换。因此可由n-基极轻掺杂的设计，以及在p+结构和p井之间施加一偏压，使n-基极产生缺乏(deplet)，而与p+结构短接来消除双载子的作用。
图5为快闪存储单元201读取操作的示意图。读取操作的各个优选的偏压如下：Vd大约为1.5伏特；Vcg大约为Vcc；Vs大约为0伏特；加一偏压使p井为0伏特；n-基极呈浮置的状态；加一偏压使深n井为Vcc；加一偏压使p型基底接地。在读取操作的过程中，n-基极的电位为一低于Vd的二极管电压差(一般约为0.5伏特)。此沟道可能会反转，也可能不会，这完全取决于浮栅内净电荷的存在与否，而读取电流ir值的大小即表示快闪存储单元201所存储的数字数据。此时n-基极为浮置状态，且p+/n-基极/p井双载子晶体管在读取的过程中可能被开启，因而造成不预期的漏电流发生，所以解决载子晶体管开启问题的方法之一即是在读取的操作过程中，将n-基极与p+结构短接。
本发明的快闪存储单元201具有下列许多特点：
(1)因带对带隧道热电子的产生和F-N的隧道效应，使得快闪存储单元201的编码速度大于单纯以沟道热电子注射的编码速度，这是由于带对带热电子的注射效率远大于传统的沟道热电子注射。此外，在编码的过程中，带对带热电子注射不需要大的沟道电流，因此不但编码的速度可以加快，而且编码的过程中功率的消耗也可大大地降低。
(2)类似于传统在源极侧边发生F-N隧道效应的擦除方式，本发明是通过F-N的隧道效应穿透漏极区的p+结构与n-基极，以达到更有效率且更低功率消耗的擦除模式。这是由于n-基极所掺杂的浓度低于传统的n+接面，因此在擦除的过程中，带对带隧道效应所造成的漏电流现象可被忽略。如此便可免除现有快闪存储单元因源极侧边产生的栅极感应漏极漏电流所造成的氧化层劣化，以及存储单元尺寸受限的问题。
另外，值得注意的是，本发明的快闪存储单元201不能由导电型态及偏压的转换而自n沟道快闪存储单元变成p沟道快闪存储单元。这是因为电洞的注射不仅会造成隧道氧化层的劣化，而且在氧化层介面的电洞能带大于电子的能带，其阻障较大，所以隧道的效率不佳，因此不常使用p沟道快闪存储单元。
虽然以上结合一优选实施例揭露了本发明，然而其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，可作各种的更动与润饰，因此本发明的保护范围应当视为附上的权利要求所界定的为准。
Claims (9)
1.一种快闪存储单元，形成于一半导体基底中，其特征在于，该快闪存储单元包括：
一p井，形成于该基底中；
一栅极结构，形成于该p井上方，该栅极结构包括一控制栅及一浮栅，且通过一薄的介电层将该浮栅分别与该控制栅和该半导体基底电隔离；
一n-基极，邻接该栅极结构的一第一边缘且延伸至该栅极结构之下，位于该基底中；
一p+结构，该p+结构形成于该n-基极之中且邻接于该栅极结构的该第一边缘；以及
一n+结构，该n+结构与该栅极结构的一第二边缘相邻且位于该基底中。
2.如权利要求1所述的存储单元，其特征在于，该n-基极的深度约为0.7微米，掺杂浓度约为1×1017个原子/cm3。
3.如权利要求1所述的存储单元，其特征在于，该P+结构的深度约为0.3微米，掺杂浓度约为1×1020个原子/cm3。
4.如权利要求1所述的存储单元，其特征在于，该n+结构的深度约为0.3微米，掺杂浓度约为1×1020个原子/cm3。
5.如权利要求1所述的存储单元，其特征在于，该p+结构与一电压源Vd连接，该n+结构与一电压源Vs连接，以及该控制栅与一电压源Vcg连接。
6.如权利要求5所述的存储单元，其特征在于，该p井形成于该p型衬材中的一深n井内，施加一电压Vcc于该深n井，而该p型衬材接地。
7.如权利要求6所述的存储单元，其特征在于，为了执行写入的操作：施加一偏压使Vd变成Vcc，Vs呈浮置状态，施加一偏压使Vcg变成Vcc。
8.如权利要求6所述的存储单元，其特征在于，为了执行擦除的操作：施加一偏压使Vd变成Vcc，Vs呈浮置状态，施加一偏压使Vcg变成-Vcc。
9.如权利要求6所述的存储单元，其特征在于，为了执行读取的操作：施加一偏压使Vd变成1.5伏特，Vs接地，施加一偏压使Vcg变成Vcc。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US177786 | 1988-04-05 | ||
| US09/177,786 US6111286A (en) | 1998-10-22 | 1998-10-22 | Low voltage low power n-channel flash memory cell using gate induced drain leakage current |
| US177,786 | 1998-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1252622A CN1252622A (zh) | 2000-05-10 |
| CN1136614C true CN1136614C (zh) | 2004-01-28 |
Family
ID=22649990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB981170641A Expired - Lifetime CN1136614C (zh) | 1998-10-22 | 1998-12-10 | 利用栅极感应漏极漏电流的快闪存储单元 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6111286A (zh) |
| CN (1) | CN1136614C (zh) |
| TW (1) | TW413929B (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087219A (en) * | 1998-06-19 | 2000-07-11 | Taiwan Semiconductor Manufacturing Company | Highly reliable flash memory structure with halo source |
| US6518122B1 (en) * | 1999-12-17 | 2003-02-11 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| US6272047B1 (en) * | 1999-12-17 | 2001-08-07 | Micron Technology, Inc. | Flash memory cell |
| US6555871B1 (en) * | 2000-01-20 | 2003-04-29 | Agere Systems Inc. | Flash memory device having a bipolar transistor formed integral thereto and a method of manufacture therefor |
| US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
| US6838723B2 (en) | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
| US6713812B1 (en) * | 2002-10-09 | 2004-03-30 | Motorola, Inc. | Non-volatile memory device having an anti-punch through (APT) region |
| US7030436B2 (en) * | 2002-12-04 | 2006-04-18 | Micron Technology, Inc. | Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means |
| US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
| JP4342970B2 (ja) * | 2004-02-02 | 2009-10-14 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
| US8097915B2 (en) * | 2005-05-31 | 2012-01-17 | Qimonda Ag | Semiconductor memory device |
| JP2010050374A (ja) * | 2008-08-25 | 2010-03-04 | Seiko Instruments Inc | 半導体装置 |
| CN109712979A (zh) * | 2017-10-25 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种非挥发存储器及其制作方法 |
| CN110739313B (zh) * | 2018-07-19 | 2022-07-19 | 合肥晶合集成电路股份有限公司 | 一种非易失性存储器单元、阵列及制备方法 |
| CN112669891B (zh) * | 2019-10-15 | 2024-05-10 | 芯立嘉集成电路(杭州)有限公司 | 半导体非易失性存储器的抹除方法 |
| US20220254799A1 (en) * | 2021-02-05 | 2022-08-11 | Macronix International Co., Ltd. | Semiconductor device and operation method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123145B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体集積回路 |
| EP0961290B1 (en) * | 1991-12-09 | 2001-11-14 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| US6043123A (en) * | 1996-05-30 | 2000-03-28 | Hyundai Electronics America, Inc. | Triple well flash memory fabrication process |
| US5956271A (en) * | 1997-12-12 | 1999-09-21 | Texas Instruments Incorporated | Channel hot electron programmed memory device having improved reliability and operability |
-
1998
- 1998-10-22 US US09/177,786 patent/US6111286A/en not_active Expired - Lifetime
- 1998-11-25 TW TW087119547A patent/TW413929B/zh not_active IP Right Cessation
- 1998-12-10 CN CNB981170641A patent/CN1136614C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6111286A (en) | 2000-08-29 |
| CN1252622A (zh) | 2000-05-10 |
| TW413929B (en) | 2000-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1136614C (zh) | 利用栅极感应漏极漏电流的快闪存储单元 | |
| CN100570898C (zh) | 用于多位存储的非挥发存储器件及其制作方法 | |
| JPH07123145B2 (ja) | 半導体集積回路 | |
| TW200540871A (en) | Non-volatile memory array with simultaneous write and erase feature | |
| JPH09283644A (ja) | フラッシュメモリーの構造および製造方法 | |
| JP2877642B2 (ja) | 半導体記憶装置およびその駆動方式 | |
| CN1700474A (zh) | 闪存存储单元的浮栅及其制备方法和一种闪存存储单元 | |
| CN1176493C (zh) | 快闪存储单元及其制造方法 | |
| CN101061551A (zh) | 使用双位线作电流读出的低功率非易失性存储单元 | |
| KR100663345B1 (ko) | 공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이 | |
| JP2963882B2 (ja) | フラッシュメモリセルのプログラム方法 | |
| CN1714457A (zh) | 氮化硅电荷捕获存储器件 | |
| EP0590319B1 (en) | A non-volatile memory cell | |
| KR100609216B1 (ko) | 비휘발성 메모리 소자 | |
| CN1324691C (zh) | P型信道氮化硅只读存储器的擦除方法 | |
| CN1188909C (zh) | 一种非易失性存储单元的编程及擦除方法 | |
| CN1215561C (zh) | 可随机编程的非挥发半导体存储器 | |
| GB2320807A (en) | A flash memory cell | |
| US7888707B2 (en) | Gated diode nonvolatile memory process | |
| CN1949536A (zh) | 非挥发性记忆体的操作方法 | |
| CN1427482A (zh) | 具有氮化物穿隧层的非挥发性破碎器的编程以及抹除方法 | |
| JP2877641B2 (ja) | 半導体記憶装置およびその駆動方式 | |
| JP2872873B2 (ja) | 半導体記憶装置 | |
| Park et al. | New programming and erasing schemes for p-channel flash memory | |
| JP3324691B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Applicant after: Taiwan Semiconductor Manufacturing Co., Ltd. Applicant before: Shida Integrated Circuit Co., Ltd. |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: SHIDA INTEGRATED CIRCUIT CO., LTD. TO: TAIWAN SEMICONDUCTOR MFG |
|
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20040128 |
|
| CX01 | Expiry of patent term |