CN113363036A - 一种压敏组件、压敏组件制作方法及过压保护电路 - Google Patents

Abstract

本申请提供了一种压敏组件、压敏组件制作方法及过压保护电路，涉及塑料封装领域。该压敏组件包括至少三个压敏电阻芯片；四个电极片，至少三个压敏电阻芯片与四个电极片分层设置，相邻两个电极片之间至少设置一个压敏电阻芯片，每个电极片均与相邻的压敏电阻芯片电连接，且每个电极片均包括引脚；塑封体，至少三个压敏电阻芯片与四个电极片封装于塑封体内，且每个电极片的引脚均露出塑封体。本申请提供的压敏组件、压敏组件制作方法及过压保护电路具有体积更小、成本更低、使得器件之间一致性更好的优点。

Description

一种压敏组件、压敏组件制作方法及过压保护电路

技术领域

本申请涉及塑料封装领域，具体而言，涉及一种压敏组件、压敏组件制作方法及过压保护电路。

背景技术

压敏电阻广泛应用于电力、通信、计算机、汽车、工业控制、电子等众多领域。

在三相电源的过压保护方案中，现有用法为3个直插式压敏或贴装型压敏电阻配置在电源进线端；而针对通信电源端口上的压敏电阻差模和共模保护方案，现有用法为3只插件型或贴片型压敏电阻加3只双向TVS器件或放置于被保护电路前端。

随着设备对集成度越来越高、体积越来越小、成本越来越低的要求，印刷电路板留给元器件的空间越来越小。以上分立式的3个压敏电阻组成的保护电路，不仅存在占用线路板空间，器件装配复杂等成本问题外，同时存在分立式的3个器件间参数一致性不匹配的质量问题。

综上所述，现有技术中存在压敏电阻的占用体积大，参数一致性不匹配的问题。

发明内容

本申请的目的在于提供一种压敏组件、压敏组件制作方法及过压保护电路，以解决现有技术中存在的压敏电阻的占用体积大，参数一致性不匹配的问题。

为了实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请实施例提供了一种压敏组件，所述压敏组件包括：

至少三个压敏电阻芯片；

四个电极片，所述至少三个压敏电阻芯片与所述四个电极片分层设置，相邻两个电极片之间至少设置一个压敏电阻芯片，每个所述电极片均与相邻的所述压敏电阻芯片电连接，且每个所述电极片均包括引脚；

塑封体，所述至少三个压敏电阻芯片与所述四个电极片封装于所述塑封体内，且每个所述电极片的引脚均露出所述塑封体。

可选地，每个所述电极片还包括本体与连接部，所述本体、所述连接部以及所述引脚依次连接并一体成型，所述本体的两面分别与相邻的压敏电阻芯片电连接。

可选地，每个所述引脚的端部均位于同一平面上；每个所述连接部上用于与所述引脚连接的一端也位于同一平面上。

可选地，所述压敏电阻芯片包括焊接基岛，每个所述本体均设置有焊接元矩阵，所述电极片与相邻的压敏电阻芯片通过所述焊接元矩阵连接。

可选地，当所述本体的两面均设置有焊接元矩阵时，所述本体两面的焊接元矩阵交错设置。

可选地，所述焊接元矩阵包括多个焊接元，每个所述焊接元的尺寸为0.3～3mm，相邻两个焊接元之间的间距为0.4～4mm。

可选地，位于顶部的电极片的第一引脚与位于底部的电极片的第二引脚电连接，且所述第一引脚与所述第二引脚位于所述塑封体的同一侧。

第二方面，本申请还提供了一种过压保护电路，所述过压保护电路包括电路板与上述的压敏组件，所述压敏组件集成于所述电路板上；其中，

位于顶部的电极片的第一引脚与位于底部的电极片的第二引脚通过电路板上的走线电连接。

第三方面，本申请还提供了一种压敏组件制作方法，所述压敏组件制作方法用于制作上述的压敏组件，所述方法包括：

提供至少三个压敏电阻芯片；

制作四个电极片，其中，所述四个电极片均包括引脚；

将所述至少三个压敏电阻芯片与所述四个电极片分层设置于模具中并烧结连接，其中，相邻两个电极片之间至少设置一个压敏电阻芯片，每个所述电极片均与相邻的所述压敏电阻芯片电连接；

在所述至少三个压敏电阻芯片与所述四个电极片外制作塑封体，其中，每个所述电极片的引脚均露出所述塑封体。

可选地，每个所述电极片还包括本体与连接部，所述本体、所述连接部以及所述引脚依次连接并一体成型，所述本体的两面分别与相邻的压敏电阻芯片电连接，所述制作四个电极片的步骤包括：

依据所述本体与所述压敏电阻芯片的厚度，确定每个所述连接部的高度与弯折角度。

相对于现有技术，本申请具有以下有益效果：

本申请提供了一种压敏组件、压敏组件制作方法及过压保护电路，该压敏组件包括至少三个压敏电阻芯片；四个电极片，至少三个压敏电阻芯片与四个电极片分层设置，相邻两个电极片之间至少设置一个压敏电阻芯片，每个电极片均与相邻的压敏电阻芯片电连接，且每个电极片均包括引脚；塑封体，至少三个压敏电阻芯片与四个电极片封装于塑封体内，且每个电极片的引脚均露出塑封体。通过本申请提供的压敏组件，可以将压敏电阻芯片进行集成，实现器件的小型化，降低了成本。此外，通过将压敏电阻芯片与电极片分层设置并连接的方式，使得器件之间一致性更好。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。

图1为现有技术提供的角形接法压敏电阻过压保护方案的电路图。

图2为现有技术中通信电源端口上的压敏电阻差模和共模保护方案的电路示意图。

图3为本申请实施例提供的压敏组件的内部结构图。

图4为本申请实施例提供的压敏组件的结构示意图。

图5为本申请实施例提供的电极片的结构示意图。

图6为本申请实施例提供的瞬态抑制二极管连接示意图。

图7为本申请实施例提供的压敏电阻连接示意图。

图8为本申请实施例提供的压敏组件主视图。

图9为本申请实施例提供的压敏组件左视图。

图10为本申请实施例提供的压敏组件俯视图。

图11为本申请实施例提供的压敏组件仰视图。

图12为本申请实施例提供的保护器件芯片的主视图及左视图。

图13为电极片1的主视图及左视图。

图14为电极片2的主视图及左视图。

图中：100-压敏组件；110-压敏电阻芯片；120-电极片；130-塑封体；121-引脚；122-连接部；123-本体。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

正如背景技术中所述，现有技术中一般采用分立式的3个压敏电阻组成的保护电路进行三相电源的过压保护。

例如，请参阅图1，图1为380V电源端口角形接法压敏电阻过压保护方案，现有用法为3个直插式压敏或贴装型压敏电阻配置在电源进线端。图2为通信电源端口上的压敏电阻差模和共模保护方案，现有用法为3只插件型或贴片型压敏电阻加3只双向TVS器件或放置于被保护电路前端。

然而，采用分立式的方式，导致器件的体积较大，同时成本较高，器件之间的一致性较差。

有鉴于此，本申请提供了一种压敏组件100、压敏组件100制作方法及过压保护电路，通过将压敏电阻芯片110集成于一体的方式，实现减小体积，节约成本以及提升器件一致性的效果。

下面对本申请提供的压敏组件100进行示例性说明：

作为一种实现方式，请参阅图3-图14，压敏组件100包括至少三个压敏电阻芯片110、四个电极片120以及塑封体130，其中，至少三个压敏电阻芯片110与四个电极片120分层设置，相邻两个电极片120之间至少设置一个压敏电阻芯片110，每个电极片120均与相邻的压敏电阻芯片110电连接，且每个电极片120均包括引脚121，并且至少三个压敏电阻芯片110与四个电极片120封装于塑封体130内，且每个电极片120的引脚121均露出塑封体130。

需要说明的是，本申请并不对压敏电阻芯片110的数量进行限定，例如，在图3的示例中，压敏电阻芯片110的数量可以为三个，通过每相邻两个电极片120夹持一个压敏电阻芯片110的方式，实现压敏电阻芯片110与电极片120之间的连接，可以理解地，其连接方式等效于图1与图2示例中三个压敏电阻的连接方式。然而，在实际应用中，压敏电阻芯片110的数量可能更多，例如，相邻两个电极片120之间可能包括2个压敏电阻芯片110，2个压敏电阻芯片110也为分层设置，则该2个压敏电阻芯片110实际为串联，也能实现相同的效果。

为方便说明，本申请以压敏电阻芯片110的数量为3个为例进行说明，三个压敏电阻芯片110从上至下依次为D1、D2以及D3，电极片120从上之下依次为La’、Lb、Lc、La”，在此基础上，压敏电阻芯片110与电极片120的排列顺序为La’、D1、Lb、D2、Lc、D3以及La”。

本申请通过将压敏电阻芯片110、四个电极片120以及塑封体130集成的方式，制作压敏组件100，该压敏组件100的体积更小、成本更低，同时，其分层连接一致性更好。同时，为了进一步提升器件之间的一致性，压敏电阻芯片110的型号一致，制作四个电极片120的材料也一致。

当然地，本申请所述的压敏电阻芯片110也可以替换成瞬态抑制二极管、固体放电管等器件。

此外，通过该连接方式，使得可通过四个一体三面电极片120即可实现与多个压敏电阻芯片110之间的连接。其中，本申请所述的一体三面电极片120，即指每个电极片120均与相邻的压敏电阻芯片110电连接，换言之，电极片120的两面均与压敏电阻芯片110连接，同时，电极片120的引脚121用于与电路板焊接，进而使电极片120形成一体三面的结构。例如，对于位于中间位置的电极片120，以朝上的一面为正面，朝下的一面为反面，则对于该电极片120，其正面与一压敏电阻芯片110连接，反面也与一压敏电阻芯片110连接，并且其引脚121用于与电路板焊接，分别实现了其正面、反面以及引脚121所在的面的利用。

可选地，请参阅图5，每个电极片120还包括本体123与连接部122，本体123、连接部122以及引脚121依次连接并一体成型，本体123的两面分别与相邻的压敏电阻芯片110电连接。

其中，四个电极片120的引脚121设置于压敏电阻的四端，作为一种实现方式，每个引脚121的端部均位于同一平面上；每个连接部122上用于与引脚121连接的一端也位于同一平面上，进而是的所有引脚121的端部均位于同一平面上，可以更加方便的进行焊接。而将所有连接部122上用于与引脚121连接的一端也位于同一平面上，可以利用塑封体130更好的进行封装，且封装后的体积更小。在此基础上，为了达到上述效果，可以根据电极片120所在的位置，设置每个电极片120的连接部122的弯折角度不同。

并且，压敏电阻芯片110包括焊接基岛，每个本体123均设置有焊接元矩阵，电极片120与相邻的压敏电阻芯片110通过焊接元矩阵连接。其中，本申请提供的一体三面电极片120为同型带材，在电极片120与压敏电阻芯片110的焊接基岛的正反两面冲出焊接元矩阵，正面的焊接元矩阵(Y1、Y2…Yn)形成上平面(M1)，反面的焊接元矩阵(Y1’、Y2’…Yn’)形成下平面(M3)，带材本体123的引出脚位形成中平面(M2)；

所述的焊接元基本单元(Y)可以为正方形，矩形，圆形，六边形等，焊接元尺寸(W4、W4’)可以为0.3～3mm，焊接元间距(W5、W5’)可以为0.4～4mm，在行列阵列中正焊接元(Y1、Y2…Yn)与反焊接元(Y1’、Y2’…Yn’)交叉错落，可选地，本示范例选用正方形焊接元。

所述的塑封体130(C1)材料可以为高压注塑的热固性环氧塑料，或低压注塑的改性聚氨酯热熔胶。

可选地，所述塑封体130的厚度(H)为各层芯片、焊接厚度及电极片120厚度之和增加1mm，可以为2.8～14mm。

可选地，所述塑封体130长度(W)为一体电极折弯处最薄塑封体130厚度大于0.3mm，可以为4.7～30mm。

可选地，所述塑封体130的宽度(W’)为保护器件芯片及一体电极片120边缘处塑封体130厚度大于0.3mm，可以为2.5～16mm。

可选地，所述塑封体130的拔模角度(A)根据塑封体130厚度而进行相应调整，可以为5～25°。

所述的压敏电阻芯片110(D1、D2、D3)的上下2个电极面为可焊接的金属材质，可以是真空溅射或高温烧结的Cu或Ag。

可选地，压敏电阻芯片110(D1、D2、D3)可以替换成瞬态抑制二极管、固体放电管等。

可选地，所述压敏电阻芯片110(D1、D2、D3)的平面尺寸(W1、W1’)根据保护器件的最大浪涌电流自由设定，芯片平面尺寸可以为2.5mm～25mm。

可选地，所述压敏电阻芯片110(D1、D2、D3)厚度(H1)，由保护器件的电压自由设定，压敏电阻芯片110(D1、D2、D3)厚度(H1)可以为0.2～3mm；

所述的内部电极与外部电极一体电极片120为预成型的“反7字”型电极片120，按装配顺序，由上往下依次为电极片(La’)，电极片(Lb)，电极片(Lc)，电极片(La”)。

可选地，电极片120(La’)与电极片120(La”)为一组，电极片120(La’)为预成型高度较深的“反7字”形，电极片120(La”)为电极片120(La’)翻转成“正7字”构成。

可选地，电极片120(Lb)与电极片120(Lc)为一组，电极片120(Lb)为预成型高度较浅的“反7字”形，电极片120(Lc)为电极片120(Lb)翻转成“正7字”构成。

可选地，内电极与外电极一体电极片120的焊接基岛平面尺寸(W2、W2’)，根据压敏电阻芯片110(D1、D2、D3)形状及尺寸自由设定，可以为正方形，长方形或圆形，尺寸可以为2.5mm～25mm；可选地，正焊接元(Y1、Y2…Yn)及反焊接元(Y1’、Y2’…Yn’)形成的正反焊接面最大尺寸(W3、W3’)略小于压敏电阻芯片110的焊接尺寸(W6、W6’)，尺寸可以为2.0mm～24.5mm。

可选地，内电极与外电极一体电极片120的厚度(H4)，以及内电极及外电极的宽度(W7)，由保护器件的最大浪涌电流自由设定，电极厚度(H4)可以为0.1～1mm，宽度(W7)可以为1.5～6.5mm。

可选地，内电极与外电极一体电极片120的预成型高度尺寸(H2、H3)，根据压敏电阻芯片110厚度(H1)及电极片120厚度(H4)自由设定，电极片(La)及电极片(La‘’)预成型厚度(H2)为1.5个压敏电阻芯片110厚度(H1)及1个电极片120厚度(H4)及相应的焊接层厚度之和，可以为0.48～5.65mm；电极片(Lb)及电极片(Lc)预成型厚度为0.5个保护器件芯片厚度(H1)及相应焊接层厚度之和，可以为0.13～3.1mm；

产品使用时只需PCB焊盘把La’及La”短接形成La，即可形成压敏电阻的角型接法，或差共模接法的保护线路。

在上述实现方式的基础上，本申请实施例还提供了一种过压保护电路，过压保护电路包括电路板与上述的压敏组件，压敏组件集成于电路板上；其中，位于顶部的电极片的第一引脚与位于底部的电极片的第二引脚通过电路板上的走线电连接。

请参阅图3，即在本申请提供的过压保护电路中，电极片La’与La”相连。

在上述实现方式的基础上，本申请还提供了一种压敏组件制作方法，用于制作上述的压敏组件，该方法包括：

S101，提供至少三个压敏电阻芯片。

S102，制作四个电极片，其中，四个电极片均包括引脚。

S1103，将至少三个压敏电阻芯片与四个电极片分层设置于模具中并烧结连接，其中，相邻两个电极片之间至少设置一个压敏电阻芯片，每个电极片均与相邻的压敏电阻芯片电连接。

S104，在至少三个压敏电阻芯片与四个电极片外制作塑封体，其中，每个电极片的引脚均露出塑封体。

其中，每个电极片还包括本体与连接部，本体、连接部以及引脚依次连接并一体成型，本体的两面分别与相邻的压敏电阻芯片电连接，S102的步骤包括：

依据本体与压敏电阻芯片的厚度，确定每个连接部的高度与弯折角度。

即在本申请中，首先制备电极片1(La)、电极片2(Lb)两种“反7字”电极片，且“反7字”电极片的打弯高度(H2、H3)由压敏电阻芯片厚度(H1)及电极片厚度(H4)而定；然后将电极片1(La’)翻转而成电极片4(La”)，电极片2(Lb)翻转而成电极片3(Lc)，依次将电极片4(La”)、压敏电阻芯片3(D3)、电极片3(Lc)、压敏电阻芯片2(D2)、电极片2(Lb)、压敏电阻芯片1(D1)、电极片1(La’)排放固定在模具中用铅锡焊料烧结连接；再将烧结好的产品放置到注塑模具中注塑成型，并后固化；将注塑成型的产品置于成型模具成型第一个成型角度(A1)；可选地，该成型角度为85～90°，再将第一次成型的产品置于成型模具中成型第二个角度(A2)；可选地，该成型角度为90±1℃，再将成型好产品进行电镀滚镀工艺镀锡，最后进行产品测试包装出厂。

所述的塑封三相压敏电阻由三个压敏电阻芯片(D1、D2、D3)垂直分布且形成了环形的首尾相连结构，并且各相连处皆引出了外电极(La、Lb、Lc)。从而单个器件即可实现三相过压保护或共差模保护。

可选地，产品使用时只需PCB焊盘把La’及La”短接，即可形成保护器件的角型接法，或差共模接法的保护线路。

可以理解地，本申请提供的压敏组件、压敏组件制作方法及过压保护电路包括以下优点：

1、本发明工艺简单、可靠，单个器件可替代三个插件或贴片保护器件，可以有效降低器件成本、PCB原材料成本、装配成本。

2、本发明采用三面一体电极片，简化了工艺流程，提高了产品可靠性。

3、本发明由于采用器件集成化方案，极大的缩小了线路板及设备的体积。

4、本发明由于采用集成化方案，相对比一个分立的三个器件，保护器件芯片的批次及片号更集中，参数一致性更好，从而可靠性更高。

总之，本发明提供的塑封三相保护器件易实现自动化安装，大幅降低元器件及线路板装配成本；减小线路板面积，提高设备小型化；同时由于产品参数一致性更佳，提高了器件的可靠性。

综上所述，本申请提供了一种压敏组件、压敏组件制作方法及过压保护电路，该压敏组件包括至少三个压敏电阻芯片；四个电极片，至少三个压敏电阻芯片与四个电极片分层设置，相邻两个电极片之间至少设置一个压敏电阻芯片，每个电极片均与相邻的压敏电阻芯片电连接，且每个电极片均包括引脚；塑封体，至少三个压敏电阻芯片与四个电极片封装于塑封体内，且每个电极片的引脚均露出塑封体。通过本申请提供的压敏组件，可以将压敏电阻芯片进行集成，实现器件的小型化，降低了成本。此外，通过将压敏电阻芯片与电极片分层设置并连接的方式，使得器件之间一致性更好。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种压敏组件，其特征在于，所述压敏组件包括：

至少三个压敏电阻芯片；

四个电极片，所述至少三个压敏电阻芯片与所述四个电极片分层设置，相邻两个电极片之间至少设置一个压敏电阻芯片，每个所述电极片均与相邻的所述压敏电阻芯片电连接，且每个所述电极片均包括引脚；

塑封体，所述至少三个压敏电阻芯片与所述四个电极片封装于所述塑封体内，且每个所述电极片的引脚均露出所述塑封体。

2.如权利要求1所述的压敏组件，其特征在于，每个所述电极片还包括本体与连接部，所述本体、所述连接部以及所述引脚依次连接并一体成型，所述本体的两面分别与相邻的压敏电阻芯片电连接。

3.如权利要求2所述的压敏组件，其特征在于，每个所述引脚的端部均位于同一平面上；每个所述连接部上用于与所述引脚连接的一端也位于同一平面上。

4.如权利要求2所述的压敏组件，其特征在于，所述电极片包括焊接基岛，每个所述本体均设置有焊接元矩阵，所述电极片与相邻的压敏电阻芯片通过所述焊接元矩阵连接。

5.如权利要求4所述的压敏组件，其特征在于，当所述本体的两面均设置有焊接元矩阵时，所述本体两面的焊接元矩阵交错设置。

6.如权利要求4所述的压敏组件，其特征在于，所述焊接元矩阵包括多个焊接元，每个所述焊接元的尺寸为0.3～3mm，相邻两个焊接元之间的间距为0.4～4mm。

7.如权利要求1所述的压敏组件，其特征在于，位于顶部的电极片的第一引脚与位于底部的电极片的第二引脚电连接，且所述第一引脚与所述第二引脚位于所述塑封体的同一侧。

8.一种过压保护电路，其特征在于，所述过压保护电路包括电路板与如权利要求1至7任一项所述的压敏组件，所述压敏组件集成于所述电路板上；其中，

位于顶部的电极片的第一引脚与位于底部的电极片的第二引脚通过电路板上的走线电连接。

9.一种压敏组件制作方法，其特征在于，所述压敏组件制作方法用于制作如权利要求1至7任一项所述的压敏组件，所述方法包括：

提供至少三个压敏电阻芯片；

制作四个电极片，其中，所述四个电极片均包括引脚；

将所述至少三个压敏电阻芯片与所述四个电极片分层设置于模具中并烧结连接，其中，相邻两个电极片之间至少设置一个压敏电阻芯片，每个所述电极片均与相邻的所述压敏电阻芯片电连接；

在所述至少三个压敏电阻芯片与所述四个电极片外制作塑封体，其中，每个所述电极片的引脚均露出所述塑封体。

10.如权利要求9所述的压敏组件制作方法，其特征在于，每个所述电极片还包括本体与连接部，所述本体、所述连接部以及所述引脚依次连接并一体成型，所述本体的两面分别与相邻的压敏电阻芯片电连接，所述制作四个电极片的步骤包括：

依据所述本体与所述压敏电阻芯片的厚度，确定每个所述连接部的高度与弯折角度。

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