CN113113427A - 阵列基板及其制备方法、显示面板 - Google Patents
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Abstract
本申请提出了一种阵列基板及其制备方法、显示面板，该阵列基板包括有源层，位于有源层上的源漏极层，源漏极层包括与所述有源层两端电性连接的源极和漏极，其中所述源极与所述有源层之间、所述漏极与所述有源层之间还分别设有一保护层，所述保护层用于降低所述有源层与所述源漏极层之间的接触电阻。本申请通过在有源层上设置保护层，降低了有源层与源漏极层之间的接触电阻，提升了阵列基板中的薄膜晶体管的电学性能，提高了显示面板的响应速度。
Description
技术领域
本申请涉及显示面板领域，特别涉及一种阵列基板及其制备方法、显示面板。
背景技术
随着显示技术的不断提升，新型显示产品对显示技术的要求越来越高，特别大尺寸8K高端显示产品，对显示背板的驱动能力有了更高的要求。对于8K高端显示产品，显示质量的提升要求像素数量显著增加，导致开口率降低，采用四次光刻工艺制备显示面板的线宽及线距较大，不能满足8K高端显示产品小尺寸薄膜晶体管和高穿透率的要求，因此，为了减小线宽及线距，提升穿透率，必须采用五次光刻工艺制备显示面板。
但是五次光刻工艺制程中有源层与金属层不是连续沉积形成，导致有源层与金属层之间的接触电阻增大，降低薄膜晶体管的导电性能。
因此，亟需一种阵列基板及其制备方法、显示面板以解决上述技术问题。
发明内容
本申请提供一种阵列基板及其制备方法、显示面板，以改善现有采用五次光刻工艺制备的阵列基板中有源层和金属层之间接触电阻大的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请提供了一种阵列基板，包括：
有源层；
位于所述有源层上的源漏极层，所述源漏极层包括与所述有源层两端电性连接的源极和漏极；
其中，所述源极与所述有源层之间、所述漏极与所述有源层之间还分别设有一保护层，所述保护层用于降低所述有源层与所述源漏极层之间的接触电阻。
在本申请的阵列基板中，所述有源层包括非晶硅层与欧姆接触层，所述欧姆接触层包括分别位于所述有源层两端的第一欧姆接触层和第二欧姆接触层，所述保护层包括所述覆盖所述第一欧姆接触层的第一保护层，以及覆盖所述第二欧姆接触层的第二保护层。
在本申请的阵列基板中，所述欧姆接触层与所述源漏极层之间的功函数差大于所述保护层与所欧姆接触层之间的功函数差。
在本申请的阵列基板中，所述第一保护层与所述第二保护层包括钼。
在本申请的阵列基板中，所述源漏极层包括钼和铜的叠层结构，且与所述第一保护层、所述第二保护层接触的为钼层。
在本申请的阵列基板中，所述保护层的厚度大于或等于50埃，且小于或等于1000埃。
本申请还提出了一种阵列基板的制备方法，步骤包括：
制备一有源层；
在所述有源层上制备一保护层；
对所述有源层与所述保护层进行图案化处理；
在所述保护层上制备一源漏极层，同时刻蚀所述源漏极层、所述保护层及所述有源层，其中，所述源漏极层形成源极与漏极。
在本申请的阵列基板的制备方法中，所述对所述有源层与所述保护层进行图案化处理的步骤包括：
对没有光阻覆盖的所述保护层和所述有源层进行刻蚀；
用剥离液剥离所述保护层上剩下的光阻；
在本申请的阵列基板的制备方法中，所述对没有光阻覆盖的所述保护层和所述有源层进行刻蚀的方法包括干法刻蚀或湿法刻蚀。
本申请还提供了一种显示面板，包括上述所述的阵列基板。
有益效果：本申请采用五次光刻工艺制程制备阵列基板，通过在有源层上设置保护层，并且所述有源层与所述保护层同时图案化处理，使得所述保护层保护所述有源层不与剥离液接触，从而所述有源层的表面无杂质残留，进而降低了所述有源层与所述源漏极层之间的接触电阻，提升了阵列基板中的薄膜晶体管的电学性能；另一方面，采用五次光刻工艺制程制备阵列基板，金属线宽及线距可以做得更小，增加了阵列基板的光透过率；而且所述阵列基板中的薄膜晶体管的沟道可以做得更小，提高了阵列基板中的薄膜晶体管的开态电流，提高了显示面板的响应速度。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例中阵列基板的结构示意图。
图2为本申请实施例中阵列基板的制备方法的流程图。
图3至图9为本申请实施例中阵列基板的制备方法的步骤图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在现有采用五次光刻工艺制备的阵列基板中，有源层与源漏极层不是连续沉积形成，在形成有源层与源漏极之间需经历光阻覆盖、黄光照射、光阻剥离等制程，使得有源层的表面残留剥离液的杂质，造成有源层的表面粗糙，从而增大有源层与源漏极层的接触电阻，降低阵列基板的电学性能。本申请基于上述技术问题提出了下列技术方案：
请参阅图1至图9，本申请提供了一种阵列基板100，包括：
有源层105；
位于所述有源层105上的源漏极层107，所述源漏极层107包括与所述有源层105两端电性连接的源极1071和漏极1072；
其中，所述源极1071与所述有源层105之间、所述漏极1072与所述有源层105之间还分别设有一保护层106，所述保护层106用于降低所述有源层105与所述源漏极层107之间的接触电阻。
本申请提出了一种阵列基板100，包括有源层105，位于所述有源层105上的源漏极层107，所述源漏极层107包括与所述有源层105两端电性连接的源极1071和漏极1072，其中，所述源极1071与所述有源层105之间、所述漏极1072与所述有源层105之间还分别设有一保护层106，所述保护层106用于降低所述有源层105与所述源漏极层107之间的接触电阻。本申请采用五次光刻工艺制程制备阵列基板100，通过在有源层105上设置保护层106，并且所述有源层105与所述保护层106同时图案化处理，使得所述保护层106覆盖下的所述有源层105不与剥离液接触，从而所述有源层105的表面无杂质残留，进而降低了所述有源层105与所述源漏极层107之间的接触电阻，提升了薄膜晶体管的电学性能；另一方面，采用次光刻工艺制程制备阵列基板100，金属线宽及线距可以做得更小，增加了阵列基板100的光透过率；另外所述薄膜晶体管的沟道可以做得更小，提高了阵列基板中的薄膜晶体管的开态电流，提高了显示面板的响应速度。
现结合具体实施例对本申请的技术方案进行描述。
请参阅图1，所述阵列基板100，包括有源层105，位于所述有源层105上的源漏极层107，所述源漏极层107包括与所述有源层105两端电性连接的源极1071和漏极1072，其中，所述源极1071与所述有源层105之间、所述漏极1072与所述有源层105之间还分别设有一保护层106，所述保护层106用于降低所述有源层105与所述源漏极层107之间的接触电阻。
在一种实施例中，所述阵列基板100包括衬底101，位于所述衬底101上的栅极层103，覆盖所述栅极层103的栅极绝缘层102，位于所述栅极绝缘层102上的有源层105，位于所述有源层105上的保护层106，位于所述保护层106上的源漏极层107，位于所述源漏极层107上的钝化层108以及位于所述钝化层108上的像素电极层109。
在一种实施例中，所述衬底101包括玻璃基板或者柔性聚酰亚胺，在此不做具体限制。
在一种实施例中，所述源漏极层107包括源极1071和漏极1072，所述源极1071、所述漏极1072分别通过所述保护层106与所述有源层105电性连接。
在一种实施例中，所述阵列基板100采用五次光刻工艺制备，所述有源层105与所述源漏极层107不是连续沉积形成，因此，所述有源层105与所述源漏极层107直接进行电性连接时，所述有源层105与所述源漏极层107之间的接触电阻较大，使得薄膜晶体管在正常工作时，所述源极1071、所述有源层105、所述漏极1072的串联电阻增大，降低所述薄膜晶体管的工作电流，从而降低所述薄膜晶体管的电学性能。本申请在所述源极1071与所述有源层105之间、所述漏极1072与所述有源层105之间还分别设有一保护层106，所述保护层106用于降低所述有源层105与所述源漏极层107之间的接触电阻，提高所述阵列基板100中的薄膜晶体管的工作电流，从而提升所述阵列基板100中的薄膜晶体管的电学性能。
在一种实施例中，所述有源层105包括非晶硅层1051与欧姆接触层1052，所述欧姆接触层1052包括分别位于所述有源层105两端的第一欧姆接触层1052a和第二欧姆接触层1052b，所述保护层106包括所述覆盖所述第一欧姆接触层1052a的第一保护层1061，以及覆盖所述第二欧姆接触层1052b的第二保护层1062。
具体的，所述有源层105包括非晶硅层1051与欧姆接触层1052，所述非晶硅层1051位于所述栅极绝缘层102上，所述欧姆接触层1052位于所述非晶硅层1051与所述保护层106之间，并且所述欧姆接触层1052包括位于所述有源层105两端的第一欧姆接触层1052a和第二欧姆接触层1052b，即所述第一欧姆接触层1052a与所述第二欧姆接触层1052b分别位于所述非晶硅层1051的两端；所述保护层106包括所述第一保护层1061与所述第二保护层1062，并且所述第一保护层1061覆盖所述第一欧姆接触层1052a上，所述第二保护层1062位于所述第二欧姆接触层1052b；所述第一欧姆接触层1052a与所述第一保护层1061的边缘齐平，所述第二欧姆接触层1052b与所述第二保护层1062106的边缘齐平。采用五次光刻工艺制备所述阵列基板100时，所述第一保护层1061保护所述第一欧姆接触层1052a的表面不与光阻的剥离液接触，从而所述第一欧姆接触层1052a的表面不会残留光阻剥离液的杂质，也不会使所述第一欧姆接触层1052a的表面变粗糙，因此，所述第一欧姆接触层1052a通过所述第一保护层1061与所述源极1071接触，降低了所述第一欧姆接触层1052a与所述源极1071之间的接触电阻，提高了所述第一欧姆接触层1052a与所述源极1071之间的导电性。所述第二欧姆接触层1052b通过所述第二保护层1062与所述漏极1072进行电性连接的效果和所述第一欧姆接触层1052a通过所述第一保护层1061与所述源极1071进行电性连接的效果相同，在此不做详细赘述。
在一种实施例中，所述欧姆接触层1052与所述源漏极层107之间的功函数差大于所述保护层106与所欧姆接触层1052之间的功函数差。具体的，所述欧姆接触层1052与所述源漏极层107之间的接触电阻与所述欧姆接触层1052与所述源漏极层107之间的功函数差成正比，所述欧姆接触层1052与所述源漏极层107之间的功函数差越小，所述欧姆接触层1052与所述源漏极层107之间的接触电阻越小，所述源漏极层107与所述欧姆接触层1052的串联电阻越小，所述阵列基板100的薄膜晶体管的电学性能越好。在所述欧姆接触层1052与所述源漏极层107之间设置所述保护层106，并且所述保护层106与所欧姆接触层1052之间的功函数差小于所述欧姆接触层1052与所述源漏极层107之间的的功函数差，因此，所述保护层106降低了所述欧姆接触层1052与所述源漏极层107之间的接触电阻，提高了所述阵列基板100中的薄膜晶体管的工作电流，保障了所述阵列基板100中的薄膜晶体管的电学性能，保证了显示面板的质量。
在一种实施例中，所述第一保护层1061与所述第二保护层1062包括钼。当所述第一保护层1061与所述第二保护层1062为钼时，所述第一保护层1061与所述第一欧姆接触层1052a的功函数差小于所述第一欧姆接触层1052a与所述源极1071之间的功函数差，因此，在所述第一欧姆接触层1052a与所述源极1071之间设置所述第一保护层1061为钼时，所述第一欧姆接触层1052a与所述源极1071的接触电阻降低，提高了所述阵列基板100中的薄膜晶体管的导电性。所述第二保护层1062为钼的技术效果与上述所述第一保护层1061为钼的技术效果相同，在此不做详细赘述。
在一种实施例中，所述第一保护层1061与所述第二保护层1062还包括其他能降低所述保护层106与所述欧姆接触层1052之间接触电阻的材料，比如铝，在此不做具体限制。
在一种实施例中，所述源漏极层107包括钼和铜的叠层结构，且与所述第一保护层1061、所述第二保护层1062接触的为钼层。具体的，由于铜的电阻率很低，具有很好的导电性，但是铜原子易扩散，所以源漏极层107一般采用钼和铜的叠层结构，一方面提高所述源极1071与所述漏极1072的导电性，另一方面将钼层作为铜原子向下扩散的阻挡层，既阻止了铜原子向下扩散，造成源漏极层107导电性能下降的问题，又提高了源漏极层107与其他膜层之间的附着力。
进一步地，当所述源漏极层107为钼和铜的叠层结构时，并且所述源漏极层107与所述保护层106直接接触的为钼层，所述保护层106为钼时，所述源极1071采用与所述第一保护层1061相同的导电材料与所述第一保护层1061电性连接，使得所述源极1071与所述第一保护层1061之间为同种导电材料连通，导电性能更优；另外，设置所述源极1071与所述第一保护层1061直接接触的为钼层，所述第一保护层1061为钼，使得所述第一保护层1061与所述源极1071之间导通电阻最小，所述第一欧姆接触层1052a与所述源极1071的钼层之间的功函数差等于所述第一保护层1061与所述第一欧姆接触层1052a之间的功函数差，使所述第一欧姆接触层1052a与所述源极1071的接触电阻最小，最大化的提升了所述阵列基板100中的薄膜晶体管的导电性能。
在一种实施例中，所述源漏极层107也可以是其他金属材料制成，在此不做具体限制。
在一种实施例中，所述保护层106的厚度大于或等于50埃，且小于或等于1000埃。具体的，所述保护层106设置在所述有源层105之上，并且所述保护层106与所述有源层105采用相同制备工艺进行图案化处理，所述保护层106的厚度大于或等于50埃，且小于或等于1000埃，当所述保护层106的厚度小于50埃时，由于所述保护层106的厚度太薄，在对光阻进行剥离时易造成所述保护层106也被剥离掉，所述有源层105表面粗糙，或者所述保护层106因太薄而无法保护位于所述保护层106之下的有源层105不与剥离液接触，导致所述有源层105与光阻剥离液反应，表面存有杂质，从而增大所述有源层105与所述源漏极层107之间的接触电阻；当所述保护层106的厚度大于1000埃时，所述保护层106与所述有源层105同时进行刻蚀时，容易造成导角，影响所述阵列基板100后期膜层的制作。因此，当所述保护层106的厚度大于或等于50埃，且小于或等于1000埃时，既保证了所述阵列基板100的制备质量，又降低了所述有源层105与所述源漏极层107之间的接触电阻，提升了所述阵列基板100中的薄膜晶体管的导电性能。
请参阅图2至图9，本申请还提供了一种阵列基板100的制备方法，步骤包括：
S10，制备一有源层105；
S20，在所述有源层105上制备一保护层106；
S30，对所述有源层105与所述保护层106进行图案化处理；
S40，在所述保护层106上制备一源漏极层107，同时刻蚀所述源漏极层107、所述保护层106及所述有源层105，其中，所述源漏极层107形成源极1071与漏极1072。
具体的，提供一衬底101，在所述衬底101上形成栅极层103，在所述栅极层103形成栅极绝缘层102，在所述栅极绝缘层102上形成有源层105，所述有源层105包括非晶硅层1051和欧姆接触层1052，在所述有源层105上制备一保护层106，对所述有源层105与所述保护层106进行图案化处理，在所述保护层106上形成一源漏极层107，所述源漏极1072层107包括源极1071和漏极1072，并且形成所述源漏极层107时，同时刻蚀所述源漏极层107、所述保护层106及所述有源层105，其中，所述源漏极层107形成源极1071与漏极1072，所述保护层106形成第一保护层1061和第二保护层1062，所述欧姆接触层1052形成第一欧姆接触层1052a和第二欧姆接触层1052b，并且所述第一保护层1061覆盖所述第一欧姆接触层1052a，所述第二保护层1062覆盖所述第二欧姆接触层1052b，所述源极1071通过所述第一保护层1061与所述第一欧姆接触层1052a电性连接，所述漏极1072通过所述第二保护层1062与所述第二欧姆接触层1052b电性连接，在所述源漏极层107上形成一钝化层108，在所述钝化层108上设置过孔(图中未标出)，所述过孔与所述漏极1072连通，在所述钝化层108上形成一像素电极层109，并且所述像素电极层109填充所述过孔与所述漏极1072电性连接。由此可见，在所述有源层105与所述源漏极层107之间设有一保护层106，所述保护层106与所述有源层105同时图案化处理，与所述源漏极层107及所述有源层105同时刻蚀处理形成所述第一保护层1061与所述第二保护层1062，没有增加所述阵列基板100的制备工艺，而是降低了所述源漏极层107与所述有源层105之间的接触电阻，提高了所述阵列基板100中薄膜晶体管的导电性能。
在一种实施例中，所述对所述有源层105与所述保护层106进行图案化处理的步骤包括：
对没有光阻覆盖的所述保护层106和所述有源层105进行刻蚀；
用剥离液剥离所述保护层106上剩下的光阻；
具体的，在所述栅极绝缘层102上形成一非晶硅层1051，在所述非晶硅层1051形成一多晶硅层，在所述多晶硅层形成一保护层106，在所述保护层106上覆盖光阻，对所述保护层106、所述非晶硅层1051以及所述多晶硅层进行选择性曝光，然后显影，对没有光阻覆盖的所述保护层106和所述有源层105进行刻蚀，用剥离液剥离所述保护层106上剩下的光阻。因此，对所述有源层105与所述保护层106进行图案化处理时，所述保护层106保护了所述有源层105不与光阻剥离液接触，从而在对光阻进行剥离时不会造成所述有源层105表面粗糙，不会导致所述有源层105与光阻剥离液反应，表面存有杂质，增大所述有源层105与所述源漏极层107之间的接触电阻的问题。因此，在所述有源层105上设置一保护层106，并且所述保护层106与所述有源层105同时进行图案化处理，在未增加制备工艺的前提下，既保证了所述阵列基板100的制备质量，又降低了所述有源层105与所述源漏极层107之间的接触电阻，提升了所述阵列基板100中的薄膜晶体管的导电性能。
在一种实施例中，对没有光阻覆盖的所述保护层106和所述有源层105进行刻蚀的方法包括干法刻蚀。对没有光阻覆盖的所述保护层106和所述有源层105采用干法进行刻蚀可以将所述保护层106与所述有源层105一起刻蚀，在不增加所述阵列基板100的制备工艺的条件下，使用所述保护层106降低所述有源层105与所述源漏极层107之间的接触电阻，改善所述阵列基板100中的薄膜晶体管的导电性能。
在一种实施例中，对没有光阻覆盖的所述保护层106和所述有源层105进行刻蚀的方法还包括湿法刻蚀，在此不做具体限制。
本申请还提供了一种显示面板，包括上述实施例中所述的阵列基板100。
本申请提出了一种阵列基板及其制备方法、显示面板，所述阵列基板包括有源层，位于所述有源层上的源漏极层，所述源漏极层包括与所述有源层两端电学性能连接的源极和漏极，其中，所述源极与所述有源层之间、所述漏极与所述有源层之间还分别设有一保护层，所述保护层用于降低所述有源层与所述源漏极层之间的接触电阻。本申请采用五次光刻工艺制程制备阵列基板，通过在有源层上设置保护层，并且所述有源层与所述保护层同时图案化处理，使得所述保护层保护所述有源层不与剥离液接触，从而所述有源层的表面无杂质残留，进而降低了所述有源层与所述源漏极层之间的接触电阻，提升了阵列基板中的薄膜晶体管的电学性能；另一方面，采用五次光刻工艺制程制备阵列基板，金属线宽及线距可以做得更小，增加了阵列基板的光透过率；另外所述阵列基板中的薄膜晶体管的沟道可以做得更小，提高了阵列基板中的薄膜晶体管的开态电流，提高了显示面板的响应速度。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及其制备方法、显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (10)
1.一种阵列基板，其特征在于，包括：
有源层；
位于所述有源层上的源漏极层，所述源漏极层包括与所述有源层两端电性连接的源极和漏极；
其中，所述源极与所述有源层之间、所述漏极与所述有源层之间还分别设有一保护层，所述保护层用于降低所述有源层与所述源漏极层之间的接触电阻。
2.根据权利要求1所述的阵列基板，其特征在于，所述有源层包括非晶硅层与欧姆接触层，所述欧姆接触层包括分别位于所述有源层两端的第一欧姆接触层和第二欧姆接触层，所述保护层包括所述覆盖所述第一欧姆接触层的第一保护层，以及覆盖所述第二欧姆接触层的第二保护层。
3.根据权利要求2所述的阵列基板，其特征在于，所述欧姆接触层与所述源漏极层之间的功函数差大于所述保护层与所欧姆接触层之间的功函数差。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一保护层与所述第二保护层包括钼。
5.根据权利要求4所述的阵列基板，其特征在于，所述源漏极层包括钼和铜的叠层结构，且与所述第一保护层、所述第二保护层接触的为钼层。
6.根据权利要求1所述的阵列基板，其特征在于，所述保护层的厚度大于或等于50埃，且小于或等于1000埃。
7.一种如权利要求1-6任一项所述阵列基板的制备方法，其特征在于，步骤包括：
制备一有源层；
在所述有源层上制备一保护层；
对所述有源层与所述保护层进行图案化处理；
在所述保护层上制备一源漏极层，同时刻蚀所述源漏极层、所述保护层及所述有源层，其中，所述源漏极层形成源极与漏极。
8.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述对所述有源层与所述保护层进行图案化处理的步骤包括：
对没有光阻覆盖的所述保护层和所述有源层进行刻蚀；
用剥离液剥离所述保护层上剩下的光阻。
9.根据权利要求8所述的阵列基板的制备方法，其特征在于，所述对没有光阻覆盖的所述保护层和所述有源层进行刻蚀的方法包括干法刻蚀或湿法刻蚀。
10.一种显示面板，其特征在于，包括权利要求1至6任一项所述的阵列基板。
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|---|---|---|---|
| CN202110305987.8A CN113113427A (zh) | 2021-03-23 | 2021-03-23 | 阵列基板及其制备方法、显示面板 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024007386A1 (zh) * | 2022-07-06 | 2024-01-11 | Tcl华星光电技术有限公司 | 阵列基板及显示面板 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101136339A (zh) * | 2007-10-09 | 2008-03-05 | 友达光电股份有限公司 | 显示元件及其制造方法 |
| CN102751240A (zh) * | 2012-05-18 | 2012-10-24 | 京东方科技集团股份有限公司 | 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置 |
| CN106876476A (zh) * | 2017-02-16 | 2017-06-20 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板及电子设备 |
| CN108598086A (zh) * | 2018-04-20 | 2018-09-28 | 武汉华星光电技术有限公司 | Tft阵列基板的制作方法及tft阵列基板 |
| CN109979877A (zh) * | 2019-04-22 | 2019-07-05 | 深圳市华星光电半导体显示技术有限公司 | Tft阵列基板及其制作方法 |
-
2021
- 2021-03-23 CN CN202110305987.8A patent/CN113113427A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101136339A (zh) * | 2007-10-09 | 2008-03-05 | 友达光电股份有限公司 | 显示元件及其制造方法 |
| CN102751240A (zh) * | 2012-05-18 | 2012-10-24 | 京东方科技集团股份有限公司 | 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置 |
| CN106876476A (zh) * | 2017-02-16 | 2017-06-20 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板及电子设备 |
| CN108598086A (zh) * | 2018-04-20 | 2018-09-28 | 武汉华星光电技术有限公司 | Tft阵列基板的制作方法及tft阵列基板 |
| CN109979877A (zh) * | 2019-04-22 | 2019-07-05 | 深圳市华星光电半导体显示技术有限公司 | Tft阵列基板及其制作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024007386A1 (zh) * | 2022-07-06 | 2024-01-11 | Tcl华星光电技术有限公司 | 阵列基板及显示面板 |
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