CN112951993A - 一种三维相变存储器及其制备方法 - Google Patents
一种三维相变存储器及其制备方法 Download PDFInfo
- Publication number
- CN112951993A CN112951993A CN202110202718.9A CN202110202718A CN112951993A CN 112951993 A CN112951993 A CN 112951993A CN 202110202718 A CN202110202718 A CN 202110202718A CN 112951993 A CN112951993 A CN 112951993A
- Authority
- CN
- China
- Prior art keywords
- change memory
- phase change
- layer
- thermal barrier
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 300
- 230000008859 change Effects 0.000 title claims abstract description 248
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 118
- 239000000463 material Substances 0.000 claims description 103
- 238000000034 method Methods 0.000 claims description 21
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 18
- 229910052799 carbon Inorganic materials 0.000 claims description 18
- 230000008018 melting Effects 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 12
- 238000003475 lamination Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 8
- 238000002425 crystallisation Methods 0.000 claims description 8
- 230000008025 crystallization Effects 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 334
- 239000007772 electrode material Substances 0.000 description 39
- 239000000758 substrate Substances 0.000 description 20
- 238000003860 storage Methods 0.000 description 14
- 238000005530 etching Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000000427 thin-film deposition Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011232 storage material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000013590 bulk material Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005485 electric heating Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/861—Thermal details
- H10N70/8616—Thermal insulation means
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明实施例公开了一种三维相变存储器及其制备方法，所述三维相变存储器包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述相变存储单元包括相变存储层，所述相变存储层包括至少两个相变存储子层和至少一个热阻隔层，所述至少两个相变存储子层和所述至少一个热阻隔层沿第三方向分布，所述至少两个相变存储子层中的任意相邻的两个相变存储子层之间设置有所述热阻隔层；其中，所述第三方向垂直于所述第一方向和所述第二方向。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种三维相变存储器及其制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
三维相变存储器(3D PCM)，包括位线、字线以及位于所述位线和字线之间的相变存储单元，相变存储单元包括相变存储材料，该三维相变存储器通过电加热的方式使相变存储材料在晶相和非晶相之间切换以实现数据存储。
然而，现有的三维相变存储器在执行写入(reset)操作时功耗过高。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维相变存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例一方面提供了一种三维相变存储器，包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；
所述相变存储单元包括相变存储层，所述相变存储层包括至少两个相变存储子层和至少一个热阻隔层，所述至少两个相变存储子层和所述至少一个热阻隔层沿第三方向分布，所述至少两个相变存储子层中的任意相邻的两个相变存储子层之间设置有所述热阻隔层；其中，所述第三方向垂直于所述第一方向和所述第二方向。
上述方案中，所述至少一个热阻隔层的总厚度与所述至少两个相变存储子层的总厚度的比值小于或等于0.1。
上述方案中，所述热阻隔层的厚度在2-10纳米之间。
上述方案中，所述热阻隔层的熔化温度大于所述相变存储子层的熔化温度，所述热阻隔层的热导率小于所述相变存储子层的热导率，所述热阻隔层与所述相变存储子层之间不存在相互扩散，且所述热阻隔层为所述相变存储子层的晶化提供种子层的作用。
上述方案中，所述热阻隔层包括非晶碳、石墨碳和类金刚石碳中的至少一个。
上述方案中，所述热阻隔层的数量在1-10之间。
上述方案中，所述至少两个相变存储子层的厚度相同。
本发明实施例另一方面提供了一种三维相变存储器的制备方法，所述方法包括：
形成第一导电线层，所述第一导电线层用于形成沿第一方向延伸的第一导电线；
在所述第一导电线层上形成相变存储单元叠层，所述相变存储单元叠层用于形成相变存储单元；所述相变存储单元叠层包括相变存储叠层，所述相变存储叠层包括至少两个相变存储材料子层和至少一个热阻隔材料层，所述至少两个相变存储材料子层和至少一个热阻隔材料层沿第三方向分布；所述至少两个相变存储材料子层中的任意相邻的两个相变存储材料子层之间设置有所述热阻隔材料层；
形成位于所述相变存储单元上且沿第二方向延伸的第二导电线；
其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述第三方向垂直于所述第一方向和所述第二方向。
上述方案中，所述至少一个热阻隔材料层的总厚度与所述至少两个相变存储材料子层的总厚度的比值小于或等于0.1。
上述方案中，所述热阻隔层的厚度在2-10纳米之间。
上述方案中，所述热阻隔层的熔化温度大于所述相变存储子层的熔化温度，所述热阻隔层的热导率小于所述相变存储子层的热导率，所述热阻隔层与所述相变存储子层之间不存在相互扩散，且所述热阻隔层为所述相变存储子层的晶化提供种子层的作用。
上述方案中，所述热阻隔层包括非晶碳、石墨碳和类金刚石碳中的至少一个。
上述方案中，所述热阻隔材料层的数量在1-10之间。
上述方案中，其特征在于，所述至少两个相变存储材料子层的厚度相同。
本发明实施例提供的一种三维相变存储器及其制备方法，其中，所述三维相变存储器包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述相变存储单元包括相变存储层，所述相变存储层包括至少两个相变存储子层和至少一个热阻隔层，所述至少两个相变存储子层和所述至少一个热阻隔层沿第三方向分布，所述至少两个相变存储子层中的任意相邻的两个相变存储子层之间设置有所述热阻隔层；其中，所述第三方向垂直于所述第一方向和所述第二方向。在所述相变存储层中设置热阻隔层，可以降低所述相变存储层的热导率，使热量更多的保持在所述相变存储层中，从而可以提高相变存储层的热效应进而达到减小功耗的目的。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1a为示例性3D XPoint存储器的结构透视图；
图1b为示例性3D XPoint存储器沿第一方向的剖视图；
图2a为本发明实施例提供的三维相变存储器的结构透视图；
图2b为本发明实施例提供的三维相变存储器沿第一方向的剖视图；
图3为本发明实施例提供的具有多个热阻隔层的三维相变存储器的结构透视图；
图4a为具有热阻隔层的三维相变存储器和不具有热阻隔层的三维相变存储器在执行写入(reset)操作时电流随时间的变化关系图；
图4b为具有热阻隔层的相变存储层和不具有热阻隔层的相变存储层在执行写入(reset)操作时某一时刻的温度随位置的变化关系图；
图5为本发明实施例提供的三维相变存储器的制备方法流程图；
图6a-6f为本发明实施例提供的三维相变存储器在制备过程中的结构示意图；
图7为实际制备工艺过程中的三维相变存储器的剖视图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在下文的描述中使用的，术语“三维存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
三维相变存储器包括三维交叉点(3D XPoint)存储器，其基于体块材料属性的电阻改变(例如，处于高电阻状态或低电阻状态)来存储数据，该方案与可堆叠的交叉点数据存取阵列相结合，以使得能够进行位寻址。
图1a为示例性3D XPoint存储器的结构透视图，图1b为示例性3D XPoint存储器沿第一方向的剖视图。如图所示，该3D XPoint存储器包括沿第一方向延伸第一导电线100、沿第二方向延伸的第二导电线300以及位于所述第一导电线100和所述第二导电线300相交处的相变存储单元200；所述相变存储单元200包括沿第三方向分布的选通层220、相变存储层240、第一电极层211、第二电极层212和第三电极层213。所述第一导电线100为位线或字线，所述第二导电线300为字线或位线，所述相变存储单元200中相变存储层240用于存储数据。
所述3D XPoint存储器在执行写入(reset)操作时，在所述第一导电线100和所述第二导电线200之间施加一个电流脉冲，在此过程中，电能转换为热能，相变存储层240的温度升高，当温度升高到相变存储层240的熔化温度以上时，相变存储层240的晶相被破坏，所述相变存储层240从晶态(低阻)向非晶态(高阻)转变。
然而，上述相变存储层240的热效应不高，使得所述3D XPoint存储器在执行写入(reset)操作时的功耗过高。
基于此，提出了本发明实施例的以下技术方案。
图2a为本发明实施例提供的三维相变存储器的结构透视图，图2b为本发明实施例提供的三维相变存储器沿第一方向的剖视图。如图所示，本发明实施例提供的三维相变存储器的结构包括：沿第一方向延伸的第一导电线100、沿第二方向延伸的第二导电线300以及位于所述第一导电线100和所述第二导电线300相交处的相变存储单元200；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述相变存储单元200包括相变存储层240，所述相变存储层240包括至少两个相变存储子层241和至少一个热阻隔层242，所述至少两个相变存储子层241和所述至少一个热阻隔层242沿第三方向分布，所述至少两个相变存储子层241中的任意相邻的两个相变存储子层241之间设置有所述热阻隔层242；其中，所述第三方向垂直于所述第一方向和所述第二方向。
在本发明实施例中，通过在相变存储层中插入热阻隔层，可以降低所述相变存储层的热导率，使热量更多的保持在所述相变存储层中，从而可以提高相变存储层的热效应进而达到减小功耗的目的。
在一实施例中，所述三维相变存储器还可以包括衬底(图中未示出)。所述衬底可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。
所述第一导电线100、所述第二导电线300以及所述相变存储单元200形成在所述衬底上。
所述三维相变存储器可以包括多条相互平行的第一导电线100、多条相互平行的第二导电线300以及多个相变存储单元200；所述多个相变存储单元200中的每一个设置在相应的所述第一导电线100和所述第二导电线300中的相交处。
在一实施例中，当所述第一导电线100为位线或字线时，所述第二导电线300为字线或位线。具体地，若所述第一导电线100为位线，则与之相反的，所述第二导电线300为字线；若所述第一导电线100为字线，则所述第二导电线300为位线。
所述第一导电线100和所述第二导电线300的材料包括不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
在一实施例中，所述相变存储单元200还包括选通层220，所述选通层220设置在所述相变存储层240的朝向所述衬底一侧，即所述选通层220相比于所述相变存储层240更为靠近所述衬底。所述选通层220的材料可以包括任何适当的双向阈值开关(OTS)材料，诸如ZnxTey、GexTey、NbxOy、SixAsyTez等。这里，所述选通层220可以构成为双向阈值开关选择装置。
在其他的一些实施例中，所述相变存储层240沿所述第三方向设置在选通层220的朝向所述衬底一侧，即所述相变存储层240相比于所述选通层220更为靠近所述衬底。
在图2a及图2b中，所述相变存储层240包括两个相变存储子层241和一个热阻隔层242，所述热阻隔层242设置在所述两个相变存储子层241之间。需要说明的是，在其他实施例中，所述相变存储层240包括多个热阻隔层242，并且在所述多个热阻隔层242中的每一个的两侧均设置有相变存储子层241。
在一些实施例中，所述热阻隔层242的数量在1-10之间，上述范围包括端点值。在一些具体的实施例中，所述热阻隔层242的数量在1-5之间，例如3。
当所述热阻隔层242的数量为多个时，所述多个热阻隔层242彼此分隔的设置在所述相变存储子层241之间。设置多个热阻隔层242可以进一步降低所述相变存储层240的热导率，使热量更多的保持在所述相变存储层240中，进一步提高所述三维相变存储器在执行写入(reset)操作时的热效应。值得注意的是，所述热阻隔层的数量并非越多越好，在相变存储层240的厚度大致不变的情况下，设置过多的热阻隔层会使得相变存储层240的结晶温度有较大程度的提升，会增加三维相变存储器在执行擦除(set)操作时的功耗和时间。
图3为本发明实施例提供的具有多个热阻隔层242的三维相变存储器的结构透视图。如图所示，所述相变存储层240包括多个热阻隔层242以及多个相变存储子层241，任意两个所述相变存储子层241之间设置有所述热阻隔层242。
在一实施例中，所述至少一个热阻隔层242的总厚度与所述至少两个相变存储子层241的总厚度的比值小于或等于0.1。
更进一步的，所述至少一个热阻隔层242的总厚度与所述至少两个相变存储子层241的总厚度的比值小于或等于0.05，例如0.02。使所述至少一个热阻隔层242的总厚度与所述至少两个相变存储子层241的总厚度的比值小于或等于0.1，可以使所述相变存储层240的结晶温度不会出现较大幅度的提升。
具体的，所述热阻隔层242的厚度可以在2-10纳米之间，上述范围包括端点值。在一具体的实施例中，所述热阻隔层242的厚度为3纳米。
所述相变存储子层241的厚度可以在40-200纳米之间，上述范围包括端点值。在一具体的实施例中，所述相变存储子层241的厚度为100纳米。
所述相变存储子层241的材料包括基于硫属元素化物的合金，例如GST(Ge-Sb-Te)合金，或者包括任何其他适当的相变材料。
所述热阻隔层的材料可包括呈各种形式的碳，如非晶碳、石墨碳及类金刚石碳等。但不限于此，符合如下几点要求的材料可以作为本发明实施例中的热阻隔层：一，熔化温度比相变存储子层的熔化温度高；二，在相变存储子层晶化时能够提供种子层的作用；三，在任何状态下，不与相变存储子层之间发生相互扩散；四，具有较低的热导率。
在一实施例中，所述至少两个相变存储子层241的厚度相同，换言之，不同相变存储子层241之间具有相同的厚度，例如，所述相变存储层240包括两个相变存储子层241，所述两个相变存储子层241的厚度均为100纳米。使所述至少两个相变存储子层241具有相同的厚度，可以使热阻隔层242均匀分布在所述相变存储层240中，使相变存储层240中的热量分布更加均匀。
继续参见图2a及图2b，所述相变存储单元200还包括第一电极层211、第二电极层212和第三电极层213，所述相变存储层240设置在所述第一电极层211和所述第二电极层212之间，所述选通层220设置在所述第二电极层212和所述第三电极层213之间。
在一实施例中，所述第一电极层211、所述第二电极层212和所述第三电极层213由相同的材料形成。在一具体的实施例中，所述第一电极层211、所述第二电极层212和所述第三电极层213的材料包括碳，如非晶碳。
所述相变存储单元200还可以包括第四电极层231和第五电极层232，所述第四电极层231和第五电极层232位于所述相变存储层240的两侧。其中，所述第四电极层231设置在所述第二电极层212与所述相变存储层240之间，所述第五电极层232设置在所述第一电极层211与所述相变存储层240之间。
这里，所述第四电极层231或第五电极层232的材料包括但不限于W、W2N、Co、Cu、Al、碳、多晶硅、掺杂硅、硅化物或其任何组合。
在一实施例中，所述相变存储单元200还包括第六电极层251和第七电极层252，所述第六电极层251位于所述第一导电线100与所述第三电极层213之间，所述第七电极层252位于所述第二导电线300与所述第一电极层211之间。
在一实施例中，所述第六电极层251和第七电极层252由相同的材料形成，如WSiN。
可以理解的是，所述第六电极层251和所述第七电极层252不限于仅位于所述第一导电线100和所述第二导电线300之间的交叉处，所述第六电极层251可以沿所述第一方向延伸，所述第七电极层252可以沿所述第二方向延伸。在一个具体的实施例中，所述第六电极层251在第一方向上具有与所述第一导电线100相同的长度，所述第七电极层252在第二方向上具有与所述第二导电线300相同的长度。
以上仅为对本发明实施例中所述相变存储单元所具有的多层堆栈结构的一些举例，应当理解，以上各实施例并非构成穷举。
图4a为具有热阻隔层的三维相变存储器和不具有热阻隔层的三维相变存储器在执行写入(reset)操作时电流随时间的变化关系图，其中，曲线1为不具有热阻隔层的三维相变存储器的电流随时间的变化关系曲线，曲线2为具有热阻隔层的三维相变存储器的电流随时间的变化关系曲线，可以看出，具有热阻隔层的三维相变存储器在执行写入(reset)操作时的写入电流明显小于不具有热阻隔层的三维相变存储器的写入电流。换言之，具有热阻隔层的三维相变存储器在执行写入(reset)操作时具有更小的功耗。
图4b为具有热阻隔层的相变存储层和不具有热阻隔层的相变存储层在执行写入(reset)操作时某一时刻的温度随位置的变化关系图，其中，曲线1为表不具有热阻隔层的相变存储层的温度随位置的变化关系曲线，曲线2为具有一层热阻隔层的相变存储层的温度随位置的变化关系曲线，所述热阻隔层位于相变存储层的中间位置。可以看出，具有热阻隔层的相变存储层和不具有热阻隔层的相变存储层在相同的写入电流下热量分布存在明显差异，所述热阻隔层的存在可以减缓热量的扩散，提高其附近的相变存储层的温度，使相变存储层能够在较小的电流下就能够达到其熔化温度。
本发明实施例还提供了一种三维相变存储器的制备方法，具体请参见附图5，如图所示，所述方法包括以下步骤：
步骤501、形成第一导电线层，所述第一导电线层用于形成沿第一方向延伸的第一导电线；
步骤502、在所述第一导电线层上形成相变存储单元叠层，所述相变存储单元叠层用于形成相变存储单元；所述相变存储单元叠层包括相变存储叠层，所述相变存储叠层包括至少两个相变存储材料子层和至少一个热阻隔材料层，所述至少两个相变存储材料子层和至少一个热阻隔材料层沿第三方向分布；所述至少两个相变存储材料子层中的任意相邻的两个相变存储材料子层之间设置有所述热阻隔材料层；
步骤503、形成位于所述相变存储单元上且沿第二方向延伸的第二导电线；
其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述第三方向垂直于所述第一方向和所述第二方向。
下面结合图6a-6f对本发明实施例的三维相变存储器的制备方法再作进一步详细的说明。
首先，如图6a所示，执行步骤501，形成第一导电线层100’；所述第一导电线层100’用于形成为沿第一方向延伸的第一导电线100。
在一实施例中，使用一种或多种薄膜沉积工艺沉积第一导电线层100’，所述第一导电线层100’的材料例如为W，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
接着执行步骤502，在所述第一导电线层100’上形成相变存储单元叠层200”，所述相变存储单元叠层200”用于形成相变存储单元200。
所述相变存储单元叠层200”包括相变存储叠层240”，所述相变存储叠层240”包括至少两个相变存储材料子层241”和至少一个热阻隔材料层242”，所述至少两个相变存储材料子层241”和至少一个热阻隔材料层242”沿第三方向分布；所述至少两个相变存储材料子层241”中的任意相邻的两个相变存储材料子层241”之间设置有所述热阻隔材料层242”。
在一实施例中，所述相变存储单元叠层200”还包括选通材料层220”，所述选通材料层220”设置在所述相变存储叠层240”的朝向所述衬底一侧，即所述选通层220相比于所述相变存储叠层240”更为靠近所述衬底。所述选通材料层220”的材料可以包括任何适当的双向阈值开关(OTS)材料，诸如ZnxTey、GexTey、NbxOy、SixAsyTez等。这里，所述选通材料层220”可以构成为双向阈值开关选择装置。
在其他的一些实施例中，所述相变存储叠层240”沿所述第三方向设置在选通材料层220”的朝向所述衬底一侧，即所述相变存储叠层240”相比于所述选通材料层220”更为靠近所述衬底。
在图6a中，所述相变存储叠层240”包括两个相变存储材料子层241”和一个热阻隔材料层242”，所述热阻隔材料层242”设置在所述两个相变存储材料子层241”之间。需要说明的是，在其他实施例中，所述相变存储叠层240”包括多个热阻隔材料层242”，并且在所述多个热阻隔材料层242”中的每一个的两侧均设置有相变存储材料子层241”。
在一些实施例中，所述热阻隔材料层242”的数量在1-10之间，上述范围包括端点值。在一些具体的实施例中，所述热阻隔材料层242”的数量在1-5之间，例如3。
当所述热阻隔材料层的数量为多个时，所述多个热阻隔材料层彼此分隔的设置在所述相变存储材料子层之间。设置多个热阻隔材料层可以进一步降低后续工艺中形成的相变存储层的热导率，使热量更多的保持在所述相变存储层中，进一步提高所述三维相变存储器在执行写入(reset)操作时的热效应。值得注意的是，所述热阻隔材料层的数量并非越多越好，在相变存储叠层的厚度大致不变的情况下，设置过多的热阻隔材料层会使得后续工艺形成的相变存储层的结晶温度有较大程度的提升，会增加三维相变存储器在执行擦除(set)操作时的功耗和时间。
在一实施例中，所述至少一个热阻隔材料层242”的总厚度与所述至少两个相变存储材料子层241”的总厚度的比值小于或等于0.1；更进一步的，所述至少一个热阻隔材料层242”的总厚度与所述至少两个相变存储材料子层241”的总厚度的比值小于或等于0.05，例如0.02。使所述至少一个热阻隔材料层242”的总厚度与所述至少两个相变存储材料子层241”的总厚度的比值小于或等于0.1，可以使后续工艺形成的相变存储层240的结晶温度不会出现较大幅度的提升。
具体的，所述热阻隔材料层242”的厚度可以在2-10纳米之间，上述范围包括端点值。在一具体的实施例中，所述热阻隔材料层242”的厚度为3纳米。
所述相变存储材料子层241”的厚度可以在40-200纳米之间，上述范围包括端点值。在一具体的实施例中，所述相变存储材料子层241”的厚度为100纳米。
所述相变存储材料子层241”的材料包括基于硫属元素化物的合金，例如GST(Ge-Sb-Te)合金，或者包括任何其他适当的相变材料。
所述热阻隔材料层的材料可包括呈各种形式的碳，如非晶碳、石墨碳及类金刚石碳等。但不限于此，符合如下几点要求的材料可以作为本发明实施例的热阻隔材料层使用：一，熔化温度比相变存储材料子层的熔化温度高；二，在相变存储材料子层晶化时能够提供种子层的作用；三，不会与相变存储材料子层之间相互扩散；四，具有较低的热导率。
在一实施例中，所述至少两个相变存储材料子层241”的厚度相同，换言之，不同相变存储材料子层241”之间具有相同的厚度，例如，所述相变存储叠层240”包括两个相变存储材料子层241”，所述两个相变存储材料子层241”的厚度均为100纳米。使所述至少两个相变存储材料子层241”具有相同的厚度，可以使热阻隔层242均匀分布在所述相变存储叠层240”中，使相变存储叠层240”中的热量分布更加均匀。
继续参加图6a，所述相变存储单元叠层200”还包括第一电极材料层211”、第二电极材料层212”和第三电极材料层213”，所述相变存储叠层240”设置在所述第一电极材料层211”和第二电极材料层212”之间，所述选通材料层220”设置在所述第二电极材料层212”和所述第三电极材料层213”之间。
在一实施例中，所述第一电极材料层211”、所述第二电极材料层212”和所述第三电极材料层213”由相同的材料形成。在一具体的实施例中，所述第一电极材料层211”、所述第二电极材料层212”和所述第三电极材料层213”的材料包括碳，如非晶碳。
所述相变存储单元叠层200”还可以包括第四电极材料层231”和第五电极材料层232”，所述第四电极材料层231”和第五电极材料层232”位于所述相变存储叠层240”的两侧。其中，所述第四电极材料层231”设置在所述第二电极材料层212”与所述相变存储叠层240”之间，所述第五电极材料层232”设置在所述第一电极材料层211”与所述相变存储叠层240”之间。
这里，所述第四电极材料层231”或第五电极材料层232”的材料包括但不限于W、W2N、Co、Cu、Al、碳、多晶硅、掺杂硅、硅化物或其任何组合。
所述相变存储单元叠层200”还包括第六电极材料层251”和第七电极材料层252”，所述第六电极材料层251”位于所述第一导电线层100’与所述第三电极材料层213”之间，所述第七电极材料层252”位于所述第一电极材料层211”上。
在一实施例中，所述第六电极材料层251”和第七电极材料层252”由相同的材料形成，如WSiN。
以上仅为对本发明实施例中所述相变存储单元叠层所具有的多层堆栈结构的一些举例，应当理解，以上各实施例并非构成穷举。
在一实施例中，形成所述相变存储单元叠层200”，包括：使用一种或多种薄膜沉积工艺相继沉积所述第六电极材料层251”、所述第三电极材料层213”、所述选通材料层220”、所述第二电极材料层212”、所述第四电极材料层231”、所述相变存储叠层240”、所述第五电极材料层232”、所述第一电极材料层211”和所述第七电极材料层252”，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺或其任何组合。
在形成相变存储单元叠层200”后，如图6b所示，在所述相变存储单元叠层200”上形成沿所述第一方向延伸的第一刻蚀掩模400。所述第一刻蚀掩模400可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模。
如图6c所示，以所述第一刻蚀掩模400为掩膜，对所述第一导电线层100’和所述相变存储单元叠层200”进行刻蚀，由此形成沿所述第一方向延伸的第一导电线100和相变存储单元结构体200’。
可以理解的，在一些其他的实施例中，对所述第一导电线层100’和所述相变存储单元叠层200”的刻蚀可以分多次进行。在一些其他的具体的实施例中，对第一导电线层100’和所述相变存储单元叠层200”的刻蚀分两次进行。第一次刻蚀是以第一刻蚀掩膜400为掩膜，对所述相变存储单元叠层200”进行刻蚀，并在刻蚀完所述第四电极材料层231”停止；之后在经过刻蚀的部分所述相变存储单元叠层200”的侧面上形成保护层。第二次刻蚀是以第一刻蚀掩膜400及所述保护层为掩膜，对相变存储单元叠层200”的剩余部分及第一导电线层100’进行刻蚀。
如图6d所示，在所述相变存储单元结构体200’上形成第二导电线层300’，所述第二导电线层300’用于形成沿第二方向延伸的第二导电线300。
在一实施例中，使用一种或多种薄膜沉积工艺沉积所述第二导电线层300’，所述第二导电线层300’的材料例如为W，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图6e所示，在所述第二导电线层300’上形成沿所述第二方向延伸的第二刻蚀掩模500。所述第二刻蚀掩模500可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模。
这里，所述第一方向与所述第二方向平行于同一平面且彼此垂直。
如图6f所示，执行步骤503，形成位于所述相变存储单元200且沿所述第二方向延伸的第二导电线300。
具体的，以所述第二刻蚀掩模500为掩膜，对第二导电线层300’和其下的相变存储单元结构体200’进行刻蚀，刻蚀停止在所述第一导电线100处，从而使所述第一导电线100保持完好。通过一种或多种湿法刻蚀和/或干法刻蚀工艺(例如DRIE)来刻蚀穿过所述第二导电线层300’和所述相变存储单元结构体200’，最终形成如图6f所示的三维相变存储器。
可以理解的，在一些其他的实施例中，对所述第二导电线层300’和其下的相变存储单元结构体200’的刻蚀可以分多次进行。在一些其他的具体的实施例中，对所述第二导电线层300’和其下的相变存储单元结构体200’的刻蚀分两次进行。
如此，基本完成了所述三维相变存储器的制备。后续可能还会涉及到一些互连工艺，这里不再展开论述。
应当理解地，在实际制备过程中，可能会由于刻蚀工艺的影响，导致形成的各层结构的截面形状并非严格意义上的上下宽度一致的方形或矩形。这里，结合图7加以阐述，如图7所示，在实际的制备过程中，形成的三维相变存储器中各层的上表面的横截面积可能会略小于下表面的横截面积。
需要说明的是，本发明提供的三维相变存储器实施例与三维相变存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种三维相变存储器，其特征在于，包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；
所述相变存储单元包括相变存储层，所述相变存储层包括至少两个相变存储子层和至少一个热阻隔层，所述至少两个相变存储子层和所述至少一个热阻隔层沿第三方向分布，所述至少两个相变存储子层中的任意相邻的两个相变存储子层之间设置有所述热阻隔层；其中，所述第三方向垂直于所述第一方向和所述第二方向。
2.根据权利要求1所述的三维相变存储器，其特征在于，所述至少一个热阻隔层的总厚度与所述至少两个相变存储子层的总厚度的比值小于或等于0.1。
3.根据权利要求1所述的三维相变存储器，其特征在于，所述热阻隔层的厚度在2-10纳米之间。
4.根据权利要求1所述的三维相变存储器，其特征在于，所述热阻隔层的熔化温度大于所述相变存储子层的熔化温度，所述热阻隔层的热导率小于所述相变存储子层的热导率，所述热阻隔层与所述相变存储子层之间不存在相互扩散，且所述热阻隔层为所述相变存储子层的晶化提供种子层的作用。
5.根据权利要求4所述的三维相变存储器，其特征在于，所述热阻隔层包括非晶碳、石墨碳和类金刚石碳中的至少一个。
6.根据权利要求1所述的三维相变存储器，其特征在于，所述热阻隔层的数量在1-10之间。
7.根据权利要求1所述的三维相变存储器，其特征在于，所述至少两个相变存储子层的厚度相同。
8.一种三维相变存储器的制备方法，其特征在于，所述方法包括：
形成第一导电线层，所述第一导电线层用于形成沿第一方向延伸的第一导电线；
在所述第一导电线层上形成相变存储单元叠层，所述相变存储单元叠层用于形成相变存储单元；所述相变存储单元叠层包括相变存储叠层，所述相变存储叠层包括至少两个相变存储材料子层和至少一个热阻隔材料层，所述至少两个相变存储材料子层和至少一个热阻隔材料层沿第三方向分布；所述至少两个相变存储材料子层中的任意相邻的两个相变存储材料子层之间设置有所述热阻隔材料层；
形成位于所述相变存储单元上且沿第二方向延伸的第二导电线；
其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述第三方向垂直于所述第一方向和所述第二方向。
9.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，所述至少一个热阻隔材料层的总厚度与所述至少两个相变存储材料子层的总厚度的比值小于或等于0.1。
10.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，所述热阻隔层的厚度在2-10纳米之间。
11.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，所述热阻隔层的熔化温度大于所述相变存储子层的熔化温度，所述热阻隔层的热导率小于所述相变存储子层的热导率，所述热阻隔层与所述相变存储子层之间不存在相互扩散，且所述热阻隔层为所述相变存储子层的晶化提供种子层的作用。
12.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，所述热阻隔层包括非晶碳、石墨碳和类金刚石碳中的至少一个。
13.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，所述热阻隔材料层的数量在1-10之间。
14.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，所述至少两个相变存储材料子层的厚度相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110202718.9A CN112951993B (zh) | 2021-02-23 | 2021-02-23 | 一种三维相变存储器及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110202718.9A CN112951993B (zh) | 2021-02-23 | 2021-02-23 | 一种三维相变存储器及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112951993A true CN112951993A (zh) | 2021-06-11 |
| CN112951993B CN112951993B (zh) | 2022-01-25 |
Family
ID=76245665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110202718.9A Active CN112951993B (zh) | 2021-02-23 | 2021-02-23 | 一种三维相变存储器及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112951993B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113451357A (zh) * | 2021-06-29 | 2021-09-28 | 长江先进存储产业创新中心有限责任公司 | 相变存储器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101026223A (zh) * | 2006-02-07 | 2007-08-29 | 旺宏电子股份有限公司 | 具有热隔离结构的ⅰ型相变化存储单元 |
| CN103946974A (zh) * | 2011-11-30 | 2014-07-23 | 索尼公司 | 存储元件、存储装置 |
| US20150318038A1 (en) * | 2014-04-30 | 2015-11-05 | Micron Technology, Inc. | Phase change memory stack with treated sidewalls |
| CN111725396A (zh) * | 2020-01-19 | 2020-09-29 | 中国科学院上海微系统与信息技术研究所 | 一种石墨烯-相变材料结构、存储器单元及其制备方法 |
-
2021
- 2021-02-23 CN CN202110202718.9A patent/CN112951993B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101026223A (zh) * | 2006-02-07 | 2007-08-29 | 旺宏电子股份有限公司 | 具有热隔离结构的ⅰ型相变化存储单元 |
| CN103946974A (zh) * | 2011-11-30 | 2014-07-23 | 索尼公司 | 存储元件、存储装置 |
| US20150318038A1 (en) * | 2014-04-30 | 2015-11-05 | Micron Technology, Inc. | Phase change memory stack with treated sidewalls |
| CN111725396A (zh) * | 2020-01-19 | 2020-09-29 | 中国科学院上海微系统与信息技术研究所 | 一种石墨烯-相变材料结构、存储器单元及其制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113451357A (zh) * | 2021-06-29 | 2021-09-28 | 长江先进存储产业创新中心有限责任公司 | 相变存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112951993B (zh) | 2022-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI728616B (zh) | 三維相變記憶體元件 | |
| CN111739904B (zh) | 三维相变存储器的制备方法及三维相变存储器 | |
| CN110914994B (zh) | 用于形成三维相变存储器件的方法 | |
| TWI716548B (zh) | 半導體記憶體裝置及其製造方法 | |
| CN111933656B (zh) | 一种三维相变存储器及其制备方法 | |
| US10608176B2 (en) | Memory device and method of fabricating the same | |
| CN112041997B (zh) | 用于3D X-Point存储器的具有减小的编程电流和热串扰的新单元结构 | |
| CN112234141B (zh) | 相变存储器以及相变存储器的制造方法 | |
| CN112117298B (zh) | 三维相变存储器及其制备方法 | |
| CN112951993B (zh) | 一种三维相变存储器及其制备方法 | |
| US20230354725A1 (en) | Semiconductor apparatus | |
| CN112951992B (zh) | 三维相变存储器及其制备方法 | |
| CN112655092B (zh) | 用于3d x点存储器的具有减小的编程电流和热串扰的衬垫电极单元结构和制造方法 | |
| CN114512507A (zh) | 一种三维存储器及其形成方法 | |
| CN112585758A (zh) | 用于3d pcm的改进的选择器热可靠性的新颖间隙填充和单元结构 | |
| CN113594201A (zh) | 相变存储器及其制作方法 | |
| CN112951990B (zh) | 三维相变存储器及其制备方法 | |
| CN112968126B (zh) | 三维相变存储器及其制备方法 | |
| CN112655094B (zh) | 用于3d x点存储器的凹陷衬垫限制单元结构和制造方法 | |
| KR20060128379A (ko) | 상변환 기억 소자의 제조방법 | |
| CN112585759A (zh) | 一种用于3d交叉点存储器的具有减少的编程电流和热串扰的新型超晶格单元结构和制造方法 | |
| CN113517396A (zh) | 一种相变存储器及其制造方法 | |
| CN113299827A (zh) | 相变存储器及其制作方法 | |
| CN116568126A (zh) | 一种半导体结构及其制备方法 | |
| CN114447024A (zh) | 一种选通器、存储器及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |