CN112635298A - 半导体元件的制造方法 - Google Patents

半导体元件的制造方法 Download PDF

Info

Publication number
CN112635298A
CN112635298A CN202011013779.2A CN202011013779A CN112635298A CN 112635298 A CN112635298 A CN 112635298A CN 202011013779 A CN202011013779 A CN 202011013779A CN 112635298 A CN112635298 A CN 112635298A
Authority
CN
China
Prior art keywords
wafer
region
semiconductor layer
parallel
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011013779.2A
Other languages
English (en)
Inventor
西影治彦
宫本佳典
细川泰伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nichia Corp
Original Assignee
Nichia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nichia Corp filed Critical Nichia Corp
Publication of CN112635298A publication Critical patent/CN112635298A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/16Oxides
    • C30B29/20Aluminium oxides
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403AIII-nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02414Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/0242Crystalline insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • H01L21/0243Surface structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明提供半导体元件的制造方法,其能够提高成品率。半导体元件的制造方法具备:准备晶圆(10)的工序,晶圆在上表面(15)包含第一区域(11)和第二区域(12),第二区域设于第一区域的周围并位于比第一区域低的位置;在晶圆的上表面形成由氮化物半导体构成的半导体层(20)的工序。在俯视时,第一区域在第一方向上的端部具有延伸突出部(11b),第一方向是通过晶圆的中心并且与半导体层的m轴平行的方向,延伸突出部向从晶圆的中心朝向晶圆的端缘侧的方向延伸突出。延伸突出部具有平行于第三方向的第一侧面(12c),第三方向是相对于与晶圆的第一方向上的端缘的第一切线平行的第二方向以5°以上55°以下的角度倾斜的方向。

Description

半导体元件的制造方法
技术领域
本发明涉及半导体元件的制造方法。
背景技术
作为制造发光二极管(Light Emitting Diode:LED)等半导体元件的一个方法,例如在专利文献1中公开了使半导体层在作为蓝宝石基板等生长基板的晶圆上生长,之后与支承基板贴合的方法。在这种半导体元件的制造方法中,在使半导体层生长时,有时会在半导体层产生裂纹。此外,有时会由于半导体层的上表面的平坦性受损而导致半导体元件的制造方法中的成品率降低。
现有技术文献
专利文献
专利文献1:国际公开第2011/161975号
发明内容
发明所要解决的技术问题
本发明的一实施方式是鉴于上述的问题而完成的,其目的在于提供一种能够减少在半导体层产生的裂纹的影响、并且能够通过使半导体层的上表面平坦来提高成品率的半导体元件的制造方法。
用于解决技术问题的手段
本发明的一实施方式的半导体元件的制造方法具备:准备晶圆的工序,该晶圆在上表面包含第一区域和第二区域,所述第二区域设于所述第一区域的周围,并位于比所述第一区域低的位置;在所述晶圆的上表面形成由氮化物半导体构成的半导体层的工序。在俯视时,所述第一区域在第一方向上的端部具有延伸突出部,所述第一方向是通过所述晶圆的中心并且与所述半导体层的m轴平行的方向,所述延伸突出部向从所述晶圆的所述中心朝向所述晶圆的端缘侧的方向延伸突出。所述延伸突出部具有平行于第三方向的第一侧面,所述第三方向是相对于与所述晶圆的所述第一方向上的端缘的切线平行的第二方向以5°以上55°以下的角度倾斜的方向。
本发明的一实施方式的半导体元件的制造方法具备:准备晶圆的工序,该晶圆在上表面包含第一区域和第二区域,所述第二区域设于所述第一区域的周围,并位于比所述第一区域低的位置;在所述晶圆的上表面形成由氮化物半导体构成的半导体层的工序。在俯视时,所述第二区域在第一方向上的端部具有延伸突出部,所述第一方向是通过所述晶圆的中心并且与所述半导体层的m轴平行的方向,所述延伸突出部向从所述晶圆的端缘侧朝向所述晶圆的所述中心的方向延伸突出。所述延伸突出部具有平行于第三方向的第一侧面,所述第三方向是相对于与所述晶圆的所述第一方向上的端缘的切线平行的第二方向以5°以上55°以下的角度倾斜的方向。
发明效果
根据本发明的一实施方式,能够实现如下半导体元件的制造方法:其能够减少在半导体层产生的裂纹的影响,并且能够通过使半导体层的上表面平坦来提高成品率。
附图说明
图1是表示第一实施方式的半导体元件的制造方法的流程图。
图2A是表示第一实施方式的晶圆的俯视图。
图2B是沿着图2A所示的第一方向的部分端面图。
图2C是沿着图2A所示的第五方向的部分端面图。
图3是表示第一实施方式的晶圆的局部放大俯视图。
图4A是表示第一实施方式中的晶圆以及半导体层的俯视图。
图4B是沿着图4A所示的第一方向的部分端面图。
图4C是沿着图4A所示的第五方向的部分端面图。
图5A是表示半导体层的晶体取向的俯视图。
图5B是表示半导体层的晶体取向的立体图。
图6是表示第一实施方式的变形例的晶圆的俯视图。
图7是表示第一实施方式的变形例的晶圆的局部放大俯视图。
图8是表示第二实施方式的晶圆的俯视图。
图9是表示第二实施方式的晶圆的局部放大俯视图。
图10是表示比较例的半导体元件的制造方法的俯视图。
图11A是表示参考例的半导体元件的制造方法的俯视图。
图11B是表示参考例的半导体元件的制造方法的部分端面图。
图12A是表示试验例中的晶圆以及半导体层的俯视图。
图12B是在横轴上取半径方向的位置、在纵轴上取半导体层的上表面的高度来示出半导体层的沿着图12A所示的线段A-A’的形状的图表。
图12C是在横轴上取角度θ、在纵轴上取凸起量H来示出半导体层的沿着图12A所示的圆B的形状的图表。
附图标记说明
10、10a:晶圆
11:第一区域
11a:圆形部分
11b:延伸突出部
11c:第一侧面
11d:第二侧面
12:第二区域
12a:环状部分
12b:延伸突出部
12c:第一侧面
12d:第二侧面
15:上表面
16:台阶
17:端缘
18:斜面部
19:定向平面
20:半导体层
41:第一切线
42:第二切线
43:第三切线
50:晶圆
55:上表面
110:晶圆
120:半导体层
120a:厚膜部分
120b:端部
120c:其他部分
121:裂纹
210:晶圆
211:第一区域
212:第二区域
215:上表面
216:台阶
220:半导体层
220a:厚膜部分
230:支承晶圆
231:下表面
232:平坦部
233:倾斜部
A:线段
B:圆
C:中心
D1:第一距离
D2:第二距离
G:高度
H:凸起量
V1:第一方向
V2:第二方向
V3:第三方向
V4:第四方向
V5:第五方向
θ、θ1、θ2:角度
具体实施方式
以下,参照附图对本发明的实施方式进行说明。注意,各图是示意性或者概念性的图,为了易于看图而适当地进行了强调以及省略。各图所示的各部分的形状以及尺寸比等并不一定与现实相同。在各图中,各部的尺寸比以及形状等有时也不严格匹配。在以下的说明中,对于已经出现的构成要素,将标注相同的附图标记并省略详细的说明。
<第一实施方式>
首先,概略地说明本发明的第一实施方式的半导体元件的制造方法。
本实施方式的半导体元件的制造方法具备准备晶圆10的工序(步骤S1)和在晶圆10上形成由氮化物半导体构成的半导体层20的工序(步骤S2)。
晶圆10的上表面15包含第一区域11和第二区域12,第二区域12设于第一区域11的周围,并且位于比第一区域11低的位置。在俯视晶圆10时,第一区域11在第一方向V1上的端部具有延伸突出部11b,第一方向V1是通过晶圆10的中心C并且与半导体层20的m轴平行的方向,延伸突出部11b向从晶圆10的中心C朝向晶圆10的端缘17侧的方向延伸突出。延伸突出部11b具有平行于第三方向V3的第一侧面11c,第三方向V3是相对于与晶圆10的第一方向V1上的端缘的第一切线41平行的第二方向V2以5°以上55°以下的角度θ1倾斜的方向。
以下,详细地说明本实施方式的半导体元件的制造方法。
<准备晶圆10的工序>
首先,如图1的步骤S1所示,准备晶圆10。
晶圆10例如是蓝宝石基板,例如由单晶的蓝宝石构成。如图2A所示,晶圆10的形状为大致圆板状,直径约为70mm以上300mm以下左右。晶圆10的厚度例如为100μm以上800μm以下,优选为100μm以上300μm以下。晶圆10的厚度也可以根据需要通过研磨、磨削等而薄膜化。在晶圆10上可以设有俯视时呈弦状的定向平面19。在晶圆10的外周部设有斜面部18。如图2B及图2C所示,在斜面部18,越靠近晶圆10的端缘17,厚度越薄。斜面部18与第一区域11、第二区域12不同,由晶圆10的不形成半导体层20的晶体面构成。斜面部18的端缘是相当于晶圆10的端缘17的部分。
晶圆10的上表面15为除斜面部18以外的部分。上表面15例如是构成晶圆10的蓝宝石的c面。例如,上表面15与蓝宝石的c面所成的角度为5°以下。注意,上表面15也可以相对于蓝宝石的c面倾斜。
以下,对晶圆10使用蓝宝石基板、在作为蓝宝石基板的c面的晶圆10的上表面15形成由氮化物半导体构成的半导体层20的情况进行说明。在晶圆10的上表面15,设定第一方向V1与第五方向V5。第一方向V1及第五方向V5都是与上表面15平行的方向,在本实施方式中,分别各设定六个方向。如后所述,在晶圆10的上表面15上形成了半导体层20时,第一方向V1是通过晶圆10的中心C并且与半导体层20的m轴平行的方向。另外,在晶圆10的上表面15上形成了半导体层20时,第五方向V5是通过中心C并且与半导体层20的a轴平行的方向。晶圆10的中心C在俯视时是晶圆10的外接圆的中心。例如,第一方向V1彼此所成的角度是60°。例如,第五方向V5彼此所成的角度是60°。例如,相邻的第一方向V1与第五方向V5所成的角度是30°。
晶圆10的上表面15包含第一区域11和第二区域12。第一区域11在俯视时被第二区域12包围。第二区域12在俯视时设于第一区域11的周围,并位于比第一区域11低的位置。因此,在第一区域11与第二区域12之间形成有台阶16。台阶16的高度G可配合于在晶圆10的上表面15形成的半导体层20的总膜厚而适当变更。台阶16的高度是第一区域11与第二区域12在晶圆10的厚度方向上的距离。例如,第二区域12位于比第一区域11低2μm以上的位置。换言之,台阶16的高度G例如为2μm以上。此外,台阶16的高度G例如为30μm以下。台阶16的高度G例如为4μm以上8μm以下。
通过使台阶16的高度G为2μm以上,容易获得对在后述的晶圆10的第二区域12产生的裂纹蔓延至晶圆10的中央部的情况进行抑制的效果。通过使台阶16的高度G为30μm以下,能够缩短加工晶圆10所需的时间。注意,在图2B及图2C中,构成台阶16的面是相对于晶圆10的上表面15垂直的面,但也可以设为相对于晶圆10的上表面15倾斜的面。
第一区域11具有圆形部分11a和从圆形部分11a朝向晶圆10的端缘延伸突出的延伸突出部11b。在俯视时,第一区域11的形状为六处的延伸突出部11b从一个圆形部分11a的外缘沿第一方向V1朝向晶圆10的端缘17延伸突出的形状。例如,圆形部分11a的中心与晶圆10的中心C一致。各延伸突出部11b的延伸突出长度例如为0.1mm以上10mm以下,优选为0.5mm以上5mm以下。通过使延伸突出部11b的延伸突出长度为0.1mm以上,能够有效地减少形成于第一区域11的第一方向V1上的端部周边的半导体层20的膜厚形成得比其他区域的半导体层20厚的区域。通过使延伸突出部11b的延伸突出长度为10mm以下,确保沿第一方向V1设置的第二区域12的面积,易于抑制裂纹从第二区域12朝向第一区域11伸展。
因此,晶圆10的端缘17与第一区域11在第一方向V1上的第一距离D1比晶圆10的端缘17与第一区域11在第五方向V5上的第二距离D2短延伸突出部11b的延伸突出长度。即,第一距离D1与第二距离D2的关系为第一距离D1<第二距离D2。第一距离D1例如为0.1mm以上5mm以下,优选为0.2mm以上3mm以下。第二距离D2例如为1mm以上10mm以下。
晶圆10的端缘17与第一区域11在与半导体层20的a轴平行的第五方向V5上的第二距离D2优选为晶圆10的直径的1/10以下。通过如此设定第二距离D2,能够确保第一区域11的面积,并且能够高效地抑制在第二区域12的半导体层20产生的裂纹蔓延至晶圆10的中央部。例如,如果晶圆10的直径为100mm,则第二距离D2为10mm以下。如果晶圆10的直径为150mm,则第二距离D2为15mm以下。如果晶圆10的直径为200mm,则第二距离D2为20mm以下。如果晶圆10的直径为300mm,则第二距离D2为30mm以下。
在本实施方式中,在俯视时,第二区域12设于圆形部分11a与斜面部18之间。与此相对,在延伸突出部11b与斜面部18之间也可以存在未设置第二区域12的部分。在图2A及图2B所示的例子中,延伸突出部11b未到达斜面部18,在延伸突出部11b与斜面部18之间设有第二区域12。
如图3所示,延伸突出部11b具有第一侧面11c以及第二侧面11d。第一侧面11c与第三方向V3平行。第三方向V3相对于第二方向V2以角度θ1倾斜。第二方向V2与晶圆10的第一方向V1上的端缘17的第一切线41平行。角度θ1为5°以上55°以下,优选为5°以上30°以下,进一步优选为5°以上20°以下。通过使角度θ1为5°以上55°以下,能够减少形成于第一区域11的第一方向V1上的端部周边的半导体层20形成得比其他区域的半导体层20厚的区域。
第二侧面11d与第四方向V4平行。第四方向V4是与第三方向V3不同的方向,且相对于第二方向V2以角度θ2倾斜。角度θ2为5°以上55°以下,优选为5°以上30°以下,进一步优选为5°以上20°以下。通过使角度θ2为5°以上55°以下,能够获得与上述第一侧面11c相同的效果。第一侧面11c与第二侧面11d连续。即,第一侧面11c的一部分与第二侧面11d的一部分相接。由此,能够高效地获得上述效果,即可通过第一侧面11c以及第二侧面11d抑制第一区域11的第一方向V1上的端部周边增加膜厚。
另外,如图2A及图3所示,在俯视时,第一区域11的通过晶圆10的中心C并且与半导体层20的a轴平行的第五方向V5上的端缘的第二切线42与晶圆10的第五方向V5上的端缘17的第三切线43平行。在第一区域11的第五方向V5上的端部未设有设于第一区域11的第一方向V1上的端部的延伸突出部11b。换言之,延伸突出部11b仅设于第一区域11的第一方向V1上的端部。由此,能够获得如下效果:可确保第二区域12的第一方向V1上的面积,抑制在第二区域12的半导体层20产生的裂纹蔓延至晶圆10的中央部。
<形成半导体层20的工序>
接下来,如图1的步骤S2所示,在晶圆10上形成由氮化物半导体构成的半导体层20。
如图4A~图4C所示,半导体层20例如将晶圆10作为晶体生长用的基板,通过MOCVD法(Metal Organic Chemical Vapor Deposition:有机金属气相生长法)等气相生长法在晶圆10的上表面15上外延生长。半导体层20形成于第一区域11以及第二区域12这两方。如图5A及图5B所示,半导体层20的(0001)c面与晶圆10的上表面15平行。另外,第一方向V1与半导体层20的m轴平行,第五方向V5与半导体层20的a轴平行。第一方向V1是从晶圆10的中心C朝向晶圆10的端缘17的方向,如图2A所示,第一方向V1存在六个方向。第五方向V5是从晶圆10的中心C朝向晶圆10的端缘17的方向,如图2A所示,第五方向V5存在六个方向。
半导体层20例如包含III-V族氮化物半导体(InXAlYGa1-X-YN(0≤X,0≤Y,X+Y≤1))。半导体层20例如具有n型半导体层、p型半导体层和位于n型半导体层与p型半导体层之间的发光层。
来自发光层的光的发光峰值波长例如为330nm以上400nm以下。在从发光层发出的光的峰值波长为330nm以上400nm以下的情况下,在半导体层20是不包含铝(Al)的、例如由氮化镓(GaN)构成的半导体层时,来自发光层的光容易被半导体层吸收。例如,通过使半导体层20具有包含铝的AlGaN层,来自发光层的光难以被半导体层吸收。例如,通过在半导体层20中相对于半导体层20的总膜厚例如包含20%以上的AlGaN层,与半导体层20的大部分由GaN构成的情况相比,半导体层20难以吸收从发光层发出的光。半导体层20例如优选包含Alx1Ga1-x1N(0.03≤x1≤0.08)。
作为来自发光层的发光峰值波长的另一例,例如为250nm以上330nm以下。即使在从发光层发出的光的峰值波长为250nm以上330nm以下的情况下,在半导体层20为不包含铝(Al)的、例如由氮化镓(GaN)构成的半导体层时,来自发光层的光也容易被半导体层吸收。通过使半导体层20具有包含铝的AlGaN层,来自发光层的光难以被半导体层吸收。例如,通过在半导体层20中相对于半导体层20的总膜厚例如包含20%以上的AlGaN层,与半导体层20的大部分由GaN构成的情况相比,半导体层20难以吸收从发光层发出的光。半导体层20例如优选包含Alx1Ga1-x1N(0.5≤x1≤1)。
在本实施方式中,在从晶圆10的中心C观察时,在半导体层20的位于第一方向V1的端部,设有具有第一侧面11c以及第二侧面11d的延伸突出部11b。与第一侧面11c平行的第三方向V3以及与第二侧面11d平行的第四方向V4相对于第二方向V2倾斜。由此,与未设有延伸突出部11b的方式比较,可抑制第一区域11上的半导体层20局部地增加膜厚。据推测,这是因为通过设置第一侧面11c以及第二侧面11d,半导体层20的位于第一方向V1的端部周边的半导体层的生长成为与半导体层20的位于第五方向V5的端部接近的生长,抑制了膜厚增加。其结果,在第一区域11中,能够使半导体层20的上表面15平坦而使半导体层20的膜厚均匀。优选的是,通过使第一区域11中的半导体层20的膜厚均匀,使得半导体层20的膜厚中的最大的膜厚与最小的膜厚之差为2μm以下的程度。
如此制作出的晶圆10以及半导体层20例如经由以下的工序而加工成半导体元件。例如,在晶圆10上经由半导体层20接合支承晶圆。支承晶圆例如是硅晶圆。此时,由于形成于第一区域11上的半导体层20膜厚大致均匀,因此能够利用接合部件等高精度地接合支承晶圆。
之后,以支承晶圆作为支承基板,加工包含晶圆10、半导体层20、支承晶圆的构造体。例如,也可以从半导体层20剥离作为晶体生长用的基板的晶圆10。如此,制造出半导体元件。半导体元件例如是发光二极管(Light Emitting Diode:LED)或者激光二极管(LaserDiode:LD)等发光元件。
接下来,对本实施方式的半导体元件的制造方法的效果进行说明。
在本实施方式的半导体元件的制造方法中,在晶圆10的上表面15设置第一区域11与第二区域12。由此,当在上表面15上形成了半导体层20时,半导体层20形成于第一区域11以及第二区域12。由于在第一区域11与第二区域12之间形成有台阶16,因此在形成于第二区域12的半导体层20中产生的裂纹被台阶16阻止蔓延,难以进入半导体层20中的形成于第一区域11的半导体层20。由此,能够减少半导体层20中的裂纹的产生,能够以良好的成品率制造半导体元件。
另外,根据本实施方式,在从中心C观察时,在半导体层20的位于第一方向V1的端部,设有具有第一侧面11c以及第二侧面11d的延伸突出部11b。由此,能够抑制半导体层20的局部的膜厚增加,从而使半导体层20的膜厚均匀。其结果,在之后的工序中,处理的精度提高。例如,能够使支承晶圆经由半导体层20高精度地接合于晶圆10。
因而,根据本实施方式的半导体元件的制造方法,能够提高半导体元件的成品率。
<第一实施方式的变形例>
接下来,对本实施方式的变形例进行说明。
本变形例与第一实施方式比较,晶圆的结构有所不同。本变形例中的晶圆以外的结构与第一实施方式相同。
如图6及图7所示,在本变形例中,在晶圆10a中,第一区域11的延伸突出部11b到达晶圆10a的上表面15的端缘。即,延伸突出部11b到达斜面部18,在延伸突出部11b与斜面部18之间未设有第二区域12。根据本变形例,也可获得与第一实施方式相同的效果,但局部起到与第一实施方式不同的效果。例如,本变形例与上述第一实施方式比较,在第一方向V1上难以获得抑制第二区域12的裂纹的伸展的效果。另一方面,由于能够将第一区域11的面积设置为更大,因此容易抑制半导体层20的局部的膜厚增加。
<第二实施方式>
接下来,概略地说明本发明的第二实施方式的半导体元件的制造方法。
本实施方式的半导体元件的制造方法具备准备晶圆50的工序(步骤S1)和在晶圆50上形成由氮化物半导体构成的半导体层20的工序(步骤S2)。
晶圆50的上表面55包含第一区域11和第二区域12,第二区域12设于第一区域11的周围,并位于比第一区域11低的位置。在俯视晶圆50时,第二区域12在第一方向V1上的端部具有延伸突出部12b,第一方向V1是通过晶圆50的中心C并且与半导体层20的m轴平行的方向,延伸突出部12b向从晶圆50的端缘17侧朝向晶圆50的中心C的方向延伸突出。延伸突出部12b具有平行于第三方向V3的第一侧面12c,第三方向V3是相对于与晶圆50的第一方向V1上的端缘17的第一切线41平行的第二方向V2以5°以上55°以下的角度θ1倾斜的方向。
以下,详细地说明本实施方式的半导体元件的制造方法。
本实施方式与第一实施方式比较,晶圆的结构有所不同。本实施方式中的晶圆以外的结构以及效果与第一实施方式相同。
如图8及图9所示,晶圆50的上表面55具有第一区域11和第二区域12,第二区域12设于第一区域11的周围,并位于比第一区域11低的位置。第二区域12具有环状部分12a和延伸突出部12b。
在俯视晶圆50时,环状部分12a的形状为大致圆环状,与斜面部18连续。环状部分12a的端部与斜面部18相接。延伸突出部12b设于通过晶圆50的中心C并且与半导体层20的m轴平行的第一方向V1上的端部。延伸突出部12b从环状部分12a朝向晶圆50的内侧延伸突出。即,延伸突出部12b向从晶圆50的端缘17朝向晶圆50的中心C的方向延伸突出。如在第一实施方式中说明,第一方向V1是相当于半导体层20的m轴的方向,共计存在六个方向。因而,延伸突出部12b与第一方向V1对应地设有六处。
如图9所示,延伸突出部12b具有第一侧面12c以及第二侧面12d。第一侧面12c与第三方向V3平行,第二侧面12d与第四方向V4平行。第三方向V3以及第四方向V4的定义与第一实施方式相同。即,第三方向V3相对于第二方向V2以5°以上55°以下的角度θ1倾斜。另外,第四方向V4是与第三方向V3不同的方向,相对于第二方向V2以5°以上55°以下的角度θ2倾斜。第一侧面12c与第二侧面12d连续。即,第一侧面12c的一部分与第二侧面12d的一部分相接。由此,能够高效地抑制上述第一区域11的第一方向V1上的端部周边因第一侧面12c以及第二侧面12d而增加膜厚。
另外,在俯视时,第一区域11的通过晶圆50的中心C并且与半导体层的a轴平行的第五方向V5上的端缘的第二切线42与晶圆50的第五方向V5上的端缘17的第三切线43平行。晶圆50的上述以外的结构与晶圆10的结构相同。
根据本实施方式,也能够获得与第一实施方式相同的效果。
<比较例>
接下来,对比较例进行说明。
图10是表示本比较例的半导体元件的制造方法的俯视图。
如图10所示,在本比较例中,未在晶圆110的上表面设置高度不同的区域。因此,晶圆110的上表面整体平坦。并且,在晶圆110的上表面形成半导体层120。在该情况下,半导体层120的外周部的膜厚相对地变厚。特别是,在半导体层120中的、在从中心C观察时位于第一方向V1的端部,形成膜厚比其他方向的端部厚的厚膜部分120a。
在半导体层120包含铝(Al)的情况下,与半导体层120不包含铝的情况相比,半导体层120的外周部的膜厚比其他区域厚的趋势变得显著。这被认为是出于如下原因:在半导体层120包含铝的情况下,在半导体层120的外周部,半导体层120容易产生不希望的生长。另外,半导体层120的外周部的膜厚取决于从中心C开始的方向,在从中心C观察时位于第一方向V1的端部的膜厚比在从中心C观察时位于第五方向V5的端部的膜厚更厚。将形成于第一区域11上的半导体层120中的、在从中心C观察时位于第一方向V1上的端部的部分设为厚膜部分120a。厚膜部分120a在半导体层120中的从中心C观察时的第一方向V1上的端部存在六处。
像这样膜厚变得不均匀的理由未必明确,例如可做如下推断。如上所述,第一方向V1沿着半导体层120的m轴,第五方向V5沿着半导体层120的a轴。而且,半导体层120的(0001)c面与晶圆110的上表面平行。在该情况下,相对于半导体层120的(0001)c面的、沿着半导体层120的m轴(第一方向V1)的半导体层120的生长速度比沿着半导体层120的a轴(第五方向V5)的半导体层120的生长速度慢。因此,可推断:就半导体层120中的相对于半导体层120的(0001)c面的生长速度慢的第一方向V1的端部的膜厚而言,由于生长速度比第一方向V1快的第五方向V5的生长速度也影响到第一方向V1的生长速度,所以生长速度得到促进,变得比周围厚。
因此,在半导体层120的端部,会产生不希望的半导体层的生长,有时会从该部分产生裂纹121。这里,所谓不希望的半导体层的生长,是指形成组成或结晶性等与希望在晶圆10上生长的半导体层不同的半导体层。而且,在本比较例中,晶圆110的上表面平坦,在晶圆110的上表面未形成台阶。因此,在半导体层120的端部产生的裂纹121容易传播到半导体层120的中央部。其结果,半导体层120的成品率降低。注意,在半导体层120中包含含有铝的半导体层的情况下,容易产生半导体层120的端部的裂纹121。这被推断是,如上所述,在半导体层120包含含有铝的半导体层的情况下,容易在半导体层120的端部产生不希望的半导体层的生长,容易在该部分产生裂纹121。
<参考例>
接下来,对参考例进行说明。
如图11A及图11B所示,在本参考例中,在晶圆210的上表面215设有第一区域211以及第二区域212。但是,在第一区域211以及第二区域212没有设置延伸突出部,在俯视时,第一区域211的外缘为圆形。因此,半导体层220的厚膜部分220a形成于半导体层220中的设于第一区域211的部分的外周部,并且从中心C观察时形成于第一方向V1的位置。
在本参考例中,由于在晶圆210的上表面215设有第二区域212,因此即使在半导体层220的端部产生裂纹,裂纹的蔓延也会被第一区域211与第二区域212之间的台阶216阻止。因此,在半导体层220的端部产生的裂纹难以传播到半导体层220的中央部。
然而,在本参考例中,在将支承晶圆230经由半导体层220接合于晶圆210时,有产生不良情况的可能性。晶圆210的外形与支承晶圆230的外形大致相同。在该情况下,由于在第一区域211未设有延伸突出部,因此厚膜部分220a抵接于支承晶圆230的下表面231的平坦部232。由于半导体层220的厚膜部分220a与支承晶圆230的平坦部232接触,因此半导体层220中的厚膜部分220a以外的部分不再良好地抵接于支承晶圆230,产生接合不良,成品率降低。
另外,由于在半导体层220形成厚膜部分220a,因此即使在不使用支承晶圆230的情况下,在之后的工序中,高精度的处理也变得困难。因此,成为导致半导体元件的成品率降低的主要原因。
<试验例>
接下来,对试验例进行说明。
图12A是表示本试验例中的晶圆110以及半导体层120的俯视图。
图12B是在横轴上取半径方向的位置、在纵轴上取半导体层120的上表面的高度来示出半导体层120的沿着图12A所示的线段A-A’的形状的图表。
图12C是在横轴上取角度θ、在纵轴上取凸起量H来示出半导体层120的沿着图12A所示的圆B的形状的图表。
注意,角度θ是从晶圆110的中心C观察的角度,θ=0°的方向与第五方向V5中的一个一致。另外,凸起量H是半导体层120的端缘的高度与从半导体层120的端缘朝向中心C离开70μm的位置的高度之差。图12B及图12C例如是利用表面粗糙度计测定的测定结果。
在本试验例中,在由蓝宝石构成的晶圆110上,通过MOCVD法使包含氮化镓系的半导体的半导体层120外延生长。半导体层120包含n型半导体层、p型半导体层和位于n型半导体层与p型半导体层之间的发光层。注意,本试验例以与前述的比较例以及参考例相同的条件形成了半导体层。形成于晶圆10的半导体层120的平均厚度设为10μm。
如图12B所示,半导体层120的端部120b比其他部分120c厚。
如图12C所示,半导体层120的端部的膜厚具有角度依赖性,从中心C观察时,在位于第五方向V5的部分,凸起量H为1.5~3μm左右,在位于第一方向V1的部分,凸起量H为4~5μm左右。即,第一方向V1侧的端部比第五方向V5侧的端部厚。
因此,如前述的参考例那样,若使第一区域211的外形为圆形,则半导体层220的厚膜部分220a与支承晶圆230的平坦部232接触,产生接合不良。注意,也可考虑加宽支承晶圆230的倾斜部233的宽度来避免厚膜部分220a与平坦部232接触。另外,也可考虑使晶圆210大于支承晶圆230来避免厚膜部分220a与平坦部232接触。然而,晶圆的尺寸以及形状是标准化的,若对它们进行变更,则需要变更半导体元件的制造所使用的大部分的处理装置的规格,会导致半导体元件的成品率显著降低。另外,存在能够在一次的制造工序中制造的半导体元件的获取数量减少的隐患。
与此相对,根据前述的第一实施方式以及第二实施方式,使用现有的标准的晶圆就能够抑制裂纹的传播,同时能够抑制在半导体层20产生厚膜部分,能够以更好的成品率制造半导体元件。
工业实用性
本发明例如能够用于制造发光二极管(LED)以及激光二极管(LD)等半导体元件。

Claims (11)

1.一种半导体元件的制造方法,其特征在于,具备:
准备晶圆的工序,该晶圆在上表面包含第一区域和第二区域,所述第二区域设于所述第一区域的周围,并位于比所述第一区域低的位置;
在所述晶圆的上表面形成由氮化物半导体构成的半导体层的工序;
在俯视时,所述第一区域在第一方向上的端部具有延伸突出部,所述第一方向是通过所述晶圆的中心并且与所述半导体层的m轴平行的方向,所述延伸突出部向从所述晶圆的所述中心朝向所述晶圆的端缘侧的方向延伸突出,
所述延伸突出部具有平行于第三方向的第一侧面,所述第三方向是相对于与所述晶圆的所述第一方向上的端缘的切线平行的第二方向以5°以上55°以下的角度倾斜的方向。
2.根据权利要求1所述的半导体元件的制造方法,其特征在于,
在俯视时,所述延伸突出部还具有沿第四方向延伸的第二侧面,所述第四方向是与所述第三方向不同的方向,相对于所述第二方向以5°以上55°以下的角度倾斜。
3.根据权利要求1或2所述的半导体元件的制造方法,其特征在于,
所述延伸突出部到达所述晶圆的上表面的端缘。
4.根据权利要求1至3中任一项所述的半导体元件的制造方法,其特征在于,
在俯视时,所述第一区域的第五方向上的端缘的切线与所述晶圆的所述第五方向上的端缘的切线平行,所述第五方向是通过所述晶圆的中心并且与所述半导体层的a轴平行的方向。
5.一种半导体元件的制造方法,其特征在于,具备:
准备晶圆的工序,该晶圆在上表面包含第一区域和第二区域,所述第二区域设于所述第一区域的周围,并位于比所述第一区域低的位置;
在所述晶圆的上表面形成由氮化物半导体构成的半导体层的工序;
在俯视时,所述第二区域在第一方向上的端部具有延伸突出部,所述第一方向是通过所述晶圆的中心并且与所述半导体层的m轴平行的方向,所述延伸突出部向从所述晶圆的端缘侧朝向所述晶圆的所述中心的方向延伸突出,
所述延伸突出部具有平行于第三方向的第一侧面,所述第三方向是相对于与所述晶圆的所述第一方向上的端缘的切线平行的第二方向以5°以上55°以下的角度倾斜的方向。
6.根据权利要求5所述的半导体元件的制造方法,其特征在于,
在俯视时,所述延伸突出部还具有沿第四方向延伸的第二侧面,所述第四方向是与所述第三方向不同的方向,相对于所述第二方向以5°以上55°以下的角度倾斜。
7.根据权利要求6所述的半导体元件的制造方法,其特征在于,
所述第一侧面与所述第二侧面连续。
8.根据权利要求5至7中任一项所述的半导体元件的制造方法,其特征在于,
在俯视时,所述第一区域的第五方向上的端缘的切线与所述晶圆的所述第五方向上的端缘的切线平行,所述第五方向是通过所述晶圆的中心并且与所述半导体层的a轴平行的方向。
9.根据权利要求1至8中任一项所述的半导体元件的制造方法,其特征在于,
所述晶圆由蓝宝石构成。
10.根据权利要求1至9中任一项所述的半导体元件的制造方法,其特征在于,
所述第二区域位于比所述第一区域低2μm以上的位置。
11.根据权利要求1至10中任一项所述的半导体元件的制造方法,其特征在于,
所述晶圆的第五方向上的端缘与所述第一区域的距离为所述晶圆的直径的1/10以下,所述第五方向是与所述半导体层的a轴平行的方向。
CN202011013779.2A 2019-09-24 2020-09-24 半导体元件的制造方法 Pending CN112635298A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019173056A JP7016032B2 (ja) 2019-09-24 2019-09-24 半導体素子の製造方法
JP2019-173056 2019-09-24

Publications (1)

Publication Number Publication Date
CN112635298A true CN112635298A (zh) 2021-04-09

Family

ID=74881212

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011013779.2A Pending CN112635298A (zh) 2019-09-24 2020-09-24 半导体元件的制造方法

Country Status (4)

Country Link
US (1) US11626301B2 (zh)
JP (1) JP7016032B2 (zh)
KR (1) KR20210035743A (zh)
CN (1) CN112635298A (zh)

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0473930A (ja) * 1990-07-13 1992-03-09 Sumitomo Metal Ind Ltd ヘテロエピタキシャル成長用基板
JP2000331940A (ja) 1999-05-20 2000-11-30 Sony Corp サファイア基板、窒化物系iii−v族化合物半導体層の成長方法および半導体装置の製造方法
JP2007081131A (ja) 2005-09-14 2007-03-29 Kyocera Corp 単結晶ウエハ及びそれを用いたエピタキシャル成長用基板
JP4839818B2 (ja) 2005-12-16 2011-12-21 信越半導体株式会社 貼り合わせ基板の製造方法
JP5112703B2 (ja) 2007-01-18 2013-01-09 ダイトエレクトロン株式会社 ウェーハ面取り加工方法およびその装置
JP4915282B2 (ja) * 2007-05-28 2012-04-11 三菱化学株式会社 Iii族窒化物半導体成長用の下地基板およびiii族窒化物半導体の成長方法
JP2009064801A (ja) 2007-09-04 2009-03-26 Disco Abrasive Syst Ltd ウエーハ
JP5313014B2 (ja) 2009-04-02 2013-10-09 株式会社ディスコ ウエーハの加工方法
JP5352331B2 (ja) 2009-04-15 2013-11-27 ダイトエレクトロン株式会社 ウェーハの面取り加工方法
US9105472B2 (en) 2010-04-13 2015-08-11 Namiki Seimitsu Houseki Kabushiki Kaisha Single-crystal substrate,single-crystal substrate having crystalline film,crystalline film,method for producing single-crystal substrate having crystalline film,method for producing crystalline substrate,and method for producing element
JP5491273B2 (ja) 2010-05-11 2014-05-14 ダイトエレクトロン株式会社 ウェーハの面取り装置
JPWO2011161975A1 (ja) 2010-06-25 2013-08-19 Dowaエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
JP2012156246A (ja) 2011-01-25 2012-08-16 Hitachi Cable Ltd 半導体ウェハ及び半導体デバイスウェハ
JP2012006830A (ja) 2011-08-12 2012-01-12 Mitsubishi Chemicals Corp Iii族窒化物半導体成長用の下地基板およびiii族窒化物半導体の成長方法
JP2013173641A (ja) 2012-02-24 2013-09-05 Tokuyama Corp 窒化ガリウム結晶積層基板及びその製造方法
US8946773B2 (en) * 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
JP5979547B2 (ja) 2012-11-01 2016-08-24 パナソニックIpマネジメント株式会社 エピタキシャルウェハ及びその製造方法
JP6061629B2 (ja) 2012-11-07 2017-01-18 株式会社ディスコ 加工装置
JP6099960B2 (ja) 2012-12-18 2017-03-22 ダイトエレクトロン株式会社 ウェーハの面取り加工方法およびウェーハの面取り装置
JP6042712B2 (ja) 2012-12-18 2016-12-14 株式会社ディスコ サファイアウェーハの加工方法
JP6196776B2 (ja) 2013-01-21 2017-09-13 株式会社ディスコ ウェーハの加工方法
JP6550926B2 (ja) * 2014-05-30 2019-07-31 日亜化学工業株式会社 窒化物半導体素子およびその製造方法
JP2016051779A (ja) 2014-08-29 2016-04-11 株式会社ディスコ ウエーハの貼り合わせ方法及び貼り合わせワークの剥離方法
JP2017059586A (ja) 2015-09-14 2017-03-23 株式会社ディスコ ウェーハの加工方法
JP6563766B2 (ja) 2015-10-01 2019-08-21 株式会社ディスコ ウェーハの加工方法
JP2017069507A (ja) 2015-10-02 2017-04-06 旭化成株式会社 Led用パタンウェハ

Also Published As

Publication number Publication date
US11626301B2 (en) 2023-04-11
JP7016032B2 (ja) 2022-02-04
KR20210035743A (ko) 2021-04-01
US20210090914A1 (en) 2021-03-25
JP2021052057A (ja) 2021-04-01

Similar Documents

Publication Publication Date Title
KR102045727B1 (ko) 에피택셜 기판, 반도체 장치 및 반도체 장치의 제조방법
US8643059B2 (en) Substrate structure and method of manufacturing the same
JP4691911B2 (ja) Iii−v族窒化物系半導体自立基板の製造方法
US20080142846A1 (en) Nitride semiconductor substrate and manufacturing method thereof
US20160247968A1 (en) Nitride semiconductor wafer, nitride semiconductor element, and method for manufacturing nitride semiconductor wafer
CN106030834B (zh) 用于制造光电子半导体芯片的方法和光电子半导体芯片
JP2020519026A (ja) 基板を除去する方法
US8652949B2 (en) Method of manufacturing semiconductor wafer
KR20090052291A (ko) Gan 기판의 제조 방법, gan 기판 및 반도체 디바이스
JP5120285B2 (ja) Iii−v族窒化物系半導体自立基板の製造方法
US20180358221A1 (en) Reduction of wafer bow during growth of epitaxial films
CN115698394A (zh) 外延结晶生长用自立基板及功能元件
CN112635298A (zh) 半导体元件的制造方法
US11094536B2 (en) Method of manufacturing semiconductor elements
KR101209487B1 (ko) 반도체 발광소자 및 그 제조방법
US20140284660A1 (en) Method for manufacturing semiconductor wafer, and semiconductor wafer
US11101404B2 (en) Method for manufacturing semiconductor device and semiconductor device
JP6963195B2 (ja) 半導体素子の製造方法
KR101831579B1 (ko) 자외선 led 웨이퍼
WO2023171536A1 (ja) Iii族窒化物半導体ウエーハ及びその製造方法
US10229976B2 (en) Compound semiconductor film structure
US20210358738A1 (en) Method for manufacturing epitaxial wafer, silicon-based substrate for epitaxial growth, and epitaxial wafer
KR102152710B1 (ko) 반도체 성장을 위한 기판
CN114695503A (zh) 半导体结构
JP2007123829A (ja) 半導体エピタキシャルウェハ及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination