CN114695503A - 半导体结构 - Google Patents

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CN114695503A CN202011620433.9A CN202011620433A CN114695503A CN 114695503 A CN114695503 A CN 114695503A CN 202011620433 A CN202011620433 A CN 202011620433A CN 114695503 A CN114695503 A CN 114695503A
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杨宗穆
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Abstract

本发明公开一种半导体结构，包括一基底，其包括一元件区、一周边区围绕着该元件区，以及一过渡区位于该周边区及该元件区之间。一外延层位于该元件区、该周边区及该过渡区上，其中该外延层位于该过渡区上的一第一部分包括多晶结构。

Description

半导体结构
技术领域
本发明涉及半导体技术领域，特别是涉及一种具有异质外延层的半导体结构。
背景技术
半导体技术领域中，为了符合更高频率及更低功耗的需求，化合物半导体(compound semiconductor)元件已逐渐取代硅基(silicon based)半导体元件，成为功率转换器、低噪声放大器、射频(RF)或毫米波(MMW)等市场的主流元件。
化合物半导体元件通常是制作在异质外延基底(hetero-epitaxial substrate)上，然而目前制作工艺仍遇到一些挑战。例如，由于异质材料的晶格系数失配或热膨胀系数不同，导致异质材料层内累积应力，或形成晶格差排(mismatch)或错位(dislocation)。当制作工艺偏移时，还可能产生过大的应力导致裂痕(crack)，影响到制作工艺良率。
发明内容
为了解决上述问题，本发明提供了一种半导体结构，其于基底的预定区域内形成一非晶化层或沟槽，以使后续外延成长在该非晶化层或沟槽上的外延层具有多晶(poly-crystal structure)结构，利用多晶结构来吸收由于晶格系数失配或热膨胀系数不同所造成的应力，可减少发生裂痕或晶格差排或错位缺陷延伸扩散的机会。
根据本发明一实施例提供的一种半导体结构，包括一基底，其包括一元件区、一周边区围绕着该元件区，以及一过渡区位于该周边区及该元件区之间。一外延层位于该元件区、该周边区及该过渡区上，其中该外延层位于该过渡区上的一第一部分包括多晶结构。
根据本发明另一实施例提供的一种半导体结构，包括一基底，其包括多个芯片区、多个过渡区分别围绕该多个芯片区，以及一切割道区位于该多个过渡区之间。一外延层，位于该多个芯片区、该多个过渡区及该切割道区上，其中该晶层位于该多个过渡区上的多个第五部分分别包括多晶结构。
附图说明
图1、图2、图3说明根据本发明一实施例的半导体结构的制作方法，其中图1为一基底的平面图，图2和图3为沿着图1的E-E’切线切过基底的局部放大剖面示意图；
图4和图5为本发明另一实施例的半导体结构的制作方法的剖面示意图；
图6、图7、图8和图9为本发明一些实施例的半导体结构的平面示意图；
图10、图11和图12说明根据本发明一实施例的半导体结构的制作方法，其中图10为一基底的平面图，图11和图12为沿着图10的A-A’切线切过基底的局部放大剖面示意图；
图13和图14为本发明另一实施例的半导体结构的制作方法的剖面示意图；
图15和图16为本发明一些实施例的半导体结构的平面示意图。
主要元件符号说明
100 基底
100A 平面区
100B 斜面区
100C 晶边
102 主表面
103 表面
104 元件区
106 过渡区
108 周边区
109 斜面区
110 非晶层
120 外延层
121 第一部分
121a 延伸部
122 第二部分
123 第三部分
124 第四部分
125 半导体元件
130 沟槽
132 非晶层
200 基底
200A 平面区
200B 斜面区
200C 晶边
202 主表面
204 芯片区
206 过渡区
208 切割道区
210 非晶层
220 外延层
225 第五部分
225a 延伸部
226 第六部分
227 第七部分
228 半导体元件
229 半导体元件
230 沟槽
232 非晶层
2041 护卫环区
2042 电路区
A-A' 切线
E-E' 切线
D1 距离
D2 深度
D3 深度
P1 离子注入制作工艺
P2 外延制作工艺
P3 蚀刻制作工艺
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。需知悉的是，以下所举实施例可以在不脱离本揭露的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
为了使读者能容易了解及附图的简洁，本揭露中的多张附图只绘出显示装置的一部分，且附图中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。附图中，相同或相似的元件可以用相同的标号表示。文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围。
在本说明书中，「晶片」、「基底」或「基板」意指任何包含一暴露面，可依据本发明实施例所示在其上沉积材料，制作集成电路结构的结构物。需了解的是「基底」包含半导体晶片，但并不限于此。「基底」在制作工艺中也意指包含制作于其上的材料层的半导体结构物。
图1、图2、图3说明根据本发明一实施例的半导体结构的制作方法，其中图1为平面图，图2和图3为沿着图1的E-E’切线切过基底的局部放大剖面示意图。
请参考图1。首先提供一基底100，基底100可包括单晶结构，材料可包括硅(Si)、碳化硅(SiC)、氧化铝(也称为蓝宝石(sapphire)基底)、砷化镓(GaAs)、磷化镓(GaP)、氮化镓(GaN)、氮化铝(AlN)，或其他适合用于外延成长的材料。根据本发明一实施例，基底100可为单晶硅基底。图1所示实施例中，基底100可为一晶片(wafer)，其包括一平面区(planarregion)100A、一晶边(wafer edge)100C，以及介于平面区100A和晶边100C之间并围绕着平面区100A的一晶边区(wafer edge region)100B。
请参考图2。详细来说，平面区100可包括一元件区104以及一过渡区106围绕着元件区104，晶边区100B可包括一周边区108围绕着过渡区106，以及一斜面区(bevel region)109位于渡区106与晶边100C之间并围绕着斜面区109。换言之，过渡区106位于元件区104和周边区108之间。根据本发明一实施例，基底100具有一主表面102，为晶格方位一致的结晶面(crystal surface)，且大致上为一平面，其涵盖了平面区100A的元件区104和过渡区106。
元件区104为半导体元件，例如但不限于晶体管(transistor)、二极管(bipolar)、闸流体(thyristor)、发光元件、电容、电感等元件的主要制作区域。
过渡区106的范围可根据需求调整。根据本发明一实施例，当基底100为一晶片时，过渡区106邻接元件区104的边缘与晶边100C的距离D1大致上介于晶片的半径的7％至10％之间，但不限于此。根据本发明一实施例，当基底100为六英寸晶片时，距离D1大致上介于5nm至7.5nm之间。
晶边区100B的斜面区109可通过对晶边100C进行例如切割或研磨等边缘处理制作工艺而形成。通过选择合适的边缘处理制作工艺，可使斜面区109的表面103为斜面、曲面、平滑面、粗糙面、结晶面，或非晶化面，但不限于此。根据本发明一实施例，斜面区109可避免应力过于集中而导致边缘破裂，也可避免后续制作工艺使用的光致抗蚀剂(photoresist)累积在晶边100C处，提升光致抗蚀剂的涂覆均匀性。
晶边区100B的周边区108可为平面、斜面或曲面，也可为光滑面、粗糙面，结晶面，或非晶化面，由边缘处理制作工艺决定。根据本发明一实施例，主表面102也涵盖了晶边区100B的周边区108。换言之，周边区108大致上为一平面，且与平面区100A和过渡区106具有一致的结晶面。
接着，请继续参考图2，对基底100的主表面102进行一离子注入制作工艺P1，以将一非晶化剂(amorphizing agent)注入至过渡区106的预订区域内，破坏该区域的基底100的晶格结构，从而于接近主表面102处形成一非晶层(amorphous layer)110，具有一非晶化表面(amorphous surface)。根据本发明一实施例，非晶化剂可选用任何适合于非晶化基底100的物质，例如可包括氩(Ar)、氪(Kr)、氖(Ne)、氮(N)、砷(As)、磷(P)、硼(B)及锗(Ge)的其中至少一者，但不限于此。非晶层110的厚度可由非晶化剂注入的角度和能量调整。据本发明一实施例，非晶层110的厚度可介于0.1um至1um之间，但不限于此。
请参考图3。接着进行一外延制作工艺P2，全面性地于基底100上形成一外延层120覆盖元件区104、过渡区106、周边区108的主表面102。根据本发明一实施例，外延层120还形成在斜面区109的表面103以及晶边100C上。
外延制作工艺P2可以是一种异质外延成长(hetero-epitaxial growth)技术。适用的异质外延成长技术例如分子束外延(molecule beam epitaxy,MBE)、金属有机化学气相沉积(metal-organic chemical vapor deposition,MOCVD)、氢化物气相沉积(hydridevapor phase deposition,HVPE)，但不限于此。根据本发明一实施例，外延层120可包括半导体材料，例如硅(Si)、锗(Ge)、硼(B)、碳化硅(SiC)、三五(III-V)族半导体材料例如砷化镓(GaAs)、氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)、含掺杂氮化镓(doped GaN)、氮化铝(AlN)，或上述的组合，但不限于此。根据本发明一实施例，外延层120可包括多层结构，例如可包括至少一氮化镓(GaN)层以及至少一氮化铝镓(AlGaN)层。
请继续参考图3。详细来说，外延层120可包括位于基底100的过渡区106上的第一部分121、位于元件区104上的第二部分122，以及位于周边区108上的第三部分123。根据本发明一实施例，外延层120的第二部分122和第三部分123依据基底100的结晶面(即主表面102)往上成长，因而分别具有单晶结构(single crystal structure)。过渡区106上的第一部分121由于成长在非晶层110的非晶化表面(amorphous surface)上，而具有多晶结构(poly-crystal structure)。
根据本发明一实施例，外延层120还包括位于斜面区109上且覆盖表面103及晶边100C的第四部分124。根据表面103的样态(例如由边缘处理后呈斜面、曲面、平滑面、粗糙面、结晶面或非晶化表面)，第四部分124可具有单晶结构或多晶结构。
后续，如图3所示，可进行其他半导体制作工艺例如沉积、光刻、蚀刻、离子注入、外延、热成长等制作工艺，在外延层120的第二部分122中形成多个半导体元件125，例如晶体管(transistor)、二极管(bipolar)、闸流体(thyristor)、发光元件、电容、电感等，但不限于此。
已知，当外延层120的材料不同于基底100时，由于两者之间的晶格系数失配及/或热膨胀系数不同，而会在外延层120内产生应力，特别在接近基底100边缘部分(例如大约是外延层120的第三部分123或第四部分124)容易累积过大的应力，使得此部分常发生裂痕(crack)。严重时，裂痕还可能往内延伸至外延层120的第二部分122，影响到半导体元件125的品质。
本发明通过在基底100的元件区104和周边区108之间的过渡区106内形成非晶层110，使外延成长于非晶层110上的外延层120的第一部分121具有多晶结构，不仅可作为外延层120的应力吸收区或缓冲区，还可作为阻挡层用于减少裂痕(或差排或错位缺陷)的延伸扩散，例如可减少上述容易发生在外延层120边缘部分(例如大约第三部分123或第四部分124)的裂痕往第二部分122扩散，确保半导体元件125的品质。
图4和图5为根据本发明另一实施例的半导体结构的制作方法的剖面示意图。为简化说明，与前述实施例相同的元件是以相同的标号进行标示。本实施例不同于与图2和图3的实施例的地方在于，如图4和图5所示，可通过蚀刻制作工艺P3在基底100的过渡区106中形成沟槽130，然后再进行外延制作工艺P2形成外延层120于元件区104、过渡区106、周边区108、斜面区109以及晶边100C上，并使外延层120填满沟槽130。根据本发明一实施例，蚀刻制作工艺P3例如是激光刻印(laser mark)制作工艺，形成的沟槽130为一激光刻印沟槽。在其他实施例中，蚀刻制作工艺P3可例如是干蚀刻制作工艺(例如等离子体蚀刻、离子轰击蚀刻)或湿蚀刻制作工艺，但不限于此，形成的沟槽130为一蚀刻沟槽。沟槽130延伸于基底100内的深度D2可根据需求调整。根据本发明一实施例，沟槽130的深度D2不小于1um。
根据本发明一实施例，可通过蚀刻制作工艺P3破坏沟槽130的侧壁和底面的晶格结构，从而于沟槽130的侧壁和底面形成一非晶层132，因此后续外延成长在非晶层132上且填满沟槽130的外延层120的第一部分121会具有多晶结构，以提供吸收应力及阻挡裂痕延伸扩散的效果。根据本发明一实施例，外延层120的第一部分121会略具有一延伸部121a覆盖在接近沟槽130开口的非晶层132上。
图6、图7、图8和图9为根据本发明一些实施例的半导体结构的平面示意图，说明图2和图3所述实施例的非晶层110或图4和图5所述实施例的沟槽130于基底100上的一些样态。
在图6的实施例中，基底100的过渡区(图未示)内可形成有一连续环状的非晶层110或沟槽130，沿着过渡区完全环绕平面区100A的外缘。在图7的实施例中，基底100的过渡区(图未示)内可形成有多个不连续的非晶层110或沟槽130，沿着过渡区排列在平面区100A的外缘。在图8的实施例中，基底100的过渡区(图未示)内可形成有多个连续环状的非晶层110或沟槽130，以同心圆的方式沿着平面区100A外缘连续环绕成多圈。在图9的实施例中，基底100的过渡区(图未示)内可形成有连续锯齿环状的非晶层110或沟槽130，沿着过渡区完全环绕平面区100A的外缘。应理解，以上说明的非晶层110或沟槽130的样态和数量仅为举例，本发明实际应用时可根据需求调整。
接下来说明的实施例中，本发明也可选择在基底的元件区的适当位置形成非晶层或沟槽，以减少元件区的外延层的应力，也可减少发生在元件区内的裂痕或晶格差排或错位缺陷延伸扩散的机会。
图10、图11和图12说明根据本发明一实施例的半导体结构的制作方法，其中图10为平面图，图11和图12为沿着图10的A-A’切线切过基底的局部放大剖面示意图。
请参考图10。首先提供一基底200，基底200可包括单晶结构，材料可包括硅(Si)、碳化硅(SiC)、氧化铝(也称为蓝宝石(sapphire)基底)、砷化镓(GaAs)、磷化镓(GaP)、氮化镓(GaN)、氮化铝(AlN)，或其他适合用于外延成长的材料。根据本发明一实施例，基底200可包括单晶硅晶片。如图10所示，基底200包括一平面区200A、一晶边200C，以及沿着介于平面区200A和晶边200C之间并围绕着平面区100A的一斜面区200B。
平面区200A在本实施例中也可被称为元件区，为半导体元件，例如但不限于晶体管(transistor)、二极管(bipolar)、闸流体(thyristor)、发光元件、电容、电感等元件的主要制作区域。平面区200A内可包括多个芯片区204、多个过渡区206分别围绕着各芯片区204，以及一切割道区208位于各过渡区206之间，用于区分出各芯片区204。切割道区208为切割基底100以分离出各芯片区204的区域。过渡区206可于切割基底100时一起被切除，或部分剩余在芯片区204周围，作为护卫环区2041的切割缓冲区。
请参考图11。根据本发明一实施例，芯片区204分别可包括一电路区2042以及一护卫环区2041围绕着电路区2042。过渡区206介于芯片区204的护卫环区2041以及切割道区208之间。基底200的主表面202涵盖了芯片区204、过渡区206及切割道区208，且显露出晶格方位一致的结晶面(crystal surface)。
接着，如图11所示，对基底200的主表面202进行一离子注入制作工艺P1，以将一非晶化剂(amorphizing agent)注入至各过渡区206的预订区域内，破坏该区域的基底200的晶格结构，从而于接近主表面202处形成一非晶层210，具有一非晶化表面(amorphoussurface)。根据本发明一实施例，非晶化剂可选用任何适合于非晶化基底100的物质，例如可包括氩(Ar)、氪(Kr)、氖(Ne)、氮(N)、砷(As)、磷(P)、硼(B)及锗(Ge)的其中至少一者，但不限于此。据本发明一实施例，非晶层210的厚度可由非晶化剂注入的角度和能量调整。据本发明一实施例，非晶层210的厚度可介于0.1um至1um之间，但不限于此。
请参考图12。接着进行一外延制作工艺P2，全面性地于基底200上形成一外延层200覆盖芯片区204、过渡区206以及切割道区208的主表面202。适用的外延制作工艺P2如前所述，在此不再赘述。外延层200可包括半导体材料，例如硅(Si)、锗(Ge)、硼(B)、碳化硅(SiC)、三五(III-V)族半导体材料例如砷化镓(GaAs)、氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)、含掺杂氮化镓(doped GaN)、氮化铝(AlN)，或上述的组合，但不限于此。根据本发明一实施例，外延层220可包括多层结构，例如可包括至少一氮化镓(GaN)层以及至少一氮化铝镓(AlGaN)层。
请继续参考图12。详细来说，外延层220可包括位于过渡区206上的第五部分225、位于芯片区204上的第六部分226，以及位于切割道区208上的第七部分227。外延层220的第六部分226和第七部分227成长在基底200的结晶面(即主表面202)上，具有单晶结构(single crystal structure)。过渡区206上的第五部分225由于成长在非晶层210的非晶化表面(amorphous surface)上，具有多晶结构(poly-crystal structure)。
后续，如图12所示，可进行其他半导体制作工艺例如沉积、光刻、蚀刻、离子注入、外延、热成长等制作工艺，于外延层220的第六部分226中形成多个半导体元件228，例如晶体管(transistor)、二极管(bipolar)、闸流体(thyristor)、发光元件、电容、电感等，但不限于此。在一些实施例中，可在制作半导体元件228时同时在切割道区208内形成测试键(test key)的半导体元件229。
本发明通过在基底200的切割道区208和芯片区204之间的过渡区206(例如护卫环区2041外围的闲置区域)内形成非晶层210，使外延成长于非晶层210上的外延层220的第五部分225具有多晶结构，不仅可作为外延层220的应力吸收区或缓冲区，当外延层220内发生晶格差排或错位时还可作为阻挡结构，避免其延伸扩大而影响到更多的芯片区204。
图13和图14为根据本发明另一实施例的半导体结构的制作方法的剖面示意图。为简化说明，与前述实施例相同的元件是以相同的标号进行标示。本实施例不同于与图11和图12的实施例的地方在于，如图13和图14所示，可通过蚀刻制作工艺P3在基底200的过渡区206中形成沟槽230，然后再进行外延制作工艺P2形成外延层220覆盖芯片区204、过渡区206和切割道区208，并填满沟槽230。根据本发明一实施例，蚀刻制作工艺P3例如是激光刻印制作工艺，沟槽230为一激光刻印沟槽。在其他实施例中，蚀刻制作工艺P3可例如是干蚀刻制作工艺(例如等离子体蚀刻、离子轰击蚀刻)或湿蚀刻制作工艺，但不限于此。沟槽230延伸于基底100内的深度D3可根据需求调整。根据本发明一实施例，沟槽230的深度D3可介于0.1um至1um之间。
根据本发明一实施例，蚀刻制作工艺P3会破坏基底200的晶格结构，而于沟槽230的侧壁和底面形成一非晶层232，使得后续通过外延制作工艺P2形成在非晶层232上并填满沟槽230的外延层220的第五部分225会具有多晶结构。由此，同样可达到吸收应力及阻挡晶格差排或错位延伸的效果。根据本发明一实施例，外延层220的第五部分225会略具有一延伸部225a覆盖在接近沟槽230开口的非晶层232上。
图15和图16为根据本发明一些实施例的半导体结构的平面示意图，说明前述图11和图12的非晶层210或图13和图14的沟槽230的一些可实施样态。在图15的实施例中，非晶层210或沟槽230可以是连续矩形环状，围绕芯片区204一圈。应理解，非晶层210或沟槽230的形状可跟据芯片区204或切割道区208的形状调整，例如可以是圆形环状或多边形环状，但不限于此。在图16的实施例中，半导体结构可包括多个非晶层210或沟槽230，不连续地沿着芯片区204外缘排列成一圈。应理解，以上布局仅为举例，实际应用时可根据需求调整非晶层210或沟槽230的形状或数量。
综上所述，本发明通过在基底的预定区域内形成一非晶化层或沟槽，使后续外延成长在该非晶化层或沟槽上的外延层具有多晶结构，可吸收由于外延层和基底晶格系数或热膨胀系数失配造成的应力，也可避免裂痕或晶格错位延伸扩散，提高制作工艺稳定度和良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构，其特征在于，包括:
基底，包括元件区、周边区围绕着该元件区以及过渡区位于该周边区及该元件区之间；以及
外延层，位于该元件区、该周边区及该过渡区上，其中该外延层位于该过渡区上的第一部分包括多晶结构。
2.如权利要求1所述的半导体结构，其中该基底的该过渡区内包括非晶层，该非晶层位于该外延层的该第一部分的正下方。
3.如权利要求2所述的半导体结构，其中该非晶层包括非晶化剂，该非晶化剂包括氩(Ar)、氪(Kr)、氖(Ne)、氮(N)、砷(As)、磷(P)、硼(B)及锗(Ge)的其中至少一者。
4.如权利要求2所述的半导体结构，其中该非晶层连续围绕该元件区。
5.如权利要求2所述的半导体结构，其中该过渡区内包括多个不连续的该非晶层围绕着该元件区排列。
6.如权利要求1所述的半导体结构，其中该过渡区内包括沟槽，且该外延层的该第一部分填满该沟槽。
7.如权利要求6所述的半导体结构，其中该沟槽连续围绕该元件区。
8.如权利要求6所述的半导体结构，其中该过渡区内包括多个不连续的该沟槽围绕着该元件区排列。
9.如权利要求1所述的半导体结构，其中该基底包括单晶硅，该外延层包括三五族半导体材料。
10.如权利要求9所述的半导体结构，其中该外延层至少包括氮化镓(GaN)层以及至少一氮化铝镓(AlGaN)层。
11.如权利要求1所述的半导体结构，其中该外延层位于该元件区上的第二部分以及位于该周边区上的第三部分分别包括单晶结构。
12.如权利要求11所述的半导体结构，另包括多个半导体元件形成在该外延层的该第二部分中。
13.如权利要求1所述的半导体结构，其中该基底为晶片，该过渡区距离该晶片的边缘的距离介于该晶片的半径的7％至10％之间。
14.一种半导体结构，其特征在于，包括:
基底，包括多个芯片区、多个过渡区分别围绕该多个芯片区，以及切割道区位于该多个过渡区之间；以及
外延层，位于该多个芯片区、该多个过渡区及该切割道区上，其中该晶层位于该多个过渡区上的多个第五部分分别包括多晶结构。
15.如权利要求14所述的半导体结构，其中各该过渡区分别包括非晶层，该非晶层位于该外延层的该第五部分的正下方。
16.如权利要求15所述的半导体结构，其中该非晶层包括至少一非晶化剂，该非晶化剂包括氩(Ar)、氪(Kr)、氖(Ne)、氮(N)、砷(As)、磷(P)、硼(B)及锗(Ge)的其中至少一者。
17.如权利要求14所述的半导体结构，其中该过渡区分别包括沟槽，且该外延层的该第五部分填满该沟槽。
18.如权利要求14所述的半导体结构，其中该基底包括单晶硅，该外延层包括三五族半导体材料。
19.如权利要求14所述的半导体结构，其中该外延层位于该多个芯片区上的多个第六部分以及位于该切割道区上的第七部分分别包括单晶结构。
20.如权利要求14所述的半导体结构，其中该多个芯片区分别包括电路区以及护卫环区围绕着该电路区，其中该多个过渡区介于该多个芯片区的该护卫环区以及该切割道区之间。
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