CN1126257C

CN1126257C - 西格玛－德尔他调制电路

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Publication number: CN1126257C
Application number: CN98115595A
Authority: CN
Inventors: 高向英治
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-07-02
Filing date: 1998-07-02
Publication date: 2003-10-29
Anticipated expiration: 2018-07-02
Also published as: EP0889599A3; KR100514332B1; MY115755A; US6057794A; CN1211109A; KR19990013519A; EP0889599A2; JPH1127151A

Abstract

一种西格玛-德尔他调制器包括：接收输入信号的计算装置；累加装置；比较装置，用于将来自累加装置的累加信号与预定值进行比较，并输出调制信号，该信号是有限的，多个值中的任何值是根据输入信号的电平确定的；将调制信号延迟预定的时间的延迟装置；以及转换装置，用于将来自延迟装置的延迟信号转换成转换信号，其中转换信号是根据任意设定的参数转换的，计算装置以预定方式计算输入信号和转换信号，并将计算信号输出至累加装置。

Description

西格玛—德尔他调制电路

本发明涉及用于模/数转换器和数/模转换器的西格玛—德尔他(∑Δ)调制电路。

用于音频信号处理技术领域的模/数转换器、数/模转换器和信号传输装置采用例如西格玛—德尔他调制电路。

图7是一般的西格玛—德尔他调制电路的结构。

如图7所示，西格玛—德尔他调制电路包括减法器10、累加器11、二进制比较器12、延迟电路13和常系数乘法器14。西格玛—德尔他调制电路的整体功能是作为数/模转换器，将数字输入信号S_IN变为输出信号S_OUT。

减法器10、累加器11和二进制比较器12是数字型算术和逻辑单元。

减法器10从输入信号S_IN中减去调制信号S14，得到信号S10，并将它输出至累加器11。

累加器11在每个取样周期把从减法器10得到的信号S10累加，并将它输出至二进制比较器12。

二进制比较器12把累加信号S11与预定的基准值进行比较。当累加信号S11大于基准值时，输出“+1”作为输出信号S_OUT，否则输出“-1”作为输出信号S_OUT。

延迟电路13输出将输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S13，该信号是“+1”或“-1”，并将它输出至常系数乘法器14。

常系数乘法器14将来自延迟电路13的延迟信号S13乘以常数Δ。结果，当延迟信号S13是“+1”时，输出“+Δ”作为调制信号S14，当延迟信号S13是“-1”时，输出“-Δ”。

根据图7所示的西格玛—德尔他调制电路，采用“+1”或“-1”码，输出信号S_OUT被表示为数字输入信号S_IN的近似值。该信号可看作是将量化误差加到数字输入信号S_IN上产生的模拟信号，量化误差在低频范围小，在高频范围大。因此，通过将输出信号S_OUT经过一个模拟低通滤波器，该电路在整体上的功能便是一个数/模调制电路。

图7示出的是一阶西格玛—德尔他调制电路，然而，其基本工作原理与与二阶或更高阶的西格玛—德尔他调制电路是相同的，只是图7中的减法器10和累加器11被具有高阶线性传递函数的电路所代替。

例如在通信装置中，当采用图7所示的西格玛—德尔他调制电路时，在某些情况下需要控制西格玛—德尔他调制电路中得到的输出信号的幅度，以便调整调制信号的幅度。

西格玛—德尔他调制电路本身不包括增益调整电路。增益调整电路(未示出)是在调制电路以外提供的。

然而，上述结构的缺点是电路变得复杂，体积庞大。特别是在用于通信装置的调制部分的西格玛—德尔他调制电路中，可变幅度范围常常变得很窄。因此，尽管不需要大的动态范围，但是要求精确地调整幅度并简化电路结构。

类似地，当西格玛—德尔他调制电路用作通信装置中的模/数调制电路时，幅度范围常常比较窄。因此，尽管不需要大的动态范围，但是要求精确地调整幅度并简化电路结构。

本发明的一个目的是提供一种具有幅度调整功能的西格玛—德尔他调制电路，该电路体积小，结构简单。

根据本发明，提供了一种西格玛—德尔他调制器包括：一个接收输入信号的计算装置；一个累加装置，用于累加来自计算装置的信号；一个比较装置，用于将来自累加装置的累加信号与预定值进行比较，并输出调制信号，该信号是有限的，多个值中的任何一个值是根据输入信号的电平确定的；一个延迟装置，用于将调制信号延迟一个预定的时间；以及一个转换装置，用于将来自延迟装置的延迟信号转换成转换信号，其中转换信号是根据任意设定的一个参数转换的，计算装置以预定方式计算输入信号和转换信号，并将计算信号输出至累加装置。

计算装置从输入信号中减去转换信号。

计算装置包括：第一减法装置，用于从输入信号中减去转换信号，并输出第一减法信号；第一累加装置，用于累加第一减法信号，并输出第一累加信号；以及第二减法装置，用于从第一累加信号中减去转换信号。

计算装置包括多个串联的电路装置，每个电路装置包括：一个电平调整装置，用于根据一个预定的常数调整转换信号；第一减法装置，用于从输入信号中减去经调整的转换信号；一个累加装置，用于累加减法信号，并将累加结果作为累加信号输出；并且其中西格玛—德尔他调制器还包括第二减法装置，用于从来自多个串联电路装置的最后一级的输出信号中减去电平调整转换信号。

转换装置包括一个乘法装置，用于将延迟信号与由提供给转换装置的参数确定的常数相乘，并输出乘法信号。

转换装置包括一个逻辑处理装置，用于采用第一逻辑处理方法处理延迟信号，采用第二逻辑处理方法处理参数，和输出作为第一和第二处理方法的结果的输出数据。

逻辑处理装置包括一个存储装置，用于以表的方式存储数据，其中输出数据是以延迟信号和参数的表锁定方式确定的。

转换装置包括一个可变电压提供装置，用于根据参数控制所处延迟信号和根据参数提供具有可变电平的转换信号。

输入信号是数字信号，其中累加装置包括一个数字累加器，用于在预定的时间间隔累加计算信号。

输入信号是模拟信号，其中累加装置包括一个模拟积分器，用于对计算信号积分。

计算装置、累加装置、比较装置、延迟装置和转换装置是按照一个预定的取样周期操作的。

调制器还包括一个取样装置，用于对输入信号进行取样，并向计算装置输出取样结果。

延迟时间是由取样周期确定的。

根据本发明，可以根据西格玛—德尔他调制电路中的预定参数控制调制信号的延迟信号的电平。例如，可以通过将设定的预定值与上述参数相乘来控制上述延迟信号的幅度。计算来自外部的输入信号和上述调整电平的延迟信号的差。其结果由例如累加装置或积分装置累加。比较方法用来将累加信号与一个预定基准值进行比较，并根据计算结果输出预定电平的调制信号，例如取多个有界值中的

一个值的信号。

如上所述，根据本发明的西格玛—德尔他调制电路，可以调整调制信号的幅度，体积更小，电路结构更简单。

通过以下结合附图对最佳实施例所作的描述，本发明的上述和其它目的、特征可以看得很清楚。

图1是根据本发明的第一实施例的西格玛—德尔他调制电路的电路图；

图2是根据本发明的第二实施例的西格玛—德尔他调制电路的电路图；

图3是根据本发明的第三实施例的西格玛—德尔他调制电路的电路图；

图4是根据本发明的第四实施例的西格玛—德尔他调制电路的电路图；

图5是根据本发明的第五实施例的西格玛—德尔他调制电路的电路图；

图6是根据本发明的第六实施例的西格玛—德尔他调制电路的电路图；以及

图7是现有技术的西格玛—德尔他调制电路的电路图。

第一实施例：

图1是根据本发明的第一实施例的西格玛—德尔他调制电路的电路图。

如图所示，本实施例的西格玛—德尔他调制电路包括减法器20、累加器21、二进制比较器22、延迟电路23和只读存储器(ROM)24。这个西格玛—德尔他调制电路的整体功能是作为数/模转换器。

减法器20、累加器21和二进制比较器22是数字型算术和逻辑单元。所述减法器20也可以是一种计算装置，该计算装置接收输入信号、并且具有数字计算和算术功能。

减法器20从输入信号S_IN中减去转换信号S24，得到信号S20，并将它输出至累加器21。

包括加法器21-1的累加器21在每个取样周期把从减法器20得到的信号S20累加，并将它输出至二进制比较器22。加法器21-1将来自减法器20的信号S20与来自延迟电路21-2的延迟信号相加，并将得到的信号作为累加信号S21输出至二进制比较器22。延迟电路21-2产生将输入信号例如延迟一个取样周期的延迟信号，并将其输出至加法器21-1。

二进制比较器22把累加信号S21与预定的基准值进行比较。当累加信号S21大于基准值时，输出“+1”作为输出信号，否则输出“-1”作为输出信号。来自二进制比较器22的比较信号作为西格玛—德尔他调制电路的输出信号S_OUT输出，并输入至延迟电路23。

延迟电路23产生将输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S23，该信号是“+1”或“-1”，并将它输出至ROM 24。

ROM 24根据两个值，即来自延迟电路23的延迟信号S23和由幅度控制信号S_PA设定的幅度参数，选择预先写入表中的一个值，并输出具有对应于被选值的一个电平的转换信号S24。

此处由幅度幅度控制信号S_PA设定的幅度参数例如取两个值，即“0”和“1”。在这种情况下，延迟电路23和幅度参数具有四种可能的组合。在本实施例中，根据这四种组合示于表1的值被分别写入ROM 24中。

表1

延迟信号S23	幅度参数	输出信号S24
延迟信号S23	幅度参数	输出信号S24	-1	0	-Δ1
+1	0	+Δ1	-1	0	-Δ1
+1	0	+Δ1	-1	1	-Δ2
+1	1	+Δ2	-1	1	-Δ2

假设在表1中，Δ1和Δ2是常数，并且Δ1＝k×Δ2(k＝常数)。

下面描述图1所示的西格玛—德尔他调制电路的工作过程。

在该西格玛—德尔他调制电路中，来自ROM 24的输入信号S_IN和转换信号S24都输入至减法器20。

应注意的是，来自ROM 24的转换信号S24的符号是根据来自延迟电路23的延迟信号确定的。其幅度是根据由幅度控制信号S_PA设定的幅度参数控制的。

减法器20从输入信号S_IN中减去调制信号S24，得到信号S20。然后在累加器21中对该信号进行累加，并作为累加信号S21输出至二进制比较器22。

二进制比较器22把累加信号S21与预定的基准值进行比较。当累加信号S21大于基准值时，输出“+1”作为输出信号，否则输出“-1”作为输出信号。输出信号还输出至延迟电路23。

延迟电路23产生将输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S23，并将它输出至ROM 24。

ROM 24根据输入的延迟信号S23和由幅度控制信号S_PA设定的幅度参数，并根据存储在上述表中的常数，产生具有预定电平的转换信号S24，并将转换信号S24输出至减法器20。

输入转换信号S24和输出累加信号S21的电路称为噪声整形电路。本实施例中的整形电路包括具有由减法器20和累加器21实现的一阶传递函数(一阶延迟特性)的电路。

在该西格玛—德尔他调制电路中，认为减法器20、累加器21和延迟电路23是线性的。这就是说，当输入信号乘以一个常数时，输出信号也乘以该常数。例如如表1所示，比较幅度参数是“0”和“1”的情况，在后一种情况下具有1/k的值的转换信号S24被输入至减法器20。注意一系列信号S20、S21、S22、S23和S24组成的回路，当二进制比较器22的基准值设为“0”时，与比较信号S24变为1/k的情况等同，当与输出信号S_OUT给出“0”作为幅度控制信号S_PA时的情况等同时，输入信号S_IN乘以k。这就是说，由从“0”到“1”的幅度控制信号S_PA设定的幅度参数的变化使得输出信号S_OUT的幅度乘以k。

如上所述，根据本实施例，ROM 24根据来自延迟电路23的延迟信号S23和由幅度控制信号S_PA设定的幅度参数控制转换信号S24的幅度。减法器20对信号S24和输入信号S_IN作减法运算，并将减得的结果S20输出至累加器21，累加器21产生累加信号S21，并输入至二进制比较器22。二进制比较器22比较累加的结果S21和一个预定值，并根据比较的结果输出西格玛—德尔他调制电路的输出信号S_OUT。此外，输出信号S_OUT还输出至延迟电路23，延迟电路23产生将输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S23，并将它输出至ROM 24。结果，根据所需幅度，对ROM 24设定由幅度控制信号S_PA设定的参数k，就能等同地将西格玛—德尔他调制电路的输出信号S_OUT的幅度设为乘以K。因此，能够实现对幅度的控制，并且电路的体积小，结构简单。

应注意的是，在以上描述中，幅度参数具有两个值，例如“0”和“1”，它是在ROM 24中根据幅度控制信号S_PA设定的，然而，本实施例不限于此。利用幅度控制信号S_PA可以设定两个或两个以上的参数。例如，通过幅度控制信号S_PA设定多个参数，和根据作为所需幅度的反比的每个参数设定转换信号S24，可以控制来自ROM 24的转换信号S24成为由幅度控制信号S_PA设定的多个幅度。

第二实施例

图2是根据本发明的第二实施例的西格玛—德尔他调制电路的电路图。

如图所示，本实施例的西格玛—德尔他调制电路包括减法器30、积分器31、二进制比较器32、延迟电路33和可变电压频率发生器34。这个西格玛—德尔他调制电路的整体功能是作为模/数转换器。

减法器30、积分器31和二进制比较器32是数字型算术和逻辑单元。

减法器30从输入信号S_IN中减去转换信号S34，得到信号S30，并将它输出至积分器31。

积分器31将来自减法器30的信号S30积分，并将积分信号S31输出至二进制比较器32。

二进制比较器32把累加信号S31与预定的基准值进行比较。当累加信号S31大于基准值时，输出“+1”作为输出信号，否则输出“-1”作为输出信号。来自二进制比较器32的比较信号作为西格玛—德尔他调制电路的输出信号S_OUT输出，并输入至延迟电路33。

延迟电路33产生将输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S33，并将其输出至可变电压频率发生器34。

可变电压频率发生器34根据来自延迟电路33的延迟信号S33的值，选择绝对值相等的正电压或负电压，并根据由幅度控制信号S_PA设定的幅度参数的值改变电压的绝对值(幅度)。确定的电压作为转换信号S34输出。

在第二实施例的西格玛—德尔他调制电路中，例如当来自延迟电路33的延迟信号S33是正的，并且由幅度控制信号S_PA设定的参数的值等于k时，电压为Δk的转换信号S34被输出至减法器30。然后，减法器30从输入信号S_IN中减去转换信号S34。信号S30输出至积分器31。在积分器31中对信号S30进行积分，并且积分信号S31与二进制比较器32中的预定基准值进行比较。结果，其符号是根据来自二进制比较器32的积分信号S31确定的数字输出信号S_OUT被输出。

另一方面，当来自延迟电路33的延迟信号S33是负的，并且由幅度控制信号S_PA设定的参数的值等于k时，电压为-Δk的转换信号S34被输出至减法器30。然后，减法器30从输入信号S_IN中减去转换信号S34。信号S30输出至积分器31。在积分器31中对信号S30进行积分，并且积分信号S31与二进制比较器32中的预定基准值进行比较。

根据第二实施例的西格玛—德尔他调制电路，以与第一实施例的西格玛—德尔他调制电路相同的方式，通过改变由外部幅度控制信号S_PA设定的幅度参数的值，例如，通过把从可变电压频率发生器34输出的转换信号S34的幅度的绝对值设为1/k，从西格玛—德尔他调制电路输出的调制信号的幅度，即来自二进制比较器32的输出信号S_OUT的幅度，被乘以k输出。

第三实施例

图3是根据本发明的第三实施例的西格玛—德尔他调制电路的电路图。

如图所示，本实施例的西格玛—德尔他调制电路包括减法器40a和40b、累加器41a和41b、二进制比较器42、延迟电路43和ROM 44。这个西格玛—德尔他调制电路的整体功能是作为数/模转换器。

减法器40a和40b、累加器41a和41b以及二进制比较器42是数字型算术和逻辑单元。

本实施例中的噪声整形电路包括具有由减法器40a和40b以及累加器41a和41b实现的第二传递函数特性的电路。

累加器41a和41b具有与第一实施例的累加器相同的结构。每个累加器包括一个加法器和一个延迟电路。每个累加器在预定的时间间隔，例如一个取样周期，对输入信号进行累加。

如图3所示，减法器40a计算输入信号S_IN和来自ROM 44的转换信号S44之间的差信号S40a，并将结果输出至累加器41a。累加器41a在每个取样周期对差信号S40a进行累加，并输出第一累加信号S41a。

减法器40b计算第一累加信号S41a和来自ROM 44的转换信号S44之间的差信号S40b，并将结果输出至第二累加器41b。累加器41b在每个取样周期对差信号S40b进行累加，并输出第二累加信号S41b。

二进制比较器42把第二累加信号S41b与预定的基准值进行比较。当第二累加信号S41b大于基准值时，输出“+1”作为输出信号S_OUT，当第二累加信号S41b小于基准值时，输出“-1”作为西格玛—德尔他调制电路的输出信号S_OUT。该输出信号还输入至延迟电路43。

延迟电路43产生将西格玛—德尔他调制电路的输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S43，并将它输出至ROM 44。

本实施例的ROM 44与第一实施例的ROM 24具有类似的结构。它根据来自延迟电路43的延迟信号S43和由幅度控制信号S_PA设定的幅度参数的值，产生具有预定电平的转换信号S44，并将该转换信号输出。

在本实施例中，噪声整形电路具有第二传递函数特性，对来自外部的输入信号S_IN和来自ROM 44的转换信号S44进行算术处理，并将结果作为第二累加信号S41b输出。

二进制比较器42把第二累加信号S41b与预定的基准值进行比较。根据比较结果输出“+1”或“-1”的输出信号S_OUT。此外，输出信号S_OUT还输入至延迟电路43，产生例如延迟一个取样周期的延迟信号S43。延迟信号S43被输入至ROM 44。

ROM 44根据由幅度控制信号S_PA设定的幅度参数和延迟信号S43输出电平被调整的转换信号S44。

因此，根据所需幅度，对ROM 44设定由幅度控制信号S_PA设定的参数k，就能等同地将西格玛—德尔他调制电路的输出信号S_OUT的幅度设为乘以k。因此，能够实现对幅度的控制，并且电路的体积小，结构简单。

第四实施例

图4是根据本发明的第四实施例的西格玛—德尔他调制电路的电路图。

如图4所示，本实施例的西格玛—德尔他调制电路包括减法器50a和50b、积分器51a和51b、二进制比较器52、延迟电路53和可变电压频率发生器54。这个西格玛—德尔他调制电路的整体功能是作为模/数转换器。

减法器50a和50b、积分器51a和51b和二进制比较器52是数字型算术和逻辑单元。

本实施例中的噪声整形电路包括具有由减法器50a和50b以及积分器51a和51b实现的第二传递函数特性的电路。

积分器51a和51b将输入信号积分，并将结果作为积分信号输出。

如图4所示，减法器50a计算输入信号S_IN和来自可变电压频率发生器54的转换信号S54之间的差信号S50a，并将结果输出至积分器51a。积分器51a对差信号S50a进行积分，并输出第一积分信号S51a。

减法器50b计算积分信号S51a和来自可变电压频率发生器54的转换信号S54之间的差信号S50b，并将结果输出至积分器51b。积分器51b对差信号S50b进行累加，并输出第二积分信号S51b。

二进制比较器52把积分信号S51b与预定的基准值进行比较。当积分信号S51b大于基准值时，输出“+1”作为输出信号S_OUT，当积分信号S51b小于基准值时，输出“-1”作为输出信号S_OUT。该输出信号作为西格玛—德尔他调制电路的输出信号S_OUT。

该输出信号还输入至延迟电路53。

延迟电路53产生将西格玛—德尔他调制电路的输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S53，并将它输出至可变电压频率发生器54。

第四实施例的可变电压频率发生器54与图2中第二实施例的可变电压频率发生器34具有相同的结构和功能。它根据来自延迟电路53的延迟信号S53和由幅度控制信号S_PA设定的幅度参数的值输出具有预定电平的转换信号S54。

在第四实施例中，噪声整形电路具有第二传递函数特性，对来自外部的输入信号S_IN和来自可变电压频率发生器54的转换信号S54进行算术处理，并将结果作为积分信号S51b输出。

二进制比较器52把积分信号S51b与预定的基准值进行比较。根据比较结果输出“+1”或“-1”的输出信号S_OUT。此外，输出信号S_OUT还输入至延迟电路53，产生例如延迟一个取样周期的延迟信号S53。延迟信号S53被输入至可变电压频率发生器54。

可变电压频率发生器54根据由幅度控制信号S_PA设定的幅度参数和延迟信号S53输出电平被调整的转换信号S54。

因此，根据所需幅度对可变电压频率发生器54设定参数k，幅度控制信号S_PA就能等同地将西格玛—德尔他调制电路的输出信号S_OUT的幅度设为乘以k。因此，能够实现对幅度的控制，并且电路的体积小，结构简单。

第五实施例

图5是根据本发明的第五实施例的西格玛—德尔他调制电路的电路图。

如图5所示，本实施例的西格玛—德尔他调制电路包括减法器60a、60b和60c、累加器61a、61b和61c、乘法器67a、67b和67c、二进制比较器62、延迟电路63和ROM 64。这个西格玛—德尔他调制电路的整体功能是作为数/模转换器。

减法器60a、60b和60c、累加器61a、61b和61c、乘法器67a、67b和67c以及二进制比较器62是数字型算术和逻辑单元。

第五实施例中的噪声整形电路包括具有由减法器60a、60b和60c、累加器61a、61b和61c以及乘法器67a、67b和67c实现的第三传递函数特性的电路。

累加器61a、61b和61c具有与第一实施例的累加器21相同的结构。每个累加器包括一个加法器和一个延迟电路。累加器61a、61b和61c在预定的时间间隔，例如一个取样周期，对输入信号进行累加。

乘法器67a、67b和67c将来自ROM 64的转换信号S64与从外部输入的电平调整信号Sa、Sb和Sc设定的参数相乘，产生乘得的结果S67a、S67b和S67c，它们分别输出至减法器60a、60b和60c。

如图5所示，减法器60a计算输入信号S_IN和来自乘法器67a的乘得的信号S67a之间的差信号S60a，并将结果输出至累加器61a。累加器61a在每个取样周期对差信号S60a进行累加，并输出累加信号S61a。

减法器60b计算累加信号S61a和来自乘法器67b的乘得的信号S67b之间的差信号S60b，并将结果输出至累加器61b。累加器61b在每个取样周期对差信号S60b进行累加，并输出累加信号S61b。

减法器60c计算累加信号S61c和来自乘法器67c的乘得的信号S67c之间的差信号S60c，并将结果输出至累加器61c。累加器61c在每个取样周期对差信号S60c进行累加，并输出累加信号S61c。

二进制比较器62把累加信号S61c与预定的基准值进行比较。当累加信号S61c大于基准值时，输出“+1”作为输出信号S_OUT，当累加信号S61c小于基准值时，输出“-1”作为西格玛—德尔他调制电路的输出信号S_OUT。该输出信号还输入至延迟电路63。

延迟电路63产生将西格玛—德尔他调制电路的输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S63，并将它输出至ROM 64。

第五实施例的ROM 64与第一实施例的ROM 24具有相同的结构和功能。它根据来自延迟电路63的延迟信号S63和由幅度控制信号S_PA设定的幅度参数的值，产生具有预定电平的转换信号S64，并将该转换信号输出。

在第五实施例中，噪声整形电路具有第三传递函数特性，对来自外部的输入信号S_IN和来自ROM 64的转换信号S64进行算术处理，并将结果作为累加信号S61c输出。

二进制比较器62把累加信号S61c与预定的基准值进行比较。根据比较结果输出“+1”或“-1”的输出信号S_OUT。此外，输出信号S_OUT还输入至延迟电路63，产生例如延迟一个取样周期的延迟信号S63。延迟信号S63被输入至ROM 64。

ROM 64根据由幅度控制信号S_PA设定的幅度参数和延迟信号S63输出电平被调整的转换信号S64。

因此，根据所需幅度，对ROM 64设定由幅度控制信号S_PA设定的参数k，就能等同地将西格玛—德尔他调制电路的输出信号S_OUT的幅度设为乘以k。因此，能够实现对幅度的控制，并且电路的体积小，结构简单。

第六实施例

图6是根据本发明的第六实施例的西格玛—德尔他调制电路的电路图。

如图6所示，本实施例的西格玛—德尔他调制电路包括减法器70a、70b和70c、积分器71a、71b和71c、乘法器67a、67b和67c、二进制比较器72、延迟电路73和可变电压频率发生器74。这个西格玛—德尔他调制电路的整体功能是作为模/数转换器。

减法器70a、70b和70c、积分器71a、71b和71c、乘法器67a、67b和67c以及二进制比较器72是数字型算术和逻辑单元。

本实施例中的噪声整形电路包括具有由减法器70a、70b和70c、积分器71a、71b和71c、以及乘法器67a、67b和67c实现的第二传递函数特性的电路。

积分器71a、71b和71c将输入信号积分，并将结果作为积分信号输出。

乘法器67a、67b和67c将来自可变电压频率发生器74的转换信号S74与从外部输入的电平调整信号Sa、Sb和Sc设定的参数相乘，产生乘得的结果S67a、S67b和S67c，它们分别输出至减法器70a、70b和70c。

如图6所示，减法器70a计算输入信号S_IN和来自乘法器67a的乘得的信号S67a之间的差信号S70a，并将结果输出至积分器71a。积分器71a对差信号S70a进行积分，并输出积分信号S71a。

减法器70b计算输入信号S_IN和来自乘法器67b的乘得的信号S67b之间的差信号S70b，并将结果输出至积分器71b。积分器71b对差信号S70b进行积分，并输出积分信号S71b。

减法器70c计算输入信号S_IN和来自乘法器67c的乘得的信号S67c之间的差信号S70c，并将结果输出至积分器71c。积分器71c对差信号S70c进行积分，并输出积分信号S71c。

二进制比较器72把积分信号S71c与预定的基准值进行比较。当积分信号S71c大于基准值时，输出“+1”作为输出信号S_OUT，当积分信号S71c小于基准值时，输出“-1”作为输出信号S_OUT。该输出信号作为西格玛—德尔他调制电路的输出信号S_OUT。

该输出信号还输入至延迟电路73。

延迟电路73产生将西格玛—德尔他调制电路的输出信号S_OUT经过延迟一个取样周期后得到的延迟信号S73，并将它输出至可变电压频率发生器74。

第六实施例的可变电压频率发生器74与图2中第二实施例的可变电压频率发生器34具有相同的结构和功能。它根据来自延迟电路73的延迟信号S73和由幅度控制信号S_PA设定的幅度参数的值输出具有预定电平的转换信号S74。

在本实施例中，噪声整形电路具有第三传递函数特性，对来自外部的输入信号S_IN和来自可变电压频率发生器74的转换信号S74进行算术处理，并将结果作为积分信号S71c输出。

二进制比较器72把积分信号S71c与预定的基准值进行比较。根据比较结果输出“+1”或“-1”的输出信号S_OUT。此外，输出信号S_OUT还输入至延迟电路73，产生例如延迟一个取样周期的延迟信号S73。延迟信号S73被输入至可变电压频率发生器74。

可变电压频率发生器74根据由幅度控制信号S_PA设定的幅度参数和延迟信号S73输出电平被调整的转换信号S74。

因此，根据所需幅度对可变电压频率发生器74设定参数k，幅度控制信号S_PA就能等同地将西格玛—德尔他调制电路的输出信号S_OUT的幅度设为乘以k。因此，能够实现对幅度的控制，并且电路的体积小，结构简单。

应注意的是，虽然以上结合第一、第二和第三噪声整形电路和二进制比较器描述了本发明的实施例，但是本发明不限于此，本发明可以采用更高级的噪声整形电路和N-ary比较器(N是大于等于2的整数)。

如上所述，本发明的优点是西格玛—德尔他调制电路具有调整幅度的功能，并且电路的体积小，结构简单。

Claims

1.一种西格玛—德尔他调制器包括：

一个接收输入信号的计算装置；

一个累加装置，用于累加来自所述计算装置的信号；

一个比较装置，用于将来自所述累加装置的累加信号与预定值进行比较，并输出调制信号，该信号是有限的，多个值中的任何一个值是根据所述输入信号的电平确定的；

一个延迟装置，用于将所述调制信号延迟一个预定的时间；以及

一个转换装置，用于将来自所述延迟装置的延迟信号转换成转换信号，其中所述转换信号是根据任意设定的一个参数转换的，

所述计算装置以预定方式计算所述输入信号和所述转换信号，并将计算信号输出至所述累加装置。

2.根据权利要求1的西格玛—德尔他调制器，其特征在于所述计算装置从所述输入信号中减去所述转换信号。

3.根据权利要求1的西格玛—德尔他调制器，其特征在于所述计算装置包括：

第一减法装置，用于从所述输入信号中减去所述转换信号，并输出第一减法信号；

第一累加装置，用于累加所述第一减法信号，并输出第一累加信号；以及

第二减法装置，用于从所述第一累加信号中减去所述转换信号。

4.根据权利要求1的西格玛—德尔他调制器，其特征在于所述计算装置包括多个串联的电路装置，每个电路装置包括：

一个电平调整装置，用于根据一个预定的常数调整所述转换信号；

第一减法装置，用于从所述输入信号中减去所述经调整的转换信号；

一个累加装置，用于累加所述减法信号，并将累加结果作为累加信号输出；并且

其中所述西格玛—德尔他调制器还包括第二减法装置，用于从来自所述多个串联电路装置的最后一级的输出信号中减去所述电平调整转换信号。

5.根据权利要求1的西格玛—德尔他调制器，其特征在于所述转换装置包括一个乘法装置，用于将所述延迟信号与由提供给所述转换装置的所述参数确定的常数相乘，并输出乘法信号。

6.根据权利要求1的西格玛—德尔他调制器，其特征在于所述转换装置包括一个逻辑处理装置，用于采用第一逻辑处理方法处理所述延迟信号，采用第二逻辑处理方法处理所述参数，和输出作为所述第一和第二处理方法的结果的输出数据。

7.根据权利要求6的西格玛—德尔他调制器，其特征在于所述逻辑处理装置包括一个存储装置，用于以表的方式存储数据，其中所述输出数据是以所述延迟信号和所述参数的表锁定方式确定的。

8.根据权利要求1的西格玛—德尔他调制器，其特征在于所述转换装置包括一个可变电压提供装置，用于根据所述参数控制所处延迟信号和根据所述参数提供具有可变电平的所述转换信号。

9.根据权利要求1的西格玛—德尔他调制器，其特征在于所述输入信号是数字信号，其中所述累加装置包括一个数字累加器，用于在预定的时间间隔累加所述计算信号。

10.根据权利要求1的西格玛—德尔他调制器，其特征在于所述输入信号是模拟信号，其中所述累加装置包括一个模拟积分器，用于对所述计算信号积分。

11.根据权利要求1的西格玛—德尔他调制器，其特征在于所述计算装置、所述累加装置、所述比较装置、所述延迟装置和所述转换装置是按照一个预定的取样周期操作的。

12.根据权利要求11的西格玛—德尔他调制器，其特征在于所述调制器还包括一个取样装置，用于对所述输入信号进行取样，并向所述计算装置输出取样结果。

13.根据权利要求12的西格玛—德尔他调制器，其特征在于所述延迟时间是由所述取样周期确定的。

14.根据权利要求12的西格玛—德尔他调制器，其特征在于所述累加装置包括一个加法装置和一个延迟装置，所述加法装置将来自所述计算装置的所述计算信号和来自所述延迟装置的延迟信号相加，所述延迟装置将所述加法装置加得的信号延迟一个预定的取样时间，并将结果输出至所述加法装置。