CN112420652B - 具有加强层及弯翘平衡件的互连基板及其半导体组体 - Google Patents

具有加强层及弯翘平衡件的互连基板及其半导体组体 Download PDF

Info

Publication number
CN112420652B
CN112420652B CN201910892697.0A CN201910892697A CN112420652B CN 112420652 B CN112420652 B CN 112420652B CN 201910892697 A CN201910892697 A CN 201910892697A CN 112420652 B CN112420652 B CN 112420652B
Authority
CN
China
Prior art keywords
layer
stiffener
interconnect substrate
contact pad
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910892697.0A
Other languages
English (en)
Other versions
CN112420652A (zh
Inventor
林文强
王家忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bridge Semiconductor Corp
Original Assignee
Bridge Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bridge Semiconductor Corp filed Critical Bridge Semiconductor Corp
Publication of CN112420652A publication Critical patent/CN112420652A/zh
Application granted granted Critical
Publication of CN112420652B publication Critical patent/CN112420652B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开了一种互连基板以及一种半导体组体，其中，互连基板主要包括一加强层、一核心层、一弯翘平衡件及一路由电路。该加强层的弹性模数高于100GPa并被核心层侧向环绕。该弯翘平衡件设置于核心层顶面上方，并侧向环绕对准于加强层的凹穴。该路由电路设置于加强层与核心层底面下方，并电性连接至加强层。藉由加强层的高模数，即可抵消不均匀厚度所引起的局部热‑机械应力。此外，调整加强层厚度比上凹穴尺寸的比值可维持凹穴区域的刚度，并调节整体平整度。

Description

具有加强层及弯翘平衡件的互连基板及其半导体组体
技术领域
本发明是关于一种互连基板，尤指一种加强层及弯翘平衡件合并于其中的互连基板及其半导体组体。
背景技术
电子装置(如多媒体装置)的市场趋势是倾向于更迅速且更薄型化的设计需求。其中一种方法是通过凹穴基板使半导体芯片相互堆叠其顶部，使得组装后的装置可呈小型且薄型化。Kita等人的美国专利案号8,446,736及Sahara等人的美国专利案号8,400,776公开一种电路板，其中板的顶部被移除，以于板中形成凹穴。利用该平台，一半导体芯片可置于凹穴中，而另一半导体芯片则可置于其上，以形成堆叠结构。此垂直堆叠结构可节省空间、尺寸最小化，进而达到行动装置薄化且小型化的目的。
然而，传统树脂类凹穴基板(如图1A及1B所示，通常由多个树脂层11与多个电路层13组成)在制造过程中重复加热和冷却期间易于弯翘。此主要是由于凹穴基板的厚度不均匀，且下部的热膨胀与顶部的热膨胀不匹配。例如，在如260℃的高温下，下部的树脂材料倾向于膨胀程度较大，因而使得板向上弯曲，如图1A所示。当降至室温时，下部的树脂材料倾向于比顶部收缩得更多，因而使板向下弯曲，如图1B所示。此外，凹穴的尺寸亦可影响弯曲的程度。例如，一般原则是凹穴越宽，不匹配越大，弯翘情况越糟。虽然通过在基板外围边缘周围增置加强层的现有方法可部分改善整体刚性问题，但仍未能根本解决局部弯翘问题(特别是元件连接区域中)。
有鉴于基板的各种发展阶段及限制，目前亟需开发一种新基板，以达成高封装密度及薄型要求，同时确保于组装及操作过程中不易发生弯翘情况。
发明内容
本发明的一目的在于提供一种互连基板，其连接元件的凹穴区域的下方具有高模数(higher-modulus)加强层，使得不均匀厚度所引起的局部热-机械应力可被抵消。此外，通过调整加强层厚度比上凹穴特定尺寸的比值，可维持中央区域的刚性，并调节整体的平整度。
依据上述及其他目的，本发明提供一种互连基板，其包括：一加强层，其具有顶部接触垫于其顶面以及底部接触垫于其底面，多个顶部接触垫电性连接至多个底部接触垫；一核心层，其侧向环绕该加强层的外围侧壁；一路由电路，其设置于该加强层的该底面下方，并侧向延伸至该核心层的底面上，且电性耦接至该加强层的多个底部接触垫；以及一弯翘平衡件(warp balancer)，其设置于该核心层的顶面上方，并具有内部侧壁侧向环绕一凹穴，该加强层的多个顶部接触垫对准该凹穴，且该弯翘平衡件的一部分重叠于该加强层的该顶面上方，其中该加强层的弹性模数(elastic modulus)高于该核心层与该路由电路的弹性模数，且该加强层厚度与该凹穴尺寸之间毫米单位厚度比上平方毫米单位尺寸的比值为1×10-5或更大。
此外，本发明亦提供一种半导体组体，其包括第一半导体元件设于上述互连基板的凹穴中，并电性连接至加强层的顶部接触垫。
本发明的上述及其他特征与优点可藉由下述较佳实施例的详细叙述更加清楚明了。
附图说明
图1A为现有凹穴基板于高温处理下的剖视图；
图1B为现有凹穴基板热处理后的剖视图；
图2为本发明第一实施例中，加强层的剖视图；
图3为本发明第一实施例中，图2结构上提供核心层的剖视图；
图4为本发明第一实施例中，图3结构上提供弯翘平衡件及路由电路的剖视图；
图5为本发明第一实施例中，图4结构上形成凹穴以完成互连基板制作的剖视图；
图6为本发明第一实施例中，第一半导体元件电性连接至图5所示互连基板的半导体组体剖视图；
图7为本发明第一实施例中，另一样式的互连基板剖视图；
图8为本发明第一实施例中，再一样式的互连基板剖视图；
图9为本发明第一实施例中，又一样式的互连基板剖视图；
图10为本发明第二实施例中，互连基板的剖视图；
图11为本发明第二实施例中，第一半导体元件电性连接至图10所示互连基板的半导体组体剖视图；
图12为本发明第二实施例中，另一样式的互连基板剖视图；
图13为本发明第三实施例中，互连基板的剖视图；
图14为本发明第三实施例中，第一半导体元件电性连接至图13所示互连基板的半导体组体剖视图；
图15为本发明第三实施例中，另一样式的互连基板剖视图；
图16为本发明第四实施例中，互连基板的剖视图；
图17为本发明第四实施例中，第一半导体元件电性连接至图16所示互连基板的半导体组体剖视图；
图18为本发明第四实施例中，另一样式的互连基板剖视图；
图19为本发明第五实施例中，互连基板的剖视图；
图20为本发明第五实施例中，第一半导体元件电性连接至图19所示互连基板的半导体组体剖视图；
图21为本发明第五实施例中，另一样式的互连基板剖视图；
图22为本发明第六实施例中，增层电路附接至牺牲载板并焊接于加强层上的剖视图；
图23为本发明第六实施例中，图22结构上提供核心层的剖视图；
图24为本发明第六实施例中，图23结构上提供弯翘平衡件及路由电路的剖视图；
图25为本发明第六实施例中，图24结构上形成凹穴以完成互连基板制作的剖视图；
图26为本发明第六实施例中，第一半导体元件电性连接至图25所示互连基板的半导体组体剖视图；以及
图27为本发明第六实施例中，另一样式的互连基板剖视图。
附图标记说明：100、110、120、130、200、210、300、310、400、410、500、510、600、610-互连基板；20-加强层；201-顶部接触垫；203-底部接触垫；205-通孔；21-支撑基底；211-基底板；213-顶部布线层；215-底部布线层；217-金属化贯孔；23-顶部重布电路；231-顶部绝缘层；233-顶部路由层；237、257、337、77-金属化导孔；25-底部重布电路；251-底部绝缘层；253-底部路由层；31-牺牲载板；33-增层电路；331-绝缘层；335-路由层；338-顶部端子垫；35-焊球；38-底胶；40-核心层；401-开口；45-底部图案化金属；47-第一垂直连接件；50-修饰接合基质；51-树脂黏着剂；53-调节件；60-弯翘平衡件；605-凹穴；61-顶部导电垫；67-第二垂直连接件；70-路由电路；71-介电层；72-金属垫；73-导线层；81-第一半导体元件；83-第二半导体元件；91-凸块；92-第一凸块；93-第二凸块。
具体实施方式
在下文中，将提供一实施例以详细说明本发明的实施样式。本发明的优点以及功效将藉由本发明所揭露的内容而更为显著。在此说明所附的图式为简化过且做为例示用。图式中所示的元件数量、形状及尺寸可依据实际情况而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不偏离本发明所定义的精神及范畴的条件下，可进行各种变化以及调整。
[实施例1]
图2-图5为本发明第一实施例中，一种互连基板的制作方法剖视图，该互连基板包括一加强层、一核心层、一弯翘平衡件及一路由电路。
图2为顶面及底面分别设有顶部接触垫201及底部接触垫203的加强层20剖视图。于本实施例中，加强层20包括支撑基底(supporting base)21及设于支撑基底21底表面下方的底部重布电路(bottom redistribution circuitry)25。较佳为，加强层20具有高于100GPa的弹性模数，以保持元件连接区域的平坦度。为达所需刚度，支撑基底21通常由高模数材料制成。更具体地说，支撑基底21可包括由高模数无机材料所制成的一基底板(baseplate)211、位于基底板211顶面上的一顶部布线层213、位于基底板211底面上的一底部布线层215、以及贯穿基底板211的金属化贯孔(metallized through vias)217。支撑基底21顶面处的顶部布线层213提供用以后续元件连接的顶部接触垫201，并通过连接顶部布线层213及底部布线层215的金属化贯孔217，电性连接至基底板21底面处的底部布线层215。于本实施例中，该底部重布电路25示为多层增层电路，其包括交替轮流形成的底部绝缘层251及底部路由层253。底部绝缘层251从下方接触、覆盖且侧向延伸于支撑基底21底面上。底部路由层253侧向延伸于底部绝缘层251上，以提供用于下一级电性连接的底部接触垫203，并包括有与支撑基底21的底部布线层215直接接触的金属化导孔(metallized vias)257。因此，加强层20的顶部接触垫201及底部接触垫203通过金属化导孔257及金属化贯孔217相互电性连接。
图3为使用树脂黏着剂51将加强层20贴附于核心层40开口401中的剖视图。加强层20与核心层40开口401的内部侧壁隔开，并利用加强层20外围侧壁与开口401内部侧壁之间的间隙内的树脂黏着剂51，使加强层20黏附至核心层40开口401的内部侧壁。核心层40的材料并无特定限制，其可为任何有机或无机材料。
图4为加强层20及核心层40两相对侧上设有弯翘平衡件60及路由电路70的剖视图。弯翘平衡件60设置于加强层20与核心层40的顶面以及树脂黏着剂51上方，而路由电路70设置于加强层20与核心层40的底面以及树脂黏着剂51下方。弯翘平衡件60(通常含有树脂类材料)用于抑制结构弯曲或翘曲，故弯翘平衡件60的热膨胀系数(CTE)较佳为实质上等于或接近于路由电路70的热膨胀系数。更具体地说，为有效地维持结构所需的平整度，弯翘平衡件60与路由电路70之间的CTE差值较佳是控制为小于20ppm/℃。此外，于一些实例中，弯翘平衡件60厚度亦被控制为实质上等于或接近路由电路70厚度，以满足严格的平坦度要求。于本实施例中，路由电路70示为多层增层电路，并且包括交替轮流形成的多个介电层71及多个导线层73。每个导线层73侧向延伸于其对应的介电层71上，并包含有位于介电层71中的金属化导孔77。因此，导线层73可通过金属化导孔77相互电性耦接。同样地，最内层的导线层73可通过金属化导孔77电性耦接至加强层20的底部接触垫203。
图5为移除部分弯翘平衡件60后的剖视图。移除弯翘平衡件60的选定部分，以形成重叠于加强层20顶面上方的凹穴605。因此，加强层20的顶部接触垫201对齐凹穴605，并自上方从凹穴605显露出。较佳为，加强层20厚度(毫米单位)比上凹穴605开口面积(平方毫米单位)的比值为1×10-5或更大。藉由调整加强层厚度比上凹穴尺寸的比值，即可维持凹穴区域的刚度，以抑制凹穴区域出现弯曲或变形。于本实施例中，该加强层20侧向延伸超过凹穴605周缘，且加强层20的外围部位于弯翘平衡件60下方，以对弯翘平衡件60内缘部分提供支撑，因而增强整个结构的机械可靠性。
据此，已完成的互连基板100包括加强层20、核心层40、树脂黏着剂51、弯翘平衡件60及路由电路70。加强层20可抵消不均匀厚度所引起的局部热-机械应力，并对组装于凹穴605中的芯片提供高模数可靠且平坦的界面。于本实施例中，加强层20的弹性模数大于核心层40、弯翘平衡件60及路由电路70的弹性模数。此外，于一些散热增益型实例中，加强层20的导热率较佳高于核心层40、弯翘平衡件60及路由电路70的导热率。因此，加强层20不仅可解决弯翘问题，其亦可作为散热座，以增强散热。核心层40通过树脂黏着剂51接合至加强层20外围侧壁周围，并位于弯翘平衡件60与路由电路70之间。弯翘平衡件60的CTE与路由电路70匹配，以防止互连基板100因CTE不匹配而弯曲或变形。路由电路70电性耦接至加强层20，并提供用以下一级连接的扇出路由/互连。
图6为第一半导体元件81电性连接至图5所示互连基板100的半导体组体剖视图。第一半导体元件81(示为芯片)设置于凹穴605中，并通过凸块91面朝下地安装于加强层20的顶部接触垫201上。由于凹穴区域被高模数加强层20从凹穴底部完全覆盖，且加强层厚度与凹穴尺寸之间的比值获得良好控制，因此可有效地抑制互连基板100发生弯曲或变形，以避免第一半导体元件81与加强层20之间发生电断接。
图7为本发明第一实施例中另一互连基板样式的剖视图。该互连基板110与图5所示结构相似，不同处在于，核心层40侧向环绕、同形被覆并直接接触加强层20的外围侧壁，且加强层20与核心层30之间不具树脂黏着剂。
图8为本发明第一实施例中又一互连基板样式的剖视图。该互连基板120与图5所示结构相似，不同处在于，(i)多个调节件53分配于树脂黏着剂51中，以于加强层20外围侧壁与核心层40开口401内部侧壁之间的间隙中形成修饰接合基质50，(ii)核心层40具有第一垂直连接件47，以及(iii)弯翘平衡件60具有第二垂直连接件67。调节件53的CTE通常低于树脂黏着剂51的CTE，以有效降低树脂裂损的风险。为达显著效果，调节件53的CTE比树脂黏着剂51的CTE低至少10ppm/℃。于本实施例中，以间隙316的总体积为基准，修饰接合基质50含有至少30％(体积百分比)的调节件53，且修饰接合基质50的热膨胀系数较佳是小于50ppm/℃。因此，于热循环期间，修饰接合基质50的内部膨胀及收缩现象可获减缓，以防止裂损。此外，为有效释放热-机械性引起的应力，该修饰接合基质50较佳是具有大于10微米的足够宽度(更佳为25微米或更多)于间隙中，以吸收应力。第一垂直连接件47提供核心层40顶面与底面之间的电性连接通道，并藉由路由电路70的额外金属化导孔77接触核心层40的底部图案化金属45，电性耦接至路由电路70。第二垂直连接件67提供弯翘平衡件60顶面与底面之间的电性连接通道，并电性连接至第一垂直连接件47。因此，弯翘平衡件60顶面上设有的顶部导电垫61可通过第一垂直连接件47及第二垂直连接件67电性连接至路由电路70。
图9为本发明第一实施例中再一互连基板样式的剖视图。该互连基板130与图8所示结构相似，不同处在于，该修饰接合基质50更延伸至间隙外并进一步覆盖加强层20底面及核心层40底面，且路由电路70的最内层导线层73侧向延伸于修饰接合基质50上，并包含有位于修饰接合基质50中的金属化导孔77，其用以与加强层20及核心层40电性连接。于此样式中，以修饰接合基质50总体积作为基准，该修饰接合基质50含有至少30％(体积百分比)的调节件53。
[实施例2]
图10为本发明第二实施例的互连基板剖视图。
为了简要说明的目的，上述实施例1中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
该互连基板200与图5所示结构相似，不同处在于，加强层20更包括设于支撑基底21顶面上方的顶部重布电路23(top redistribution circuitry)。于本实施例中，该顶部重布电路25示为多层增层电路，其包括交替轮流形成的顶部绝缘层231及顶部路由层233。该顶部绝缘层231从上方接触、覆盖并侧向延伸于支撑基底21顶面上。该顶部路由层233侧向延伸于顶部绝缘层231上，以提供用以后续元件连接的顶部接触垫201，并包含有与支撑基底21顶部布线层213直接接触的金属化导孔237。因此，顶部重布电路23自凹穴605显露并被弯翘平衡件60部分地覆盖，且通过支撑基底21及底部重布电路25电性连接至路由电路70。
图11为第一半导体元件81电性连接至图10所示互连基板200的半导体组体剖视图。第一半导体元件81设置于凹穴605中，并通过凸块91面朝下地安装于加强层20的顶部接触垫201上。因此，第一半导体元件81通过加强层20电性连接至路由电路70，其中加强层20提供高模数且平坦的平台，以确保第一半导体元件81与互连基板200之间的可靠连接。
图12为本发明第二实施例中另一互连基板样式的剖视图。该互连基板210与图10所示结构相似，不同处在于，该树脂黏着剂51更进一步混有低CTE的调节件53，且核心层40及弯翘平衡件60分别具有第一垂直连接件47及第二垂直连接件67。低CTE的调节件53分散于树脂黏着剂51中，以降低树脂损裂的风险。第一垂直连接件47提供路由电路70与第二垂直连接件67之间的电性连接。因此，设于弯翘平衡件60顶面上的顶部导电垫61可藉由第一垂直连接件47及第二垂直连接件67电性连接至路由电路70。
[实施例3]
图13为本发明第三实施例的互连基板剖视图。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
该互连基板300与图10所示结构相似，不同处在于，该加强层20未包括底部重布电路于支撑基底21与路由电路70之间。于本实施例中，支撑基底21通过与支撑基底21底部布线层215接触的金属化导孔77电性耦接至路由电路70。因此，加强层20的顶部接触垫201及底部接触垫203是通过顶部重布电路23的金属化导孔237及支撑基底21的金属化贯孔217相互电性连接。
图14为第一半导体元件81电性连接至图13所示互连基板300的半导体组体剖视图。第一半导体元件81设置于凹穴605中，并通过凸块91覆晶式地安装于加强层20上。因此，第一半导体元件81被弯翘平衡件60侧向环绕，并藉由与加强层20顶部接触垫201接触的凸块91，电性连接至路由电路70。
图15为本发明第三实施例中另一互连基板样式的剖视图。该互连基板310与图13所示结构相似，不同处在于，该树脂黏着剂51更进一步混有低CTE的调节件53，以降低树脂裂损的风险，且弯翘平衡件60包含有位于其顶面上的顶部导电垫61，所述顶部导电垫61藉由核心层40中的第一垂直连接件47及弯翘平衡件60中的第二垂直连接件67电性连接至路由电路70。
[实施例4]
图16为本发明第四实施例的互连基板剖视图。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
该互连基板400与图13所示结构相似，不同处在于，低CTE的调节件53分配于树脂黏着剂51中，以形成修饰接合基质50，且加强层20只包括支撑基底21，其上不具有顶部重布电路。于本实施例中，支撑基底21自凹穴605显露出，且弯翘平衡件60的内缘部分重叠于加强层20的支撑基底21顶面上方并与其接触。
图17为第一半导体元件81电性连接至图16所示互连基板400的半导体组体剖视图。第一半导体元件81面朝下地设置于凹穴605中，并通过凸块91电性连接至加强层20的顶部接触垫201上。因此，第一半导体元件81藉由凹穴605底部的高模数加强层20电性连接至互连基板400，其中凹穴605是被弯翘平衡件60的内部侧壁侧向围绕。
图18为本发明第四实施例中另一互连基板样式的剖视图。该互连基板410与图16所示结构相似，不同处在于，该修饰接合基质50更延伸至间隙外并进一步覆盖支撑基底21底面及核心层40底面，且核心层40及弯翘平衡件60分别具有第一垂直连接件47及第二垂直连接件67。经由第一垂直连接件47及第二垂直连接件67，设于弯翘平衡件60顶面上的顶部导电垫61可电性连接至路由电路70。
[实施例5]
图19为本发明第五实施例的互连基板剖视图。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
该互连基板500与图16所示结构相似，不同处在于，加强层20更具有与凹穴605对准的通孔205，且路由电路70包含有自通孔205及凹穴605显露的金属垫72。可经过移除加强件20的一部分并可选地移除部分路由电路70，以形成通孔205，其中通孔205的尺寸小于凹穴605的尺寸。于本实施例中，通孔205延伸穿过加强层20，并进一步延伸进入路由电路70的最内层介电层71中。
图20为第一半导体元件81及第二半导体元件83封装于图19所示互连基板500的半导体组体剖视图。第一半导体元件81面朝下地设置于凹穴605中，并通过第一凸块92电性连接至加强层20的顶部接触垫201。第二半导体元件83面朝上地设置于通孔205内，并经由第二凸块93电性连接至第一半导体元件81，且贴附至金属垫72。
图21为本发明第五实施例中另一互连基板样式的剖视图。该互连基板510与图19所示结构相似，不同处在于，该修饰接合基质50更延伸至间隙外并进一步覆盖加强层20底面及核心层40底面，且弯翘平衡件60包含有顶部导电垫61，其位于弯翘平衡件60顶面上，并通过核心层40中的第一垂直连接件47及弯翘平衡件60中的第二垂直连接件67电性连接至路由电路70。于此样式中，该通孔205延伸穿过加强层20，并进一步延伸进入修饰接合基质50中。
[实施例6]
图22-25为本发明第六实施例中，另一种互连基板的制法剖视图。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图22为增层电路(build-up circuitry)33附接至牺牲载板31并焊接于加强层20上的剖视图。增层电路33可通过增层制程(buildup process)直接形成于牺牲载体31上，然后接至加强层20顶面上，该加强层20包括顶部接触垫201、底部接触垫203及金属化贯孔217。于此图标中，该增层电路33包括交替轮流形成于牺牲载板31上的多个绝缘层331及多个路由层335。多个路由层335通过绝缘层331中的金属化导孔337相互电性耦接，且最下层的路由层335通过加强层20与增层电路33间的焊球35电性耦接至加强层20的顶部接触垫201。因此，增层电路33的路由层335可通过焊球35、顶部接触垫201及金属化贯孔217，电性连接至加强层20的底部接触垫203。可选地，可于增层电路33与加强层20之间涂布底胶38。
图23为加强层20插入核心层40开口401中的剖视图。加强层20的外围侧壁与核心层40开口401的内部侧壁隔开，且被核心层40开口401的内部侧壁侧向围绕。增层电路33与牺牲载板31则位于核心层40的开口401外。
图24为加强层20及核心层40两相对侧上设有弯翘平衡件60及路由电路70的剖视图。弯翘平衡件60从上方设置于核心层40及部分加强层20上，并侧向环绕且同形被覆牺牲载板31与增层电路33的外围边缘，同时进一步延伸进入加强层20外围侧壁与核心层40开口401内部侧壁之间的间隙中。路由电路70覆盖加强层20及核心层40的底面，并通过金属化导孔77电性耦接至加强层20的底部接触垫203。
图25为移除牺牲载板31后的剖视图。藉由移除载牺牲载板31，由弯翘平衡件60内部侧壁与增层电路33顶面形成凹穴605，而增层电路33顶面处最顶层路由层335所提供的顶部端子垫338由凹穴605显露出。
据此，已完成的互连基板600包括加强层200、增层电路33、焊球35、核心层40、弯翘平衡件60及路由电路70。加强层20对准凹穴605并位于凹穴605下方，以于凹穴区域处提供足够的刚度，从而抑制元件连接界面发生弯曲或变形。如上所述，加强层20厚度(以毫米为单位)比上凹穴605开口面积(以平方毫米为单位)的比值较佳是控制为1×10-5或更大，以于抗弯翘上产生显著的有利效果。增层电路33设置于加强层20上，并由加强层20支撑，且提供顶部端子垫338，以供芯片组装于凹穴605中。弯翘平衡件60的CTE较佳是实质上等于或接近于路由电路70的CTE，以有效维持互连基板600所需的平坦度。路由电路70电性连接至加强层20的底部接触垫203，并自互连基板600底部提供用于下一级连接的电性接点。
图26为第一半导体元件81电性连接至图25所示互连基板600的半导体组体剖视图。第一半导体元件81设置于凹穴605中，并通过凸块91面朝下地安装于凹穴605底部处的增层电路33的顶部端子垫338上。因此，第一半导体元件81可通过增层电路33及加强层20电性连接至路由电路70。
图27为本发明第六实施例中另一互连基板样式的剖视图。该互连基板610与图25所示结构相似，不同处在于，于提供弯翘平衡件60与路由电路70之前，于加强层20与核心层40之间的间隙填入修饰接合基质50。如上所述，修饰接合基质50可包含有低CTE的调节件53，其分散于树脂黏着剂51中，以降低树脂龟裂的风险。
如上述实施例所示，本发明建构出一种具有较佳可靠度的独特互连基板，其主要包括加强层、核心层、弯翘平衡件、路由电路及可选地增层电路。上述的互连基板与组体仅为说明范例，本发明尚可通过其他多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。
互连基板具有一凹穴，被弯翘平衡件内部侧壁侧向环绕，并被加强层从凹穴底部完全覆盖。为于凹穴内进行元件连接，互连基板设有自凹穴显露的电性接点。具体地说，凹穴可由弯翘平衡件的内部侧壁与加强层的顶面形成，其中该加强层包含有自凹穴底部显露的顶部接触垫，以作为用于元件连接的电性接点。或者，凹穴可由弯翘平衡件的内部侧壁与增层电路的顶面形成，其中该增层电路包含有自凹穴底部显露的顶部端子垫，以作为用于元件连接的电性接点。通过对加强层厚度与凹穴尺寸(即加强层或增层电路的显露顶面的面积)之间的比值作特定控制，即可确保加强层具有足够的刚度，以补偿形成凹穴所引起的结构弱点，进而抑制凹穴区域发生弯曲或变形。较佳为，加强层厚度(以毫米为单位)比上凹穴尺寸(以平方毫米为单位)的比值控制为1×10-5或更大。
加强层是从凹穴底部暴露或位于凹穴底部下方的非电子构件，其弹性模数高于核心层及路由电路的弹性模数，且较佳是高于100GPa，以维持互连基板及其半导体组体的平坦度。具体地说，加强层可包括支撑基底、可选地顶部重布电路、以及可选地底部重布电路，以在其顶面处提供顶部接触垫，并在其底面处提供底部接触垫。自凹穴底部显露或位于凹穴底部下方的支撑基底是用于提供所需刚度，因此通常包括完全覆盖凹穴底部的高模数无机基底板。于一较佳实施例中，支撑基底包括位于其顶面的顶部布线层、位于其底面的底部布线层、以及贯穿基底板的金属化贯孔，其中金属化贯孔用于顶部布线层与底部布线层之间的垂直电性连接。为了重分布路由(routing redistribution)，顶部及底部重布电路可视情况分别设置于支撑基底的顶面上方及底面下方。顶部及底部重布电路通常各自包括交替形成的至少一绝缘层及至少一路由层。例如，顶部重布电路可包括位于支撑基底顶面上的顶部绝缘层以及位于顶部绝缘层上的顶部路由层，该顶部路由层电性耦接至支撑基底的顶部布线层，而底部重布电路可包括位于支撑基底底面上的底部绝缘层以及于底部绝缘层上的底部布线层，该底部路由层电性耦接至支撑基底的底部布线层。因此，顶部重布电路的顶部路由层可提供加强层的顶部接触垫，而底部重布电路的底部路由层可提供加强层的底部接触垫。可选地，加强层更可具有对准于凹穴的通孔。更具体地说，加强层的通孔尺寸小于凹穴尺寸，且加强层的通孔与凹穴连通，并可进一步延伸进入路由电路中。据此，加强层的通孔可提供容置半导体元件的空间。此外，由于核心层和路由电路通常包含具有非常低导热率的树脂介电材及玻璃纤维，因此芯片所产生的热流经上述区域将遭受到非常高的热阻。于此情况下，若加强层的导热率高于核心层和路由电路的导热率，则加强层便可作为散热座。
核心层设置于加强层外围侧壁周围，并可直接接触加强层外围侧壁，或者核心层具有与加强层外围侧壁分隔开的内部侧壁。于一较佳实施例中，核心层具有一开口，且设于核心层开口中的加强层可利用树脂黏着剂或弯翘平衡件的一部分黏附至开口内部侧壁。通常，相较于加强层及核心层的CTE，树脂黏着剂的CTE可能极高，因此在受限区域中的热循环期间容易因内部膨胀和收缩而引起裂缝。为了降低黏着剂损裂的风险，可进一步将多个调节件(其CTE低于树脂黏着剂的CTE)分配于树脂黏着剂中，以于加强层外围侧壁与开口内部侧壁之间的间隙中形成修饰接合基质。较佳为，调节件的含量为间隙总体积的至少30％(体积百分比)，更佳为50％以上，且树脂黏着剂与调节件之间的CTE差值可为10ppm/℃或更高，以展现显著效果。因此，修饰接合基质的CTE可低于50ppm/℃，可减缓热循环期间修饰接合基质的内部膨胀及收缩现象，以防止龟裂。此外，为有效释放热-机械引起的应力，该修饰接合基质于间隙中较佳具有大于10微米(更佳为25微米以上)的足够宽度，以吸收应力。再者，该修饰接合基质可延伸至间隙外，并进一步覆盖加强层及核心层的底面。通过修饰接合基质侧向延伸于加强层与核心层下方，可分散修饰接合基质与加强层之间以及修饰接合基质与核心层之间的界面应力，从而有助于进一步降低裂损风险。可选地，核心层可包括电性耦接至路由电路的至少一第一垂直连接件。因此，核心层可于路由电路与弯翘平衡件之间提供信号垂直传导路径或/及能量传递及返回通道。
设置于核心层顶面上方的弯翘平衡件通常含有树脂类材料，且可进一步延伸至加强层外围侧壁与核心层内部侧壁之间的间隙中。为了抑制互连基板的弯曲或翘曲，弯翘平衡件的CTE及厚度较佳是实质上等于或接近路由电路的CTE及厚度。例如，可将弯翘平衡件与路由电路之间的CTE差值控制为小于20ppm/℃，以有效维持互连基板所需的平坦度。于一较佳实施例中，弯翘平衡件的内缘部分重叠于加强层的顶面上方，使得弯翘平衡件下方的加强层边缘部分可对弯翘平衡件的内缘部分提供支撑，从而增强互连基板的机械可靠性。可选地，弯翘平衡件可包括至少一第二垂直连接件，其电性耦接至核心层的第一垂直连接件。因此，设于弯翘平衡件顶面处的顶部导电垫可通过第一和第二垂直连接件电性连接至路由电路。
设置于加强层及核心层底面下方的路由电路包含有导线层，其中导线层可藉由其金属化导孔，与加强层的底部接触垫电性连接，且可视情况地与核心层的第一垂直连接件电性连接。例如，路由电路可为不具核心板的多层增层电路，其包括至少一介电层及至少一导线层，该导线层包含有位于介电层中的金属化导孔，并侧向延伸于介电层上。介电层与导线层可交替轮流形成，若需要更多的信号路由则可重复形成。因此，路由电路可通过金属化导孔电性连接至加强层的底部接触垫，并可视情况地电性连接至核心层的第一垂直连接件。于加强层具有通孔的样式中，路由电路的一部分可从通孔及凹穴显露，且通孔较佳是被路由电路的至少一介电层从下方覆盖。
设置于加强层顶面上的可选增层电路可通过焊球电性耦接至加强层的顶部接触垫，且其顶面处具有自凹穴显露的顶部端子垫。增层电路通常包括至少一绝缘层及至少一路由层，该路由层包含有位于绝缘层中的金属化导孔，并侧向延伸于绝缘层上。绝缘层与路由层可交替轮流形成，若需要更多的信号路由则可重复形成。通过加强层，增层电路可电性连接至路由电路。
本发明亦提供一种半导体组体，其中如芯片的第一半导体元件设置于上述互连基板的凹穴中，并电性连接至加强层的顶部接触垫。具体地说，第一半导体元件可藉由凸块(如金或焊料凸块)电性连接至互连基板。例如，于加强层的顶部接触垫自凹穴显露的样式中，该第一半导体元件可设置于凹穴内，并藉由与顶部接触垫接触的凸块，安装且电性连接至加强层顶面上。因此，该第一半导体元件可通过加强层，电性连接至路由电路。或者，于增层电路的顶部端子垫自凹穴显露的另一样式中，第一半导体元件可设置于凹穴中，并藉由与顶部端子垫接触的凸块，安装且电性连接至增层电路顶面上。于此另一样式中，该第一半导体元件可通过加强层及增层电路，电性连接至路由电路。此外，当加强层具有如上所述的通孔时，半导体组体更可包括第二半导体元件(如芯片)，其设置于通孔中，并通过凸块电性连接至第一半导体元件。
该组体可为第一级或第二级单晶或多晶装置。例如，该组体可为包含单一芯片或多枚芯片的第一级封装体。或者，该组体可为包含单一封装体或多个封装体的第二级模块，其中每一封装体可包含单一或多枚芯片。该半导体元件可为封装芯片或未封装芯片。此外，该半导体元件可为裸芯片，或是晶圆级封装晶粒等。
「覆盖」一词意指于垂直及/或侧面方向上不完全以及完全覆盖。例如，于一较佳实施例中，加强层从下方完全覆盖凹穴，不论另一元件(如增层电路)是否位于加强层与凹穴之间。
「环绕」一词意指元件间的相对位置，无论元件之间是否有另一元件。例如，于一较佳实施例中，核心层侧向环绕加强层，无论加强层与核心层之间是否有另一元件(如树脂黏着剂)。
「安装于…上」、「贴附至」、「延伸…上」、「设置于…上/上方/下方」、「位于…下方」及「重叠于…上方」语意包含元件间的接触与非接触。例如，于一较佳实施例中，路由电路设置于加强层底面下方，并进一步延伸至核心层底面上，不论路由电路是否接触核心层及加强层或是通过修饰接合基质与核心层及加强层相分隔。
「电性连接」、「电性耦接」的词意指直接或间接电性连接。例如，于一较佳实施例中，路由电路可藉由加强层，电性连接至增层电路，但不与增层电路接触。
藉由此方法制备成的互连基板为可靠度高、价格低廉、且非常适合大量制造生产。本发明的制作方法具有高度适用性，且是以独特、进步的方式结合运用各种成熟的电性及机械性连接技术。此外，本发明的制作方法不需昂贵工具即可实施。因此，相较于传统技术，此制作方法可大幅提升产量、合格率、效能与成本效益。
在此所述的实施例为例示之用，其中多个实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使图式清晰，图式亦可能省略重复或非必要的元件及元件符号。

Claims (20)

1.一种互连基板，其特征在于，包括：
一加强层，其具有顶部接触垫于其顶面以及底部接触垫于其底面，所述顶部接触垫电性连接至所述底部接触垫；
一核心层，其侧向环绕该加强层的外围侧壁；
一路由电路，其设置于该加强层的该底面下方，并侧向延伸至该核心层的底面上，且电性耦接至该加强层的所述底部接触垫；以及
一弯翘平衡件，其设置于该核心层的顶面上方，并具有内部侧壁侧向环绕一凹穴，该加强层的所述顶部接触垫对准该凹穴，且该弯翘平衡件的一部分重叠于该加强层的该顶面上方，
其中该加强层的弹性模数高于该核心层与该路由电路的弹性模数，且该加强层厚度与该凹穴尺寸之间毫米单位厚度比上平方毫米单位尺寸的比值为1×10-5或更大。
2.如权利要求1所述的该互连基板，其特征在于，该弯翘平衡件与该路由电路之间的热膨胀系数差值小于20ppm/℃。
3.如权利要求1所述的该互连基板，其特征在于，该加强层的该弹性模数高于100GPa。
4.如权利要求1至3中任一所述的该互连基板，其特征在于，该加强层更具有一通孔，其对准该凹穴，且该路由电路的一部分由该凹穴及该通孔显露。
5.如权利要求1至3中任一所述的该互连基板，其特征在于，该互连基板更包括一增层电路，其设置于该加强层的该顶面上方，并通过焊球电性耦接至该加强层的所述顶部接触垫，且该增层电路于其顶面处具有自该凹穴显露的顶部端子垫。
6.如权利要求1至3中任一所述的该互连基板，其特征在于，该加强层包括一支撑基底及一底部重布电路，该底部重布电路设置于该支撑基底的底面下方，且位于该支撑基底顶面处的所述顶部接触垫自该凹穴显露，并藉由该底部重布电路底面处的所述底部接触垫电性连接至该路由电路。
7.如权利要求1至3中任一所述的该互连基板，其特征在于，该加强层包括一支撑基底及一顶部重布电路，该顶部重布电路设置于该支撑基底的顶面上方，且位于该顶部重布电路顶面的所述顶部接触垫自该凹穴显露，并藉由该支撑基底底面处的所述底部接触垫电性连接至该路由电路。
8.如权利要求1至3中任一所述的该互连基板，其特征在于，该核心层具有一开口，且该加强层设置于该核心层的该开口中。
9.如权利要求8所述的该互连基板，其特征在于，该加强层通过一树脂黏着剂，黏附至该开口的内部侧壁。
10.如权利要求9所述的该互连基板，其特征在于，更包括：多个调节件，其分配于该树脂黏着剂中，以形成一修饰接合基质于该加强层的该外围侧壁与该开口的该内部侧壁之间的间隙中，其中所述调节件的热膨胀系数低于该树脂黏着剂的热膨胀系数。
11.如权利要求10所述的该互连基板，其特征在于，该修饰接合基质延伸至该间隙外，并进一步覆盖该加强层的该底面及该核心层的该底面。
12.如权利要求1至3中任一所述的该互连基板，其特征在于，该核心层具有电性耦接至该路由电路的一第一垂直连接件。
13.如权利要求12所述的该互连基板，其特征在于，该弯翘平衡件具有电性耦接至该第一垂直连接件的一第二垂直连接件。
14.如权利要求8所述的该互连基板，其特征在于，该弯翘平衡件更延伸进入该加强层的该外围侧壁与该开口的内部侧壁之间的间隙中。
15.如权利要求1至3中任一所述的该互连基板，其特征在于，该加强层的导热率高于该核心层的导热率与该路由电路的导热率。
16.一种半导体组体，其特征在于，包括：
如权利要求1至3及8至15中任一所述的该互连基板；以及
一第一半导体元件，其设置于该凹穴中，并电性连接至该加强层的所述顶部接触垫。
17.如权利要求16所述的该半导体组体，其特征在于，该加强层更具有一通孔，其对准该凹穴，且该半导体组体更包括一第二半导体元件，其设置于该通孔中，并电性连接至该第一半导体元件。
18.如权利要求16所述的该半导体组体，其特征在于，该互连基板更包括一增层电路，其设置于该加强层的该顶面上方，并通过焊球电性耦接至该加强层的所述顶部接触垫，且该增层电路具有顶部端子垫位于该凹穴底部，并通过凸块电性连接至该第一半导体元件。
19.如权利要求16所述的该半导体组体，其特征在于，该加强层包括一支撑基底及一底部重布电路，该底部重布电路设置于该支撑基底的底面下方，且位于该支撑基底顶面处的所述顶部接触垫藉由凸块电性连接至该第一半导体元件，并藉由该底部重布电路底面处的所述底部接触垫电性连接至该路由电路。
20.如权利要求16所述的该半导体组体，其特征在于，该加强层包括一支撑基底及一顶部重布电路，该顶部重布电路设置于该支撑基底的顶面上方，且位于该顶部重布电路顶面的所述顶部接触垫藉由凸块电性连接至该第一半导体元件，并藉由该支撑基底底面处的所述底部接触垫电性连接至该路由电路。
CN201910892697.0A 2019-08-22 2019-09-20 具有加强层及弯翘平衡件的互连基板及其半导体组体 Active CN112420652B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/548224 2019-08-22
US16/548,224 US10804205B1 (en) 2019-08-22 2019-08-22 Interconnect substrate with stiffener and warp balancer and semiconductor assembly using the same

Publications (2)

Publication Number Publication Date
CN112420652A CN112420652A (zh) 2021-02-26
CN112420652B true CN112420652B (zh) 2024-03-12

Family

ID=72749964

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910892697.0A Active CN112420652B (zh) 2019-08-22 2019-09-20 具有加强层及弯翘平衡件的互连基板及其半导体组体

Country Status (2)

Country Link
US (1) US10804205B1 (zh)
CN (1) CN112420652B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210104364A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 패키지
TWI783324B (zh) * 2020-12-15 2022-11-11 何崇文 線路載板及其製作方法
US20220285288A1 (en) * 2021-03-04 2022-09-08 Intel Corporation Integrated circuit die package stiffeners of metal alloys having exceptionally high cte
KR20220144107A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11830785B2 (en) * 2021-10-06 2023-11-28 STATS ChipPAC Pte. Ltd. Package with windowed heat spreader

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201436660A (zh) * 2012-12-31 2014-09-16 Samsung Electro Mech 多層基板及其製造方法
CN105932008A (zh) * 2015-02-26 2016-09-07 钰桥半导体股份有限公司 低弯翘无芯基板及其半导体组体
CN106505062A (zh) * 2015-09-03 2017-03-15 钰桥半导体股份有限公司 互连基板、其制作方法及垂直堆叠式半导体组件
TW201842406A (zh) * 2017-04-10 2018-12-01 日商日東電工股份有限公司 攝像元件安裝基板、其製造方法及安裝基板集合體
CN109686715A (zh) * 2017-10-18 2019-04-26 钰桥半导体股份有限公司 适用于可堆叠式半导体组件的具有凹穴的互连基板及其制法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5082321B2 (ja) 2006-07-28 2012-11-28 大日本印刷株式会社 多層プリント配線板及びその製造方法
TW200906263A (en) 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
TWI392404B (zh) 2009-04-02 2013-04-01 Unimicron Technology Corp 線路板及其製作方法
US8519270B2 (en) 2010-05-19 2013-08-27 Unimicron Technology Corp. Circuit board and manufacturing method thereof
WO2012053728A1 (en) 2010-10-20 2012-04-26 Lg Innotek Co., Ltd. Printed circuit board and method for manufacturing the same
US8735739B2 (en) 2011-01-13 2014-05-27 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
TWI473552B (zh) 2012-11-21 2015-02-11 Unimicron Technology Corp 具有元件設置區之基板結構及其製程
KR101976602B1 (ko) 2012-12-26 2019-05-10 엘지이노텍 주식회사 인쇄회로 기판 및 그 제조 방법
JP5554868B1 (ja) 2013-07-03 2014-07-23 太陽誘電株式会社 キャビティ付き基板の製造方法
US9085826B2 (en) 2013-09-27 2015-07-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of fabricating printed circuit board (PCB) substrate having a cavity
JP2015072984A (ja) 2013-10-02 2015-04-16 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
US10199321B2 (en) 2015-09-03 2019-02-05 Bridge Semiconductor Corporation Interconnect substrate having cavity for stackable semiconductor assembly, manufacturing method thereof and vertically stacked semiconductor assembly using the same
US20190267307A1 (en) * 2014-03-07 2019-08-29 Bridge Semiconductor Corp. Heat conductive wiring board and semiconductor assembly using the same
US11291146B2 (en) * 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
TWI549201B (zh) 2014-04-08 2016-09-11 矽品精密工業股份有限公司 封裝結構及其製法
JP6503687B2 (ja) 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
KR102380304B1 (ko) 2015-01-23 2022-03-30 삼성전기주식회사 전자부품 내장 기판 및 그 제조방법
KR20160099381A (ko) 2015-02-12 2016-08-22 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP6373219B2 (ja) 2015-03-31 2018-08-15 太陽誘電株式会社 部品内蔵基板および半導体モジュール
KR102333091B1 (ko) 2015-06-26 2021-12-01 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
US9549468B1 (en) 2015-07-13 2017-01-17 Advanced Semiconductor Engineering, Inc. Semiconductor substrate, semiconductor module and method for manufacturing the same
KR101666757B1 (ko) 2015-07-13 2016-10-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지
TWI583265B (zh) 2015-12-03 2017-05-11 欣興電子股份有限公司 線路板結構及其製作方法
US9609746B1 (en) 2015-12-14 2017-03-28 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
KR101726568B1 (ko) 2016-02-24 2017-04-27 대덕전자 주식회사 회로기판 제조방법
TWI595812B (zh) 2016-11-30 2017-08-11 欣興電子股份有限公司 線路板結構及其製作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201436660A (zh) * 2012-12-31 2014-09-16 Samsung Electro Mech 多層基板及其製造方法
CN105932008A (zh) * 2015-02-26 2016-09-07 钰桥半导体股份有限公司 低弯翘无芯基板及其半导体组体
CN106505062A (zh) * 2015-09-03 2017-03-15 钰桥半导体股份有限公司 互连基板、其制作方法及垂直堆叠式半导体组件
TW201842406A (zh) * 2017-04-10 2018-12-01 日商日東電工股份有限公司 攝像元件安裝基板、其製造方法及安裝基板集合體
CN109686715A (zh) * 2017-10-18 2019-04-26 钰桥半导体股份有限公司 适用于可堆叠式半导体组件的具有凹穴的互连基板及其制法

Also Published As

Publication number Publication date
CN112420652A (zh) 2021-02-26
US10804205B1 (en) 2020-10-13

Similar Documents

Publication Publication Date Title
CN112420652B (zh) 具有加强层及弯翘平衡件的互连基板及其半导体组体
US8017437B2 (en) Method for manufacturing a semiconductor package
US7061102B2 (en) High performance flipchip package that incorporates heat removal with minimal thermal mismatch
CN100470793C (zh) 半导体器件和制造半导体器件的方法
KR100269528B1 (ko) 고성능 멀티 칩 모듈 패키지
US6867486B2 (en) Stack chip module with electrical connection and adhesion of chips through a bump for improved heat release capacity
US20090032913A1 (en) Component and assemblies with ends offset downwardly
US20050135067A1 (en) Semiconductor module with vertically mounted semiconductor chip packages
US6552267B2 (en) Microelectronic assembly with stiffening member
US11437326B2 (en) Semiconductor package
KR20060125574A (ko) 오버행 다이용 에폭시 범프
US10032652B2 (en) Semiconductor package having improved package-on-package interconnection
US10497655B2 (en) Methods, circuits and systems for a package structure having wireless lateral connections
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
KR100866137B1 (ko) 스택 패키지
TWI797701B (zh) 半導體裝置及其製造方法
US10008441B2 (en) Semiconductor package
CN111312665B (zh) 封装结构及其制造方法
TWI735034B (zh) 具有加強層及彎翹平衡件之互連基板及其半導體組體
TWI841184B (zh) 半導體封裝及其製造方法
US12040282B2 (en) Electronic device including interposers bonded to each other
TWI790054B (zh) 天線整合式封裝結構
CN117855159A (zh) 堆叠封装结构及制造堆叠封装结构方法
CN116646330A (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant