CN112216698B - 半导体装置中的沟道导电 - Google Patents
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Abstract
本申请案涉及半导体装置中的沟道导电。一种实例设备包含第一源极/漏极区域及第二源极/漏极区域，所述第一源极/漏极区域及所述第二源极/漏极区域形成于衬底中以形成所述设备的作用区。所述第一源极/漏极区域与所述第二源极/漏极区域由沟道分离。所述设备包含与所述沟道相对的栅极。感测线耦合到所述第一源极/漏极区域且存储节点耦合到所述第二源极/漏极区域。隔离沟槽邻近于所述作用区。所述沟槽包含具有导电偏置的介电材料，所述导电偏置与所述作用区中的所述沟道的所述导电偏置相反。
Description
技术领域
本发明大体来说涉及半导体装置及方法，且更特定来说涉及半导体装置中的沟道导电。
背景技术
存储器装置通常经提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)及快闪存储器，以及其它存储器。一些类型的存储器装置可为非易失性存储器(例如ReRAM)且可用于需要高存储器密度、高可靠性及低电力消耗的宽范围的电子应用。易失性存储器单元(例如，DRAM单元)需要电力来保存其经存储数据状态(例如，经由刷新过程)，反之，非易失性存储器单元(例如，快闪存储器单元)在缺乏电力的情况下保存其经存储状态。然而，例如DRAM单元的各种易失性存储器单元可比例如快闪存储器单元的各种非易失性存储器单元更快地操作(例如，编程、读取、擦除等)。
发明内容
在本发明的一个方面中，提供一种设备，其中所述设备包括：第一源极/漏极区域及第二源极/漏极区域，其形成于衬底中以形成所述设备的作用区，其中所述第一源极/漏极区域与所述第二源极/漏极区域由沟道分离；栅极，其与所述沟道相对；感测线，其耦合到所述第一源极/漏极区域；存储节点，其耦合到所述第二源极/漏极区域；及隔离沟槽，其邻近于所述作用区，其中所述隔离沟槽包含具有导电偏置的介电材料，所述导电偏置与所述作用区中的所述沟道的所述导电偏置相反。
在本发明的另一方面中，提供一种方法，其中所述方法包括通过以下操作形成隔离沟槽：在半导体制作工艺中，在半导体材料中形成开口；在所述开口中沉积第一介电材料；在所述开口中所述第一介电材料上沉积第二介电材料，其中所述第二介电材料具有相对于到存取装置的邻近作用区的沟道偏置的负偏置；在所述第二介电材料上沉积第三介电材料，其中所述第三介电材料为牺牲材料；及在所述开口中沉积第四介电材料。
在本发明的另一方面中，提供一种方法，其中所述方法包括：在衬底中形成存取装置，所述存取装置具有第一源极/漏极区域及第二源极/漏极区域，其中所述第一源极/漏极区域与所述第二源极/漏极区域由沟道分离；通过以下操作形成相邻所述沟道的隔离沟槽：在衬底结构中蚀刻开口；将第一介电材料保形地沉积到所述开口中；在所述开口中所述第一介电材料上沉积第二介电材料，所述第二介电材料具有与所述沟道的导电偏置相反的导电偏置；在所述开口中所述第二介电材料上沉积第三介电材料，其中所述第三介电材料为牺牲介电材料；使用选择性干式蚀刻工艺移除所述第三介电材料的部分；及使用湿式蚀刻工艺使所述第二介电材料凹入所述开口中。
附图说明
图1图解说明根据本发明的若干个实施例的半导体装置的一部分的实例横截面图。
图2图解说明根据本发明的若干个实施例的存储器阵列结构的实例俯视图。
图3A到3C图解说明根据若干个实施例在半导体制作序列中在衬底内不同位置处的存储器阵列结构的实例横截面图。
图4A到4D图解说明根据本发明的若干个实施例在实例半导体制作工艺中在特定点处的隔离沟槽的实例横截面图。
图5到6是根据本发明的若干个实施例用于制作隔离沟槽的实例方法的流程图。
图7是根据本发明的若干个实施例用于实施实例半导体制作工艺的系统的功能框图。
图8是计算系统的功能框图，所述计算系统包含具有根据本发明的若干个实施例形成的晶体管的至少一个存储器阵列。
具体实施方式
存储器装置的物理大小越来越小。存储器装置可包含包含晶体管及存储元件的存储器单元，例如1T1C(一个晶体管一个电容器)存储器单元。存储器单元可与存储器装置的例如感测电路(例如，感测放大器)及子字线驱动器(SWD)的其它组件保持间距。随着存储器装置的这些其它组件的间距减少，存储器装置的晶体管的间距也减少。减少晶体管的间距减少邻近晶体管之间的间隔，此可增加短沟道效应(SCE)及/或随机掺杂剂波动(RDF)的可能性。晕圈裕量可恶化且在邻近晶体管之间可存在阈值电压(Vt)不匹配。增加邻近晶体管的间隔可减小SCE的可能性，但其也可限制存储器装置的其它组件的最小间距。接通及关断晶体管以在读取操作期间缩小装置并准确地检测经存储电荷变得越来越困难。
半导体可经掺杂以影响其导电性。将杂质添加到半导体材料称为掺杂。掺杂半导体改变半导体的电特性并影响其导电的方式。经掺杂半导体可变成n型半导体或p型半导体，此取决于掺杂剂类型。在n型半导体中，带负电荷的电子为多数载流子且带正电荷的空穴为少数载流子。在p型半导体中，带正电荷的空穴为多数载流子且带负电荷的电子为少数载流子。可使用扩散或离子实施方案来掺杂半导体。
在一些方法中，可使用掩埋式凹入存取装置(BRAD)来适应缩小的大小。BRAD可使用掺杂来改进沟道导电性。由于栅致漏极泄漏(GIDL)与亚阈值泄漏之间的耦合权衡，因此按比例缩放未来代次的BRAD已变得越来越具有挑战性。将硼植入到BRAD的沟道区域具有混合结果。通过硼植入实现所期望阈值电压的方法由于较高结电场植入损害而具有较高GIDL权衡。离子植入掺杂剂也可在沟道内迁移，因此改变装置的导电性质。通过掺杂硅作用区并激活这些掺杂剂来在日益缩小的硅装置中实现均匀沟道掺杂剂浓度因按比例缩放而变得越来越具有挑战性。
本发明包含与半导体装置中的沟道导电相关的设备及方法。与一些先前方法相比，并非将掺杂剂增加或添加到装置的沟道，而是可通过邻近隔离沟槽独立地静电控制装置的阈值电压(Vt)。在若干个实施例中，本文中所描述的设备的实例包含第一源极/漏极区域及第二源极/漏极区域，其由沟道区域分离。栅极，其与沟道区域相对。感测线，其耦合到第一源极/漏极区域，及存储节点，其耦合到第二源极/漏极区域。隔离沟槽，其邻近于装置的作用区，所述隔离沟槽包含具有导电偏置的材料，所述导电偏置与作用区中的沟道的导电偏置相反。
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不违背本发明的范围的情况下做出工艺、电及/或结构改变。如本文中所使用，“若干个”某物可指一或多个此类事物。举例来说，若干个存储器装置可指一或多个存储器装置，且在权利要求书中叙述的特定元件的若干次迭代可指在一或多个循环中执行特定元件。
本文中的图遵循其中第一个数字或前几个数字对应于图式的图编号且其余数字识别图式中的元件或组件的编号惯例。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，217可在图2中指代元件“17”，且类似元件可在图3A-3C中被指代为317。
图1图解说明根据本发明的若干个实施例的半导体装置的一部分的实例横截面图。图1图解说明可存在于例如在图8中展示的存储器装置的存储器阵列中的相邻存取装置102及104，例如存储器单元晶体管。在图1的实例实施例中，相邻存取装置102及104展示为掩埋式凹入存取装置(BRAD)。然而，实施例并不限于此实例。隔离沟槽107-1…107-N(统称为或个别地称为隔离沟槽107)可用于根据特定阵列布局将相邻存取装置与其它存取装置分离。图1图解说明根据本发明的实施例在一个此架构中的一对隔离沟槽107。在半导体装置100中，隔离沟槽107可用于防止邻近半导体装置组件之间的电流泄漏。可通过将隔离沟槽107的图案蚀刻到衬底材料124中并将例如117及108的介电材料沉积到沟槽107中来形成隔离沟槽107。在半导体制作工艺中，可根据特定BRAD设计工艺形成其它沟槽且可沉积栅极电介质137及半导体材料以形成存取装置栅极106及136(统称为或个别地称为栅极106)。栅极106也可称为通过存取线。实施例并不限于所展示实例。在相邻BRAD装置102及104的此实例中，隔离沟槽107可形成为比BRAD装置102及104的栅极区101-1…101-N的深度大的深度。隔离沟槽107可具有在15:1到20:1范围中的纵横比。
在一个实施例中，可将第一电介质117沉积到隔离沟槽107中。第一电介质117可沉积为在1纳米到5纳米(nm)范围中的厚度。第一电介质117可为衬底材料124与其它相邻半导体装置及/或组件之间的初始阻挡层。在一个实例实施例中，可将介电材料108沉积到隔离沟槽107中。介电材料108可具有导电偏置，所述导电偏置与相应BRAD装置102及104的作用区的沟道区域135的导电偏置相反。在一些实施例中，具有与作用区的导电偏置相反的导电偏置的介电材料108可为氧化铝(AlOx)。将介电材料108沉积到隔离沟槽107中可允许在沟道135的底部处独立地静电控制BRAD装置102及104的阈值电压(Vt)。
沉积介电材料108可减小或消除掺杂剂的量，例如在沟道135中用来维持BRAD装置102及104的特定导电性质的硼。如先前所提及，掺杂沟道135可导致扩散且掺杂剂散布到其它非预期区。扩散是其中被引入到衬底材料中的掺杂剂散布到其它区中的过程。由于在扩散中，掺杂剂可散布到其它区，因此掺杂剂可以非预期方式非期望地改变其它材料的导电性质。将具有与沟道135的掺杂类型相反的固定电荷的介电材料108沉积到隔离沟槽107可减小与BRAD装置102及104的沟道区域135的掺杂相关联的风险。在p型沟道135BRAD装置102及104的实例中，可将AlOx沉积到隔离沟槽107中。此解决方案还可通过减少或避免在沟道135中使用硼来减少栅致漏极泄漏(GIDL)发生，因而减少沟道区域135中的硼掺杂剂散布到其它区的可能性。
也可将例如字线的通过存取线106沉积到隔离沟槽107中。在一些实施例中，通过存取线106可为金属。可将通过存取线106沉积在介电材料108上方，所述介电材料具有与沟道135的导电偏置相反的导电偏置。在一些实施例中，通过存取线106可经沉积以填充隔离沟槽107的其余部分。
隔离沟槽107的深度可比用于形成存取线(例如字线(栅极))106及136的作用区的沟槽101-1…101-N的深度深。隔离沟槽107可具有在200nm到250nm范围中的深度。具有与作用区的导电偏置相反的导电偏置的介电材料108可沉积为超过到存取装置102及104的相邻栅极106的底部表面的一部分的高度。举例来说，介电材料108可沉积为从栅极106的底部开始的栅极106的深度的百分之十(10％)到百分之二十(20％)的高度。然而，实施例并不受限于此且可针对特定应用或设计规则使用其它范围。
如在图1中所展示，也经形成用于存取装置102及104的栅极106。如所展示，栅极106可为到例如掩埋式凹入存取装置(BRAD)的凹入存取装置的栅极。在所展示实例中，栅极106可包含栅极材料106(包含例如氮化钛(TiN)的金属)及栅极材料136(包含经掺杂多晶硅)以形成混合金属栅极(HMG)。可将栅极106与沟道135分离，从而由栅极电介质137将第一源极/漏极区域116-1及116-2(统称为或个别地称为第一源极/漏极区域116)与第二源极/漏极区域112-1及112-2(统称为或个别地称为第二源极/漏极区域112)分离。
在图1的实例中，两个相邻存取装置102及104展示为在结处共享第二源极/漏极区域112。感测线触点130可由金属材料或其它导电触点形成。感测线触点130可形成为与第二源极/漏极区域112及结接触。例如数字线或位线的感测线133可形成为与感测线触点130接触。存储节点触点132可耦合到每一第一源极/漏极区域116，且存储节点131可耦合到存储节点触点132。绝缘材料140(例如，介电材料)可形成于间隔件材料126及掩膜材料138上以将导电触点132分离。
在至少一个实施例中，感测线触点130的一部分可形成为与间隔件材料126、第二源极/漏极区域112及结接触。绝缘材料140可形成于间隔件材料126、掩膜材料138上且形成为与感测线触点130及存储节点触点132的一部分接触。对于在图1的实例中所展示的相邻BRAD装置102及104中的每一者，栅极电介质137将栅极106与沟道135分离。
图2图解说明根据本发明的若干个实施例的存储器阵列结构276的俯视图的实例。图2图解说明若干个作用区区域(例如291及290)、第一源极/漏极区域278及第二源极/漏极区域280。区291囊括一对存取装置，所述一对存取装置共享可连接到感测线的第二源极/漏极区域280-1及一对第一源极/漏极区域278-1及278-2。第二源极/漏极区域280-1与第一源极/漏极区域278-1可由沟道及存取线282-1分离。任一侧上邻近实例作用区291及290，可定位到其它作用区的若干个通过存取线282-3及282-4。
在图2的实例中，区290囊括相邻存取装置的作用区，及相邻通过存取线282-2及282-5。图3A中展示沿着切割线A-B 284截取的横截面图。区290中的通过存取线282-2及282-5可形成于隔离沟槽(例如图1中的隔离沟槽107)中。沟槽可包含氧化铝，所述氧化铝具有与邻近沟道(例如图1中的沟道135)的导电偏置相反的导电偏置。氧化铝可用于静电控制沟道的阈值电压。
区291图解说明共享源极/漏极区域的一对存取装置。根据实例存储器阵列布局的俯视图形成的半导体结构可包含例如晶体管的存取装置及例如电容器单元的存储节点等。动态随机存取存储器(DRAM)阵列是可由通过对半导体晶片的衬底执行的半导体制作工艺制作的半导体结构形成的一种形式的实例存储器阵列。存储器阵列可具有在行与列的交叉点处形成存储器单元的存取装置及存储节点的阵列。
区292图解说明沿着切割线C-D 286截取的到存取装置的感测线的列之间的隔离区。图3B中展示沿着切割线C-D 286的横截面。可通过在例如291及290的邻近作用区区域之间沉积介电材料来形成隔离区。隔离区中的介电材料可减小邻近作用区区域291及290形成的半导体结构以非预期方式通信(例如彼此干扰)的可能性。区292还可囊括通过存取线282-2的部分。
区294图解说明沿着切割线E-F 288的存取线282-1的一部分。图3C中展示沿着切割线E-F 288的横截面。存取线282-1可用作到邻近于作用区的栅极。例如字线(WL)的存取线可用于激活例如存取晶体管的存取装置以对存储器单元的存储节点(例如电容器单元)进行存取，例如接通或关断存取。例如位线(BL)的感测线可用于读取及/或编程(例如，写入、刷新、擦除等)到存储器单元的存储节点及/或从所述存储节点编程。
图3A到3C图解说明根据若干个实施例在半导体制作序列中在衬底内的不同位置处的存储器阵列结构的实例横截面图。图3A到3C的横截面图对应于图2中所展示的切割线A-B、C-D及E-F。
图3A图解说明沿着切割线A-B截取的且在半导体制作工艺中在特定时间点390处由如在图2中展示的作用区区域290囊括的存储器阵列结构的横截面图。图3A图解说明隔离沟槽307-1…307-N(统称为或个别地称为隔离沟槽307)及栅极336及306(统称为或个别地称为栅极306)，形成为301-1…301-N的深度进入衬底材料324的工作表面中。图3A还图解说明沉积在栅极306中的栅极电介质337。
隔离沟槽307可包含第一介电材料317、第二介电材料308、通过存取线导电材料306及336、绝缘体填充材料338。在各种实施例中，举例来说，第二介电材料308为高介电常数(k)氧化铝(AlOx)。然而，实施例并不受限于此且电介质可具有从1到50的k。
图3B图解说明沿着切割线C-D截取的且在半导体制作工艺中在特定时间点392处由如在图2中展示的作用区区域292囊括的存储器阵列结构的横截面图。图3B图解说明隔离沟槽307。隔离沟槽307可包含第一介电材料317、第二介电材料308、通过存取线导电材料306及336，以及绝缘体填充材料338。图3B还可包含衬底324及介电材料318、319、320。
图3C图解说明沿着切割线E-F截取的且在半导体制作工艺中在特定时间点394处由如在图2中展示的作用区294囊括的存储器阵列结构的横截面图。图3C图解说明衬底材料324、介电材料308及317、通过存取线导电材料306及336，以及掩膜材料338。
图4A到4D图解说明根据本发明的若干个实施例在实例半导体制作工艺中在特定点处的隔离沟槽的实例横截面图。在特定时间点处展示图4A到4D中所图解说明的制作工艺，所述特定时间点对应于正在制作工艺中执行的特定处理活动。为方便图解说明，可省略包含在特定制作序列中的其它处理活动。
图4A图解说明在半导体制作工艺中在工作表面中形成开口445-1…445-N(统称为或个别地称为开口445)，其中在时间点444处图案化半导体衬底424的工作表面。在一个实施例中，用于开口445的位置经图案化以形成隔离沟槽407-1…407-N(统称为或个别地称为隔离沟槽407)。工作表面经蚀刻以形成开口445。可根据反应离子蚀刻(RIE)工艺或其它适合蚀刻技术来执行蚀刻。如在图4A中所展示，可将第一电介质417沉积在开口445中。在一些实施例中，第一电介质是在半导体处理设备中使用例如化学气相沉积(CVD)技术的保形沉积技术来沉积的氧化物。如在图4A中所展示，可使用硬掩膜材料446来图案化在衬底材料424中形成的开口。
在一个实施例中，可使用光刻技术来图案化半导体衬底材料424的工作表面。掩膜材料是一种光敏材料，且掩膜材料的经图案化部分经硬化以形成沟槽边界。
如在图4A的实施例中所展示，可将第一电介质417沉积在开口445中。如所述，第一电介质417可为氧化物。在一些实施例中，第一电介质417可由低介电常数(k)材料形成。可将第一电介质417保形地沉积于隔离沟槽407中。在一些实施例中，第一电介质417沉积为在1纳米(nm)到5nm范围中的厚度。在一些实施例中，第一电介质417可沉积为3nm的厚度。
图4B图解说明在半导体工艺期间，在制作工艺中的另一时间点448处的半导体结构。将介电材料408沉积在经保形沉积的第一电介质417上。根据实施例，在时间点448处，第二介电材料408经选择以具有导电偏置，所述导电偏置与到隔离沟槽407-1…407-N(统称为或个别地称为隔离沟槽407)内的沟道的导电偏置相反。在实例实施例中，沟道为到n型存取装置的p型沟道，且第二介电材料408选择为氧化铝(AlOx)。可使用保形沉积来沉积第二介电材料408。第二介电材料408可连续沉积为从隔离沟槽407的底部起在10埃(A)到30A范围中的高度。在一些实施例中，介电材料408可连续沉积为20A的高度。
图4B进一步图解说明在衬底424上方沉积硬掩膜446。可将材料408保形地沉积到隔离沟槽407中及硬掩膜446上方。可将介电材料405沉积到隔离沟槽407中。可将介电材料405沉积在材料408上方。根据实施例，第三介电材料405可为牺牲介电材料。举例来说，介电材料405可由氧化物、聚合物或碳基材料形成。
图4C图解说明在时间点452处蚀刻第三介电材料405。根据实施例，可执行选择性干式蚀刻来移除牺牲、第三介电材料405的一部分且使第三介电材料405凹入开口445及沟槽407内。
在一些实施例中，干式蚀刻可对例如AlOx的第二介电材料408具有30:1的选择性。根据实施例，对例如AlOx的第二介电材料408选择性执行氢氟酸(HF)湿式蚀刻。
图4D图解说明在后续时间点454处的工艺流程。在图4D的实例中，已执行后续蚀刻工艺。图4D的实施例进一步图解说明蚀刻例如AlOx的第二介电材料408的一部分以从沟槽407的侧壁移除例如AlOx的第二介电材料408的部分。在一些实施例中，可将第二介电材料408向下蚀刻为从隔离沟槽407的底部起在10A到30A范围中的高度。图4D的实施例进一步图解说明可经沉积以填充沟槽445的第四介电材料447。第四介电材料447可为氧化物或氮化物。此可后续接着另一氮化物沉积层449且(例如)使用化学机械平面化(CMP)来平面化。
图5是根据本发明的若干个实施例用于制作隔离沟槽的实例方法的流程图。除非明确陈述，本文中所描述的方法的元件不约束为特定次序或序列。此外，本文中所描述的若干个方法实施例或其元件可在相同时间点或基本上相同时间点处执行。
在框557处，方法556可包含通过在半导体制作工艺中在半导体材料中形成开口来形成隔离沟槽。可将隔离沟槽蚀刻到衬底材料中。可将隔离沟槽向下蚀刻为在200nm到250nm范围中的深度。在一些实施例中，可将隔离沟槽向下蚀刻为240nm的深度。
在框558处，方法556可包含通过在衬底材料的开口中沉积第一介电材料来形成隔离沟槽。在一些实施例中，第一介电材料可为氧化物。可保形地沉积介电材料。第一介电材料可沉积为在1nm到5nm范围中的厚度。在一些实施例中，第一介电材料可沉积为3nm的厚度。
在框560处，方法556可包含通过在第一介电材料上沉积第二介电材料来形成隔离沟槽。根据实施例，第二介电材料可经沉积而具有相对于到存取装置的邻近作用区的沟道偏置的负偏置。可使用化学气相沉积来将材料沉积在介电材料上方。在一些实施例中，第二电介质可经沉积以部分地填充沟槽。第二电介质可沉积为在1nm到5nm范围中的厚度。在一些实施例中，第二介电材料可为AlOx。第二介电材料可用于静电控制邻近沟道的阈值电压。
在框562处，方法556可包含通过在第二介电材料上沉积第三介电材料来形成隔离沟槽，第二介电材料具有相对于沟道的负偏置。在一些实施例中，第三电介质为牺牲材料。在一些实施例中，第三介电材料可为氧化物或氮化物。在一些实施例中，第三介电材料可由与第一介电材料不同的材料形成。
在框564处，方法556可包含通过在开口中沉积第四介电材料来形成隔离沟槽。根据各种实施例，第四电介质可经沉积以填充沟槽。在一些实施例中，第四电介质可为氧化物或氮化物。然而，实施例并不受限于此且第四电介质可由其它材料形成。
图6是根据本发明的若干个实施例用于制作隔离沟槽的实例方法666的流程图。除非明确陈述，否则本文中所描述的方法的元件不约束为特定次序或序列。此外，本文中所描述的若干个方法实施例或其元件可在相同时间点或基本上相同时间点处执行。
在框667处，方法666可包含在衬底中形成第一源极/漏极区域及第二源极/漏极区域。第一源极/漏极区域与第二源极/漏极区域可由沟道分离。在框668处，方法666可包含通过在衬底结构中蚀刻开口来形成相邻沟道的隔离沟槽。可使用光刻来图案化衬底结构且可使用后续蚀刻来形成开口。
在框670处，方法666可包含通过将第一介电材料保形地沉积到开口中来形成隔离沟槽。第一介电材料可用作扩散阻挡层以防止材料(例如第二介电材料)扩散到衬底材料中。在一些实施例中，第一介电材料可沉积为在1nm到5nm范围中的厚度。
在框672处，方法666可包含通过将第二介电材料沉积在第一介电材料上方来形成隔离沟槽。第二介电材料可具有导电偏置，所述导电偏置与沟道的导电偏置相反。在一些实施例中，第二介电材料可为氧化铝。可使用原子层沉积来将氧化铝沉积在第一介电材料上方。将氧化铝选择性地沉积到隔离沟槽中可调整邻近沟道的阈值电压。
在框674处，方法666可包含通过将第三介电材料沉积在第二介电材料上方来形成隔离沟槽。第三介电材料可为牺牲介电材料。第三介电材料可提供用于使第二介电材料凹入的控制。
在框676处，方法666可包含从隔离沟槽的开口移除第三介电材料的部分。此蚀刻可为选择性干式蚀刻工艺。在框676处，方法666可包含使用湿式蚀刻工艺使第二介电材料凹入于开口中。第二介电材料可凹入到从存取装置的底部所测量的邻近存取装置高度的10％到20％的高度。
图7是根据本发明的若干个实施例用于实施实例半导体制作工艺的系统750的功能框图。结合图7使用的编号惯例并不遵循早些时候引入的适用于图1到6的编号惯例及序列。系统750可包含处理设备751。处理设备751可经配置以使得能够在半导体装置的制作期间在半导体装置上形成结构材料及/或从其移除结构材料。
图7图解说明可在半导体制作工艺中使用的实例处理设备751。处理设备751可包含用以围封组件的室752，所述组件经配置以对若干个半导体装置执行沉积及/或蚀刻操作。室752可进一步围封用以固持一批半导体晶片754的载体753。处理设备751可包含及/或与工具相关联，举例来说，所述工具包含经配置以在半导体制作序列中的每一点处引入及移除如本文中所描述的适当蚀刻化学物质的泵单元755及吹扫单元756。处理设备751可进一步包含经配置以在制作序列中的点中的每一者处将室752维持在适当温度处的温度控制单元757。系统750可包含经配置以在制作序列期间执行特定工艺(例如，湿式蚀刻工艺、干式蚀刻工艺及/或沉积工艺以及其它工艺)的若干个室752。
系统750可进一步包含控制器758。控制器758可包含或关联于用于举例来说将沟槽中的介电材料形成到通过存取线的实施的电路及/或编程。介电材料具有与到相邻存取装置的沟道区域的导电性相反的偏置。控制器758对此些沉积、移除及蚀刻操作的调整可控制在处理设备751中形成的半导体装置的临界尺寸(CD)。
主机可经配置以产生与在半导体装置的沟槽的底部区域处衬底材料的移除期间保护柱及邻近沟槽的顶部区域相关的指令。主机的实例在图8中展示于858处，尽管实施例不限于耦合到图8中所展示的存储器系统862。指令可经由主机接口860发送到处理设备751的控制器758。指令可至少部分地基于由主机702存储的，经由来自另一存储系统(未展示)的输入提供的及/或经由来自用户(例如，人类操作者)的输入提供的以及其它可能性的按比例缩放偏好(例如，在数字及/或结构上界定的梯度中)。控制器758可经配置使得能够输入指令及按比例缩放偏好以界定将由处理设备751实施的半导体装置的制作的CD。
按比例缩放偏好可确定柱的顶部区域、柱的侧壁、柱的宽度、沟槽的宽度及/或沟槽的深度的最终结构(例如，CD)。特定CD可由经由指令输入的特定按比例缩放偏好实现。控制器758接收及实施按比例缩放偏好可导致处理设备751相应地调整钝化材料的沉积时间，调整钝化材料的覆盖区、高度及/或体积，调整对钝化材料执行的修整方向及/或修整时间，及/或调整对衬底材料执行的冲孔蚀刻方向及/或冲孔蚀刻时间，以及调整其它可能的按比例缩放偏好的其它实施方案。
在若干个实施例中，控制器758可经配置以将硬件用作控制电路。举例来说，此控制电路可为具有逻辑的特殊应用集成电路(ASIC)，以经由用于邻近沟槽形成柱，连同在柱及沟槽上形成钝化材料及从柱及沟槽移除钝化材料的相关联沉积及蚀刻工艺控制制作步骤。
控制器758可经配置以接收指令并引导操作的执行以执行如结合图5到6所描述的隔离沟槽制作方法。
图8是计算系统856的功能框图，所述计算系统包含根据本发明的一或多个实施例的至少一个存储器系统862。结合图8使用的编号惯例并不遵循早些时候引入的适用于图1到6的编号惯例及序列。举例来说，存储器系统862可为固态驱动器(SSD)。
在图8中所图解说明的实施例中，存储器系统862包含存储器接口864、若干个存储器装置868-1…868-N，且控制器866可选择地耦合到存储器接口864及存储器装置868-1…868-N。存储器接口864可用于在存储器系统862与例如主机858的另一装置之间传达信息。主机858可包含处理器(未展示)。如本文中所使用，“处理器”可为若干个处理器，例如并行处理系统、若干个协同处理器等。实例主机可包含或在膝上型计算机、个人计算机、数码相机、数字记录装置及回放装置、移动电话、PDA、存储卡读卡器、接口集线器等等中实施。此主机858可与使用(举例来说)在851处展示并结合图8描述的处理设备对半导体装置及/或SSD执行的制作操作相关联。
在若干个实施例中，主机858可与主机接口860相关联(例如，包含或耦合到主机接口)。主机接口860可使得能够输入按比例缩放偏好(例如，在数字及/或结构上界定的梯度中)以界定将由处理设备851实施的(举例来说)存储器装置(例如，如在868处所展示)及/或形成于其上的存储器单元阵列(例如，如在870处所展示)的最终结构或中间结构的临界尺寸(CD)。阵列包含具有根据本文中所描述的实施例形成的隔离沟槽的晶体管。按比例缩放偏好可经由由主机858存储的若干个偏好的输入，来自另一存储系统(未展示)的偏好的输入及/或用户(例如，人类操作者)的偏好的输入而提供到主机接口860。
存储器接口864可呈标准化物理接口的形式。举例来说，当存储器系统862用于计算系统856中的信息(例如，数据)存储时，存储器接口864可为串行高级技术附件(SATA)接口、高速外围组件互连(PCIe)接口或通用串行总线(USB)接口以及其它物理连接器及/或接口。然而，一般来说，存储器接口864可提供用于在存储器系统862的控制器866与主机858之间传递控制、地址、信息、按比例缩放偏好及/或其它信号的接口(例如，经由主机接口860)。
举例来说，控制器866可包含固件及/或控制电路(例如，硬件)。控制器866可操作地耦合或包含于与存储器868-1…868-N中的一或多者相同的物理装置(例如，裸片)上。举例来说，控制器866可为或可包含ASIC，作为可操作地耦合到包含存储器接口864及存储器装置868-1…868-N的电路(例如，印刷电路板)的硬件。另一选择是，控制器866可包含于可通信地耦合到包含存储器装置868-1…868-N中的一或多者的物理装置(例如，裸片)的单独物理装置上。
控制器866可与存储器装置868-1…868-N通信以引导操作以感测(例如，读取)、编程(例如，写入)及/或擦除信息以及用于管理存储器单元的其它功能及/或操作。控制器866可具有电路，所述电路可包含若干个集成电路及/或离散组件。在若干个实施例中，控制器866中的电路可包含用于控制跨越存储器装置868-1…868-N的存取的控制电路及/或用于在主机858与存储器系统862之间提供翻译层的电路。
举例来说，存储器装置868-1…868-N可包含若干个存储器阵列870(例如，易失性及/或非易失性存储器单元阵列)。举例来说，存储器装置868-1…868-N可包含(例如)经构造以包含感测线触点的实例存储器装置的一部分的存储器单元阵列。至少一个阵列包含具有根据本文中所揭示的实施例形成的栅极结构的晶体管。将了解，在存储器装置868-1…868-N的存储器阵列870中的存储器单元可在RAM架构(例如，DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、快闪架构(例如，NAND、NOR等)、三维(3D)RAM及/或快闪存储器单元架构，或包含柱及邻近沟槽的一些其它存储器阵列架构中。
存储器装置868可形成于相同裸片上。存储器装置(例如，存储器装置868-1)可包含形成于裸片上的一或多个存储器单元阵列870。存储器装置可包含与形成于裸片或其部分上的一或多个阵列870相关联的感测电路872及控制电路874。感测电路872可用于确定(感测)存储在阵列870的行中的特定存储器单元处的特定数据值(例如，0或1)。除了响应于来自主机858及/或主机接口860的命令引导数据值的存储、擦除等之外，控制电路874还可用于引导感测电路872感测特定数据值。命令可经由存储器接口864直接发送到控制电路874或经由控制器866发送到控制电路874。
图8中所图解说明的实施例可包含未图解说明的额外电路以便不模糊本发明的实施例。举例来说，存储器装置868可包含用以锁存通过I/O电路经由I/O连接器提供的地址信号的地址电路。地址信号可由行解码器及列解码器接收及解码以存取存储器阵列870。将了解，地址输入连接器的数目可取决于存储器装置868及/或存储器阵列870的密度及/或架构。
在本发明的以上详细说明中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不违背本发明的范围的情况下做出工艺、电及/或结构改变。
应理解，本文中所使用的术语仅出于描述特定实施例的目的，且不打算为限制性的。如本文中所使用，单数形式“一(a)”、“一(an)”及“所述(the)”包含单数及复数参考物，除非上下文另有明确规定，“若干个”、“至少一个”及“一或多个”也是如此(例如，若干个存储器阵列可指一或多个存储器阵列)，而“多个”打算指一个以上此类事物。此外，词语“可(can)”及“可(may)”遍及本申请案以宽松的意义(即，有可能、能够)而非强制性意义(即，必须)而使用。术语“包含”及其派生词意指“包含但不限于”。术语“耦合(coupled)”及“耦合(coupling)”意指物理上直接或间接连接，且除非另有陈述，否则可视情况包含用于存取及/或移动(传输)指令(例如，控制信号、地址信号等)及数据的无线连接。
虽然本文中已图解说明及描述了包含与在用于感测线触点的作用区上方图案化材料相关的半导体材料、下伏材料、结构材料、介电材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口，以及其他材料及组件的组合及配置，但本发明的实施例不限于本文中明确叙述的那些组合。除了本文中所揭示的那些组合及配置，与在用于感测线触点的作用区上方图案化材料相关的半导体材料、下伏材料、结构材料、介电材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口，以及其他材料及组件的其它组合及配置也明确包含于本发明的范围内。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的修改或变化形式。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及工艺的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书，连同授权此些权利要求书的等效内容的全部范围来确认。
在前述实施方式中，出于简化本发明的目的，将一些特征一起分组于一单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如以下权利要求书反映：发明性标的物在于少于一单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。
Claims (25)
1.一种与半导体装置中的沟道导电相关的设备，其包括：
第一源极/漏极区域(116-1、116-2、278-1、278-2)及第二源极/漏极区域(112-1、112-2、280、280-1)，其形成于衬底(124、324、424)中以形成所述设备的作用区(290、291)，其中所述第一源极/漏极区域(116-1、116-2、278-1、278-2)与所述第二源极/漏极区域(112-1、112-2、280、280-1)由沟道(135)分离；
栅极(106、136、306、336)，其与所述沟道(135)相对；
感测线(133)，其耦合到所述第一源极/漏极区域(116-1、116-2、278-1、278-2)；
存储节点(131)，其耦合到所述第二源极/漏极区域(112-1、112-2、280、280-1)；及
隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)，其邻近于所述作用区(290、291)，其中所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)包含具有导电偏置的介电材料(108、308、408)，所述导电偏置与所述作用区(290、291)中的所述沟道(135)的所述导电偏置相反，其中：
所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)的深度大于在其中形成所述设备的所述栅极(106、136、306、336)的沟槽(101-1、101-N、301-1、301-N)的深度；且
所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)包含形成于所述介电材料(108、308、408)上的通过存取线(106、136、282-1、282-2、282-3、282-4、282-5)。
2.根据权利要求1所述的设备，其中所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)中的所述介电材料(108、308、408)为氧化铝AlOx。
3.根据权利要求1所述的设备，其中所述作用区(290、291)中的所述沟道(135)的所述导电偏置为具有正导电电荷的p型沟道(135)，且所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)中的所述介电材料(108、308、408)的所述导电偏置为负固定电荷。
4.根据权利要求1所述的设备，其中所述设备为掩埋式凹入存取装置BRAD(102、104)。
5.根据权利要求4所述的设备，其中所述BRAD(102、104)是动态随机存取存储器DRAM阵列(870)的一部分。
6.根据权利要求4所述的设备，其中所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)中的所述介电材料(108、308、408)包含在所述BRAD(102、104)的所述栅极(106、136、306、336)的底部部分之上的部分。
7.根据权利要求2所述的设备，其中所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)中的所述AlOx(108、308、408)的高度上升超过所述栅极(106、136、306、336)的底部部分达所述栅极(106、136、306、336)的总高度的10％到20％。
8.根据权利要求4所述的设备，其中所述BRAD(102、104)的所述沟道(135)未经掺杂，且对于相同值的所施加阈值电压(Vt)，具有比具有硼掺杂沟道(135)的相同尺寸设备低的存储节点结电场(单元结电场)。
9.根据权利要求1所述的设备，其中所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)具有在15:1到20:1范围中的纵横比。
10.一种与半导体装置中的沟道导电相关的方法，其包括：
通过以下操作形成隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)：
在半导体制作工艺中，在半导体材料(124、324、424)中形成开口(445-1、445-N)；
在所述开口(445-1、445-N)中沉积第一介电材料(117、317、417)；
在所述开口(445-1、445-N)中所述第一介电材料(117、317、417)上沉积第二介电材料(108、308、408)，其中：
所述第二介电材料(108、308、408)具有相对于到邻近存取装置(102、104)的作用区(290、291)的沟道(135)偏置的负偏置；
所述第二介电材料(108、308、408)是与所述第一介电材料(117、317、417)不同的材料；及
所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)中的所述第二介电材料(108、308、408)的高度上升超过所述邻近存取装置(102、104)的所述沟道的底部部分，其中在所述半导体材料(124、324、424)中形成所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)的深度大于在所述半导体材料(124、324、424)中形成所述邻近存取装置(102、104)的深度；
在所述第二介电材料(108、308、408)上沉积通过存取线材料(106、136、282-1、282-2、282-3、282-4、282-5)；
在所述通过存取线材料(106、136、282-1、282-2、282-3、282-4、282-5)上沉积第三介电材料(405)，其中所述第三介电材料(405)为牺牲材料；及
在所述开口(445-1、445-N)中沉积第四介电材料(447)。
11.根据权利要求10所述的方法，其进一步包括将氧化铝AlOx作为所述第二介电材料(108、308、408)保形地沉积在所述第一介电材料(117、317、417)上。
12.根据权利要求11所述的方法，其进一步包括使用原子层沉积ALD工艺来沉积所述第二介电材料(108、308、408)。
13.根据权利要求10所述的方法，其进一步包括通过以下操作控制所述负偏置相对于所述邻近存取装置的所述沟道(135)的位置：
控制所述开口(445-1、445-N)的深度；
控制沉积在所述开口(445-1、445-N)中的所述第一介电材料(117、317、417)的量；及
控制沉积在所述开口(445-1、445-N)中的所述第二介电材料(108、308、408)的量。
14.根据权利要求13所述的方法，其进一步包括使用干式蚀刻工艺选择性地蚀刻所述第二介电材料(108、308、408)及所述第三介电材料(405)。
15.根据权利要求14所述的方法，其进一步包括使用湿式蚀刻工艺选择性地蚀刻所述第二介电材料(108、308、408)及所述第三介电材料(405)，以移除所述第三介电材料(405)的部分并使所述第二介电材料(108、308、408)凹入所述开口(445-1、445-N)中。
16.根据权利要求15所述的方法，其进一步包括将所述开口(445-1、445-N)中的所述第一介电材料(117、317、417)沉积为在从1纳米nm到5nm范围中的高度。
17.根据权利要求10所述的方法，其中沉积所述第一介电材料(117、317、417)及所述第四介电材料(447)包括沉积氧化物。
18.根据权利要求10所述的方法，其进一步包括：
沉积低介电常数(k)材料作为所述第一介电材料(117、317、417)及所述第四介电材料(447)；及
沉积高介电常数(k)作为所述第二介电材料(108、308、408)。
19.一种与半导体装置中的沟道导电相关的方法，其包括：
在衬底(124、324、424)中形成存取装置(102、104)，所述存取装置具有第一源极/漏极区域(116-1、116-2、278-1、278-2)及第二源极/漏极区域(112-1、112-2、280、280-1)，其中所述第一源极/漏极区域(116-1、116-2、278-1、278-2)与所述第二源极/漏极区域(112-1、112-2、280、280-1)由沟道(135)分离；
通过以下操作形成相邻所述沟道(135)及所述存取装置(102、104)的隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)：
在所述衬底(124、324、424)中蚀刻开口(445-1、445-N)；
将第一介电材料(117、317、417)保形地沉积到所述开口(445-1、445-N)中；
在所述开口(445-1、445-N)中所述第一介电材料(117、317、417)上沉积第二介电材料(108、308、408)，其中：
所述第二介电材料(108、308、408)具有与所述沟道(135)的导电偏置相反的导电偏置；
所述第二介电材料(108、308、408)是与所述第一介电材料(117、317、417)不同的材料；
所述第二介电材料(108、308、408)沉积在所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)的底部部分中；及
所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)中的所述第二介电材料(108、308、408)的高度上升超过所述沟道(135)的底部部分达所述存取装置(102、104)的作用区的总高度的10％到20％，其中在所述衬底中形成所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)的深度大于在所述衬底(124、324、424)中形成所述存取装置(102、104)的深度；及
在所述第二介电材料(108、308、408)上沉积通过存取线材料(106、136、282-1、282-2、282-3、282-4、282-5)；
在所述开口(445-1、445-N)中所述第二介电材料(108、308、408)上沉积第三介电材料(405)，其中所述第三介电材料(405)为牺牲介电材料；
使用选择性干式蚀刻工艺移除所述第三介电材料(405)的部分；及
使用湿式蚀刻工艺使所述第二介电材料(108、308、408)凹入所述开口(445-1、445-N)中。
20.根据权利要求19所述的方法，其进一步包括沉积氧化铝ALOX(108、308、408)作为所述第二介电材料(108、308、408)。
21.根据权利要求20所述的方法，其进一步包括使用原子层沉积以在所述第一介电材料(117、317、417)上方沉积所述ALOX(108、308、408)。
22.根据权利要求21所述的方法，其进一步包括选择性地沉积所述ALOX(108、308、408)以调整所述沟道(135)的阈值电压(Vt)。
23.根据权利要求19所述的方法，其进一步包括使用所述隔离沟槽(107-1、107-N、307-1、307-N、407-1、407-N)中的所述经沉积第二介电材料(108、308、408)静电控制所述沟道(135)的阈值电压(Vt)。
24.根据权利要求23所述的方法，其中：
形成所述存取装置(102、104)包括形成具有未经掺杂沟道(135)的掩埋式凹入存取装置BRAD(102、104)；且
其中使用所述经沉积第二介电材料(108、308、408)静电控制所述沟道(135)的所述Vt包括静电控制所述BRAD(102、104)的所述沟道(135)的底部处的所述阈值电压(Vt)。
25.根据权利要求19所述的方法，其进一步包括：
当使所述第二介电材料(108、308、408)凹入时，从所述开口(445-1、445-N)移除所述第三介电材料(405)的其余部分；及
在所述开口(445-1、445-N)中所述第二介电材料(108、308、408)上沉积第四介电材料(447)以填充所述开口(445-1、445-N)。
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