TW201310623A - 垂直式非動態隨機存取記憶體結構 - Google Patents

Abstract

一種垂直式非動態隨機存取記憶體結構，包含有一基底、至少一設置於該基底表面的位元線、複數間隔設置於該位元線上並形成複數容置凹槽的柱狀體、複數與該柱狀體連接的靜態儲存元件以及複數分別形成於複數該容置凹槽內並相互獨立的閘極，該閘極與相鄰的該柱狀體及該位元線間隔有該介電層，且複數該閘極之間不相連。本發明利用設置於該柱狀體兩側的兩個獨立閘極控制作為電晶體的該柱狀體之導通狀態，避免於最小線寬越來越細的現代製程技術使用蝕刻技術，藉此解決蝕刻金屬線所形成之閘極無法適用於最小線寬要求漸趨細微的未來製程的問題。

Description

垂直式非動態隨機存取記憶體結構

   本發明係有關一種隨機存取記憶體結構，尤指一種垂直式非動態隨機存取記憶體結構。

   半導體製程技術的不斷精進，一方面大幅縮小了電子元件的尺寸，另一方面亦大幅縮減了電子元件之製造成本。而歷年所使用之半導體製程技術僅限制於基板上以蝕刻、離子佈值、佈線等方式形成平面式的半導體結構，而最小晶片之尺寸已能達到6F2的大小。但目前此類技術隨著最小線寬（Feature Size）之發展速度漸趨於平緩而無法顯著的縮小半導體於晶圓上所佔用的面積。於是，垂直式（或稱為立體式）的半導體製程技術漸趨發展，其係利用將半導體垂直成長於晶圓上的方式減少電晶體於晶圓表面上所佔用的面積，而更進一步的將晶片尺寸縮小到4F2。如美國專利公告第7326611號之「DRAM arrays, vertical transistor structures and methods of forming transistor structure and DRAM Array」，以及美國專利公開第20050190617號之「Folded bit line DRAM with vertical ultra thin body transistors」，其分別揭露了垂直式的柱狀電晶體（Vertical Pillar Transistor）架構以及其製作方法及過程，其中於柱狀體（Pillar）旁形成閘極（gate material）以控制作為電晶體使用的柱狀體之導通與否，其通常是以蝕刻金屬線而形成兩相互不接觸並貼附該柱狀體的閘極。但隨著最小線寬已經降到40奈米（nm）以下的現今技術中，蝕刻金屬線以形成為於該柱狀體兩側的閘極因為其厚度控制不易，而受到了極大的挑戰。

   因此如美國專利公開第20090256187號之「SEMICONDUCTOR DEVICE HAVING VERTICAL PILLAR TRANSISTORS AND METHOD FOR MANUFACTURING THE SAME」，其揭露一種僅設置於柱狀體單側的閘極，其係利用蝕刻該柱狀體的方式形成一凹槽，接著再將金屬形成於該凹槽內形成閘極，其雖揭露了一種不同於以往的製作方式，避免針對金屬線進行蝕刻而較難控制金屬線之厚度的問題，但其同樣必須利用蝕刻方式完成閘極之設置，且蝕刻該柱狀體形成凹槽的方式同樣的也具有相當的難度。

   本發明之主要目的，在於解決於最小線寬小於40奈米以下的製程技術中，電晶體之閘極製作困難的問題。

   為達上述目的，本發明提供一種垂直式非動態隨機存取記憶體結構，包含有一基底、至少一設置於該基底表面的位元線、複數間隔設置於該位元線上並形成複數容置凹槽的柱狀體、一形成於該容置凹槽的表面的介電層、複數靜態儲存元件，以及複數分別形成於複數該容置凹槽內並相互獨立的閘極。該柱狀體具有一相鄰該位元線的連接端以及一遠離該連接端的頂端，而複數該靜態儲存元件形成於複數該柱狀體之頂端，該閘極與相鄰的該柱狀體及該位元線間隔有該介電層，且複數該閘極之間不相連。

   藉由連接於該柱狀體兩側的閘極於同時通以一導通電壓時，才會使得作為電晶體的該柱狀體電性導通，而使該靜態儲存元件與該位元線電性連接，以進行儲存或提取資料。若其中一側的閘極通以一截止電壓時，則該柱狀體電性截止，使得該靜態儲存元件與該位元線斷開電性連接，停止儲存或提取資料。並且由於是使用靜態儲存元件，因而儲存之資料並不會因為漏電流問題而有資料損毀或誤差的問題。

   由上述說明可知，本發明透過兩相互獨立而形成於該容置凹槽內的該閘極分別由該柱狀體的兩側控制作為電晶體使用的該柱狀體之電性導通狀態，避免使用蝕刻製程製作閘極可能影響閘極厚度控制不易的問題，藉由簡化閘極的製程步驟，而可施作於各式最小線寬的電晶體閘極，尤其可特別適用於最小線寬小於40奈米以下的製程技術中。

   有關本發明之詳細說明及技術內容，現就配合圖式說明如下：

   請參閱「圖1」所示，其係本發明一較佳實施例之剖面結構示意圖，如圖所示：本發明係為一種垂直式非動態隨機存取記憶體結構，包含有一基底10、至少一設置於該基底10表面的位元線20、複數間隔設置於該位元線20上並形成複數容置凹槽31的柱狀體30、一形成於該容置凹槽31表面的介電層40、複數靜態儲存元件50，以及複數分別形成於複數該容置凹槽31內並相互獨立的閘極60。該基底10及該柱狀體30之材質可為矽或鍺等，該柱狀體30具有一相鄰該位元線20的連接端32以及一遠離該連接端32的頂端33，該柱狀體30之頂端33形成一源極/汲極，該連接端32則相對該頂端33形成一汲極/源極，而分別與該靜態儲存元件50以及該位元線20連接。以本實施例說明，該柱狀體30之頂端33及連接端32係以摻雜一摻雜元素的方式形成該源極/汲極，該摻雜元素舉例來說係可為2A、3A、5A或6A族元素，而可作為P型或N型的電晶體，而由於形成該源極/汲極之方法以及位置有許多種方式，且非為本發明之重點，在此便不詳加說明之。而複數該靜態儲存元件50形成於複數該柱狀體30之頂端33，該閘極60與相鄰的該柱狀體30及該位元線20間隔有該介電層40，且複數該閘極60之間不相連，該介電層40之材質例如可為氧化矽、二氧化矽、氮化矽或是高介電係數材料等。而本發明中所稱之閘極60，係對應作為電晶體使用之該柱狀體30而言，該閘極60係用以控制該柱狀體30之電性導通狀況，而該閘極60係以垂直該位元線20的方式設置於該容置凹槽31內，並且與該字元線20形成棋盤式陣列，因而該閘極60係作為記憶體中之字元線使用。

   請配合參閱「圖2A」所示，於該基底10之位元線20上形成複數該柱狀體30，而該些柱狀體30之間相互間隔而形成複數該容置凹槽31，其中該位元線20係可以埋入金屬線的方式形成於該基底10的表面，亦可以利用離子佈值的方式形成於該基底10的表面，接著如「圖2B」所示，形成一介電層40於該容置凹槽31之表面，而後再將複數閘極60設置於該容置凹槽31內，如「圖2C」，最後如「圖2D」，再將該靜態儲存元件50形成於該柱狀體30之頂端33。

   而本發明之操作方式請配合參閱「圖3」，需先說明的是，複數該柱狀體30分別具有設置於該柱狀體30兩側的一第一側壁34及一第二側壁35，且該第一側壁34及該第二側壁35皆垂直該位元線20，而本實施例中之複數柱狀體30分別以第一柱狀體30a、第二柱狀體30b及第三柱狀體30c作為舉例說明，該第一柱狀體30a、該第二柱狀體30b及該第三柱狀體30c分別間隔設置於該位元線20上，且該第一柱狀體30a與該第二柱狀體30b之間之容置凹槽31a容置有一第一閘極60a，同樣地，該第二柱狀體30b與該第三柱狀體30c之間的容置凹槽31b容置有該第二閘極60b。而該第三柱狀體30c之第二側壁35旁的容置凹槽31c則設置有一第三閘極60c。該第二柱狀體30b之第一側壁34及第二側壁35分別連接有該第一閘極60a以及該第二閘極60b。當該第一閘極60a及該第二閘極60b皆接收到一導通電壓Von而使該第二柱狀體30b處於一導通狀態，讓該頂端33及該連接端32之間電性導通，因而分別與該連接端32及該頂端33連接的該位元線20以及該靜態儲存元件50則電性連接以進行資料的儲存或提取。除此之外，例如該第三閘極60c接收到的為一截止電壓Voff，於該第二閘極60b及該第三閘極60c之間的該第三柱狀體30c則處於一截止狀態，該頂端33及該連接端32之間電性不導通。其中，該截止電壓Voff為一負電壓，該導通電壓Von則為一正電壓，該截止電壓Voff以及該導通電壓Von可分別為相反數，藉此增加導通之臨界電壓值(Voltage Threshold)以避免因為誤導通而有訊號讀取錯誤或儲存錯誤的問題。而配合該柱狀體30之摻雜元素的不同，可為N型電晶體或P型電晶體，該截止電壓Voff以及該導通電壓Von亦可分別為正電壓以及負電壓。

   換句話說，若要將本發明作為電晶體使用的該柱狀體30設定於導通狀態時，則位於該柱狀體30兩側的閘極60必須皆接收到導通電壓Von，才會使得該柱狀體30兩端的源極/汲極之間產生電性通道而導通；若位於該柱狀體30兩側的閘極60中只要有一個為截止電壓Voff時，則會避免該柱狀體30兩端的該源極/汲極產生電性通道而導通。當然地，若該柱狀體30兩側的閘極60皆為截止電壓Voff，則該柱狀體30仍然為截止狀態。

   另外，請配合參閱「圖4」所示，該第一截止電壓曲線71之截止電壓為：-1（伏特），該第二截止電壓曲線72之截止電壓為：-2（伏特），該第三截止電壓曲線73之截止電壓為：-3（伏特），相較於參考曲線70，該第三截止電壓曲線73所造成之臨界值電壓明顯高於其他兩者之曲線，代表相為異號的該導通電壓Von以及該截止電壓Voff可有效的避免因為該柱狀體30單側的閘極60為導通電壓Von時造成的單側導通問題，並且該截止電壓Voff及該導通電壓Von之電壓差越大，則臨界電壓值越大，亦即說明了該柱狀體30之導通狀態與截止狀態相對的明顯，而可符合實際狀況的使用需求，而由於本發明使用的是靜態的存取記憶體，因此亦降低漏電狀況的發生，而不會影響到資料的正確性。其中「圖4」之x軸座標分別標示有0、δ、2δ、3δ、4δ（伏特），其分別為倍數增加，藉此作為軸座標之數值準位。而由於該柱狀體30之摻雜元素，使得該柱狀體30為N型電晶體或P型電晶體，因而該導通電壓Von及該截止電壓Voff可以是正電壓或負電壓。

   綜上所述，由於本發明透過兩相互獨立而形成於該容置凹槽31內的該閘極60，分別由該柱狀體30的兩側控制作為電晶體使用的該柱狀體30之電性導通狀態，避免使用蝕刻製程製作閘極60可能影響閘極60厚度控制不易的問題，藉由簡化閘極的製程步驟，而可施作於製程能力允許下之各式最小線寬尺寸的電晶體閘極，尤其可特別適用於最小線寬小於40奈米以下的製程技術。並且，利用控制該截止電壓Voff以及該導通電壓Von之不同，提高臨界值電壓，避免誤導通的狀況發生，而有資料讀取錯誤的問題，藉此以符合實際使用狀況。因此本發明極具進步性及符合申請發明專利之要件，爰依法提出申請，祈 鈞局早日賜准專利，實感德便。

   以上已將本發明做一詳細說明，惟以上所述者，僅爲本發明之一較佳實施例而已，當不能限定本發明實施之範圍。即凡依本發明申請範圍所作之均等變化與修飾等，皆應仍屬本發明之專利涵蓋範圍內。

10．．．基底

20．．．位元線

30．．．柱狀體

30a．．．第一柱狀體

30b．．．第二柱狀體

30c．．．第三柱狀體

31、31a、31b、31c．．．容置凹槽

32．．．連接端

33．．．頂端

34．．．第一側壁

35．．．第二側壁

40．．．介電層

50．．．靜態儲存元件

60．．．閘極

60a．．．第一閘極

60b．．．第二閘極

60c．．．第三閘極

Von．．．導通電壓

Voff．．．截止電壓

70．．．參考曲線

71．．．第一截止電壓曲線

72．．．第二截止電壓曲線

73．．．第三截止電壓曲線

圖1，係本發明一較佳實施例之剖面結構示意圖。

圖2A至圖2D，係本發明一較佳實施例之製造流程示意圖。

圖3，係本發明一較佳實施例之操作使用示意圖。

圖4，係本發明一較佳實施例之量化標準差示意圖。

10．．．基底

20．．．位元線

30．．．柱狀體

31．．．容置凹槽

32．．．連接端

33．．．頂端

34．．．第一側壁

35．．．第二側壁

40．．．介電層

50．．．靜態儲存元件

60．．．閘極

Claims (9)

1. 一種垂直式非動態隨機存取記憶體結構，包含有：
   一基底；
   至少一設置於該基底表面的位元線；
   複數間隔設置於該位元線上並形成複數容置凹槽的柱狀體，該柱狀體具有一相鄰該位元線的連接端以及一遠離該連接端的頂端；
   一介電層，形成於該容置凹槽的表面；複數靜態儲存元件，形成於複數該柱狀體之頂端；及
   複數分別形成於複數該容置凹槽內並相互獨立的閘極，該閘極與相鄰的該柱狀體及該位元線間隔有該介電層，且複數該閘極之間不相連。
2. 如申請專利範圍第1項所述之垂直式非動態隨機存取記憶體結構，其中該柱狀體更具有分別設置於該柱狀體兩側的一第一側壁及一第二側壁，且該第一側壁及該第二側壁皆垂直該位元線。
3. 如申請專利範圍第2項所述之垂直式非動態隨機存取記憶體結構，其中該柱狀體之頂端形成一源極/汲極，而該連接端則相對該頂端形成一汲極/源極，且分別與該靜態儲存元件以及該位元線連接。
4. 如申請專利範圍第3項所述之垂直式非動態隨機存取記憶體結構，其中係以摻雜一摻雜元素的方式於該柱狀體之頂端及連接端而形成該源極/汲極。
5. 如申請專利範圍第4項所述之垂直式非動態隨機存取記憶體結構，其中該摻雜元素係為源自於由2A、3A、5A及6A族元素所組成之群組。
6. 如申請專利範圍第3項所述之垂直式非動態隨機存取記憶體結構，其中該第一側壁與該第二側壁分別對應一第一閘極以及一第二閘極，並當該第一閘極及該第二閘極皆接收到一導通電壓而使該柱狀體處於一導通狀體，讓該頂端及該連接端之間電性導通。
7. 如申請專利範圍第6項所述之垂直式非動態隨機存取記憶體結構，其中該第一閘極或該第二閘極接收到一截止電壓而使該柱狀體處於一截止狀態，該頂端及該連接端之間電性不導通。
8. 如申請專利範圍第7項所述之垂直式非動態隨機存取記憶體結構，其中該截止電壓與該導通電壓分別為一正電壓及負電壓。
9. 如申請專利範圍第7項所述之垂直式非動態隨機存取記憶體結構，其中該截止電壓與該導通電壓分別為一負電壓及正電壓。