CN112119493A - 用于3d交叉点存储器降低时延并增加阵列大小的新阵列布局和编程方案 - Google Patents

用于3d交叉点存储器降低时延并增加阵列大小的新阵列布局和编程方案 Download PDF

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Abstract

一种三维存储器包括：布置成两个部分的位线触点，第一部分位线触点在靠近存储单元阵列的第一边缘的位置处耦接到位线，而第二部分位线触点在靠近存储单元阵列的第二边缘的位置处耦接到位线；以及，布置成两个部分的字线触点，第一部分字线触点在靠近存储单元阵列的第三边缘的位置处耦接到字线，而第二部分字线触点在靠近存储单元阵列的第四边缘的位置处耦接到字线。

Description

用于3D交叉点存储器降低时延并增加阵列大小的新阵列布局 和编程方案
技术领域
本公开内容总体上涉及三维电子存储器，并且更具体地，涉及提高三维交叉点(crosspoint)存储器的编程精度，减少三维交叉点存储器的读取和写入时延，以及增加三维交叉点存储器的片区(tile)尺寸。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。这样，平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决平面存储单元中的密度限制。
发明内容
当前披露的技术解决了存储器领域的当前状态的问题，并且提供了其它益处。根据该技术的一个方面，三维存储器包括以矩形或基本上矩形布置的存储单元阵列，所述存储单元阵列具有第一边缘、第二边缘、第三边缘和第四边缘，其中，所述第一边缘是与所述第二边缘相对的，而所述第三边缘是与所述第四边缘相对的；耦接到存储单元阵列的多条位线；耦接到存储单元阵列的多条字线；多个位线触点布置为第一部分位线触点和第二部分位线触点，其中，所述第一部分位线触点在靠近存储单元阵列的第一边缘的位置处耦接到多个位线单元，并且所述第二部分位线触点在靠近存储单元阵列的第二边缘的位置处耦接到多个位线单元；以及多个字线触点，所述多个字线触点被布置为第一部分字线触点和第二部分字线触点，其中，第一部分字线触点在靠近存储单元阵列的第三边缘的位置处耦接到多条字线，并且第二部分字线触点在靠近存储单元阵列的第四边缘的位置处耦接到多条字线。
根据本技术的另一方面，提供一种用于操作三维存储器的方法，所述三维存储器具有：以矩形或基本上矩形布置的存储单元阵列，所述存储单元阵列具有第一边缘、第二边缘、第三边缘和第四边缘，其中，第一边缘是与第二边缘相对的，而第三边缘是与第四边缘相对的；耦接到存储单元阵列的多条位线；耦接到存储单元阵列的多个字线；多个位线触点，被布置为第一部分位线触点和第二部分位线触点，其中，所述第一部分位线触点在靠近存储单元阵列的第一边缘的位置处耦接到多条位线，并且所述第二部分位线触点在靠近存储单元阵列的第二边缘的位置处耦接到多条位线；以及，多个字线触点，其被布置为第一部分字线触点和第二部分字线触点，其中，所述第一部分字线触点在靠近存储单元阵列的第三边缘的位置处耦接到多条字线，并且所述第二部分字线触点在靠近存储单元阵列的第四边缘的位置处耦接到多条字线。该方法包括：提供被布置为第一部分位线驱动电路和第二部分位线驱动电路的多个位线驱动电路，以及提供被布置为第一部分字线驱动电路和第二部分字线驱动电路的多个字线驱动电路，其中，第一部分位线驱动电路耦接到第一部分位线触点，第二部分位线驱动电路耦接到第二部分位线触点，并且其中，第一部分字线驱动电路耦接到第一部分字线触点，并且第二部分字线驱动电路耦接到第二部分字线触点；通过第一部分位线驱动电路的位线驱动电路之一和第二部分位线驱动电路的位线驱动电路之一来驱动每条位线；通过第一部分字线驱动电路的字线驱动电路之一和第二部分字线驱动电路的字线驱动电路之一来驱动每条字线。
附图的简要说明
当参照示例性实施例和附图的以下描述进行考虑时，将进一步明白本公开内容的前述方面、特征和优点，其中，同样的附图标记表示同样的元件。在描述附图中示出的本公开内容的示例性实施例时，为了清楚起见，可以使用具体术语。然而，本公开内容的方面不旨在限于所使用的具体术语。
图1是三维交叉点存储器的一部分的等距视图。
图2是先前的三维交叉点存储器的截面的平面图。
图3是通常与图2配置的一部分相对应的先前三维交叉点存储器的截面的平面图。
图4是先前的三维交叉点存储器的两个相邻存储片区的平面图。
图5A是与三维交叉点存储器的四个相邻存储片区相对应的四个存储单元阵列的平面图。
图5B是根据一个实施例的以相邻存储片区布置中的图5A的四个存储单元阵列的平面图。
图6是根据实施例的三维交叉点存储器的平面图。
图7A是根据一个实施例的多个位线和相应位线触点的平面图。
图7B是根据实施例的三维交叉点存储器的截面的等距视图。
具体实施方式
本技术应用于三维存储器领域。三维(3D)存储器的一般示例如图1所示。具体地，图1是三维交叉点存储器的截面的等轴视图。存储器包括存储单元5的第一层(或“第一阵列”)和存储单元10的第二层(或“第二阵列”)。在存储单元的第一阵列5和存储单元的第二阵列10之间是在X方向(或“水平方向”)上延伸的多个字线15。位于存储单元5的第一阵列的上方是沿着Y方向(或“垂直方向”)延伸的多个第一位线20，而位于存储单元10的第二阵列的下方是沿垂直方向延伸的多个第二位线25。此外，如能够从图中看出，位线-存储单元-字线-存储单元的顺序结构可以沿着Z方向(或“深度方向”)进行重复，以实现堆叠结构。无论如何，可以通过选择性地激活与单个存储单元相对应的字线和位线来访问该单元。
为了选择性地激活字线和位线，存储器包括字线解码器和位线解码器。字线解码器通过字线触点耦接到字线，并用于对字线地址进行解码，从而在寻址特定的字线时激活该线。类似地，位线解码器通过位线触点耦接到位线，并且用于对位线地址进行解码，使得在寻址特定的位线时激活该线。结合图2进一步讨论对字线解码器和触点的定位以及对位线解码器和触点的定位。
图2是先前结构的三维交叉点存储器的截面的平面图。该图描绘了如沿着深度方向观察的截面。该截面包括多个字线(例如，在水平方向上延伸的字线30)、多个顶部单元位线(例如，沿着垂直方向延伸并且与存储单元的顶部单元阵列(未图示)相对应的位线35)、以及多个底部单元位线(例如，沿着垂直方向延伸并且与存储单元的底部单元阵列(未图示)相对应的位线40)。字线、顶部单元位线和底部单元位线通常是根据20nm/20nm线/间隔(L/S)图案而形成的，并且形成在硅衬底上。此外，存储器可以采用互补金属-氧化物半导体(CMOS)技术。
图2的存储部分还包括字线触点区域45、顶部单元位线触点区域50和底部单元位线触点区域55。字线触点区域45是沿着垂直方向延长的，而顶部单元位线触点区域50和底部单元触点区域55是沿着水平方向延长的。字线触点区域45包括多个字线触点(例如，触点45a)，示出为由字线触点区域45包围的点。顶部单元位线触点区域50包括多个顶部单元位线触点(例如，触点50a)，示出为由顶部单元位线触点区域50包围的点。底部单元位线触点区域55包括多个底部单元位线触点(例如，触点55a)，示出为由底部单元位线触点区域55包围的点。
字线触点区域45包括多个字线解码器(未图示)。字线解码器通常符合字线触点区域并且通常沿着垂直方向延伸。字线解码器在字线触点处耦接到字线。顶部单元位线触点区域50包括多个顶部单元位线解码器(未图示)。顶部单元位线解码器通常符合顶部单元位线触点区域50并且通常沿着水平方向延伸。顶部单元位线解码器在顶部单元位线触点处耦接到顶部单元位线。底部单元位线触点区域55包括多个底部单元位线解码器(未图示)。底部单元位线解码器通常符合底部单元位线触点区域55，并且通常沿着水平方向延伸。底部单元位线解码器在底部单元位线触点处耦接到底部单元位线。
图3是通常对应于图2配置的先前三维交叉点存储器的截面的平面图。尽管两个图之间的元件的数量和相对位置不同，但是图3中的描述通常对应于图2中由周界60所标识的部分。从图3可以看出，该截面包括多个顶部单元位线(例如，顶部单元位线65)、多个底部单元位线(例如，底部单元位线70)、多个顶部单元位线触点(例如，顶部单元位线触点65a)、以及多个底部单元位线触点(例如，底部单元位线触点70a)。该截面还包括多个字线(例如字线75)和多个字线触点(例如，字线触点75a)。在图3的配置中，提供了顶部单元位线触点、底部单元位线触点和字线触点，以分别将顶部单元位线、底部单元位线和字线分别耦接到顶部单元位线开关(或“驱动器”)、底部单元位线开关和字线开关。如从图2和图3可以看出，每条位线通过单个位线触点耦接到单个位线驱动器，并且每个字线通过单个字线触点耦接到单个字线驱动器。结合图4进一步描述这种架构。
图4是先前的三维交叉点存储器的两个相邻的存储片区的平面图。为了清楚说明起见，仅示出了存储片区的底部单元阵列部分。更具体地，图4示出了第一存储片区80的底部单元阵列和第二存储片区85的底部单元阵列。为了便于描述，第一存储器80区块的底部单元阵列将被称为“第一存储片区80”和第二存储片区85的底部单元阵列将被称为“第二存储片区85”。
第一存储片区80包括位于该片区的相对于水平方向的中心的多个字线触点90。第一存储片区80还包括位于该片区的相对于垂直方向的中心的多个位线触点95，并且其布置在字线触点90的两侧。类似地，第二存储片区85包括：位于片区中的相对于水平方向的中心的多个字线触点100和位于片区中的相对于垂直方向的中心的多个位线触点105，并且其布置在字线触点100的两侧。存储块80和85是矩形的，其中，片区80具有水平边缘80a，而片区85具有水平边缘85a，并且位于使得它们沿着侧面80a和85a与彼此相邻。侧面80a和85a之间有空间107，因为片区是单独元件。
图4还示出了用于驱动片区80的位线的位线驱动器110和用于驱动片区80的字线的字线驱动器115。位线驱动器110通过位线触点95耦接到片区80的位线(未图示)。字线驱动器115通过字线触点90耦接到片区80的字线(未图示)。位线驱动器110包括多个位线驱动电路，一个位线驱动电路对应各自的位线，以及针对位线的驱动电路响应于针对该位线的位线解码器，并且基于位线解码器的输出来激活或去激活该位线，该输出则是转而基于输入到位线解码器的地址。类似地，字线驱动器115包括多个字线驱动电路，一个字线驱动电路对应各自的字线，并且针对字线的驱动电路响应于用于该字线的字线解码器，并且基于字线解码器的输出来激活或去激活字线，而所述字线解码器的输出则是转而基于输入到字线解码器的地址。通常，存储单元必须由100uA-200uA范围内的电流进行驱动才能读取或写入该单元。
在发明本技术时，已经认识到，先前存储片区的位线触点和字线触点的布置具有多个缺点。这些缺陷是由于将位线触点和字线触点布置在其相应的位线和字线的中间而引起的(如图2-4中所示)，或者将位线触点和字线触点布置在其相应的位线和字线的一端，并且通过一个位线触点集合和一个字线触点集合来驱动位线和字线。举一个例子，位线和字线上的电压降随着触点和目标存储单元之间线的长度增加而增加，并且可能导致目标单元处的编程电流不足，从而导致编程错误。此外，尝试补偿电压降可能导致沿着位线或字线的单元处的电流过大。并且当位线和字线具有高电阻时，问题特别严重。因此，先前布置要求使用由许多小存储片区组成的存储芯片，使得位线和字线的长度是可管理的。另外，先前布置通常采用更长的单元访问时间以便努力补偿低编程电流，从而增加了存储器时延。
鉴于先前配置的缺点，提供了本技术。参照图5A至图7B描述了该技术的实施例。
图5A是对应于三维交叉点存储器的四个相邻存储片区的四个存储单元阵列的平面图。图5B是根据一个实施例的布置在相邻存储片区中的图5A的四个存储单元阵列的平面图。附图示出了第一存储单元阵列120、第二存储单元阵列125、第三存储单元阵列130和第四存储单元阵列135。如图5B中所示，阵列120、125、130和135被布置到四个存储片区中：第一存储片区140、第二存储片区145、第三存储片区150和第四存储片区155。仅示出了存储片区140、145、150和155的底部单元阵列部分。
图5B的每个存储片区包括布置在两个部分中的位线触点和布置在两个部分中的字线触点。例如，存储片区155包括位线触点160并且包括字线触点165，所述位线触点160被布置为第一部分位线触点160a和第二部分位线触点160b，所述字线触点165被布置为第一部分字线触点165a和第二部分字线触点165b。此外，每个存储块是矩形或基本上矩形的，位线触点的部分被布置在片区的相对侧，而字线触点的部分被布置在片区的相对侧。例如，存储片区155的第一部分位线触点160a被布置成靠近存储片区155的第一边缘155a，存储片区155的第二部分位线触点160b被布置成靠近存储片区155的第二边缘155b，存储片区155的第一部分字线触点165a被布置在靠近存储片区155的第三边缘155c，而存储片区155的第二部分字线触点165b被布置成靠近存储片区155的第四边缘155d，其中，第一边缘155a是与第二边缘155b垂直相对的，而第三边缘155c是与第四边缘155d水平相对的。
另外，在图5B配置中，在相邻存储片区之间存在空间。例如，存储片区155的第一边缘155a是与存储片区150的边缘150a相邻的，并且在第一边缘155a和边缘150a之间存在空间170。
图5B的实施例具有相对于先前配置的多个优点。一个优点是减少了沿着位线和字线的电压降的影响。从而，提高了编程精度并且允许增加位线和字线的长度，并且随之增加了片区尺寸。通过在沿着每条线的两个点而不是沿着每条线的单个点处提供位线触点和字线触点，来实现这种优点。通过这种方式，本技术将沿每条线的最大电压降减小到当从单端驱动该线时经历的最大降压的1/4，并且将沿每条线的最大电压降减小到当从中心驱动该线时经历的最大降压的1/2。另一个优点是，位线驱动器和字线驱动器可以位于相邻的存储片区之间，并且容易被相邻的片区共享，因为给定的驱动器将靠近针对每个相邻片区的相应触点。还有一个优点是减少了存储器时延。由于本技术解决了电压降的问题以及相应的低编程电流问题，因此该技术允许减少存储单元访问时间，因为不再需要延长访问时间来补偿低编程电流。
现在参考图6，示出了根据一个实施例的三维交叉点存储器的平面图。具体地，该图示出了根据一个实施例的如何在存储片区之间共享位线驱动器和字线驱动器。该图描绘了三维存储器的截面，该三维存储器包括四个存储片区：第一存储片区200，第二存储片区205、第三存储片区210和第四存储片区215。每个存储片区200、205、210和215包括以矩形或基本上矩形布置的存储单元阵列(未图示)，并且具有第一边缘、第二边缘、第三边缘和第四边缘，其中，所述第一边缘是与第二边缘相对的，而第三边缘是与第四边缘相对的。例如，存储片区200具有第一边缘200a、第二边缘200b、第三边缘200c和第四边缘200d。每个存储片区200、205、210和215还包括耦接到存储单元阵列的多个位线，以及耦接到存储单元阵列的多个字线。例如，存储片区200包括以位线220为示例的多个位线和以字线225为示例的多个字线。
另外，图6的每个存储片区包括多个位线触点，其被布置为第一部分位线触点和第二部分线触点，其中，第一部分位线触点在靠近存储单元阵列的第一边缘的位置处耦接到多个位线，而第二部分位线触点在靠近存储单元阵列的第二边缘的位置处耦接到多个位线。例如，存储块200包括多个位线触点230，其被布置为第一部分位线触点230a和第二部分位线触点230b，其中，第一部分位线触点230a在靠近存储单元阵列的第一边缘200a的位置处耦接到多个位线，而第二部分位线触点230b在靠近存储单元阵列的第二边缘200b的位置处耦接到多个位线。每个存储片区还包括多个字线触点，其被布置为第一部分字线触点和第二部分字线触点，其中，第一部分字线触点在靠近存储单元阵列的第三边缘的位置处耦接到多个字线，而第二部分字线触点在靠近存储单元阵列的第四边缘的位置处耦接到多个字线。例如，存储片区200包括被布置为第一部分字线触头235a和第二部分字线触头235b的多个字线触头235，其中，第一部分字线触头235a耦接到位于靠近存储单元阵列的第三边缘200c的位置处的多个字线，而第二部分字线触头235b耦接到位于靠近存储单元阵列的第四边缘200d的位置处的多个字线。此外，在每个存储片区中，位线的间距可以与位线触点的间距相同，并且字线的间距可以与字线触点的间距相同。
因此，例如，在存储片区200中，位线220的间距可以与位线触点230的间距相同，而字线225的间距可以与字线触点235的间距相同。
如可以从图6可以看出，在相邻存储片区和位线驱动电路之间存在空间，并且字线驱动电路可以位于该空间中。例如，在相邻的存储片区200和205之间(即，在存储片区200的第四边缘200d和存储片区205的边缘205a之间)存在空间240，并且多个字线驱动电路245位于空间240中；并且在相邻的存储片区200和210之间(即，在存储片区200的第二边缘200b和存储片区210的边缘210a之间)存在空间250，并且多个位线驱动电路255位于空间250中。字线驱动电路245耦接到存储片区200的第二部分字线触点235b和存储片区205的第一部分字线触点260a，因此字线驱动电路245被存储片区200和205共享。类似地，位线驱动电路255耦接到存储片区200的第二部分位线触点230b和存储片区210的第一部分位线触点265a，因此位线驱动电路255被存储片区200和210共享。
应当注意，图6配置可以与驱动每个位线的两个位线驱动电路和驱动每个字线的两个字线驱动电路一起使用。例如，多个第二位线驱动电路(未图示)可以耦接到第一部分位线触点230a，使得存储片区200的每个位线是由两个位线驱动电路进行驱动的。在这样的配置中，可能据说，用于片区的位线驱动电路被提供为第一部分位线驱动电路和第二部分位线驱动电路，第一部分位线驱动电路耦接到第一部分位线触点230a，而第二部分位线驱动电路耦接到第二部分位线触点230b。类似地，多个第二字线驱动电路(未图示)可以耦解到第一部分字线触点235a，使得存储片区200的每个字线是由两个字线驱动电路进行驱动的。在这样的配置中，可能据说，用于片区的字线驱动电路被提供为第一部分字线驱动电路和第二部分字线驱动电路，所述第一部分字线驱动电路耦接到第一部分字线触点235a，而第二部分字线驱动电路耦接到第二部分字线触点235b。
图6实施例的位线触点230和字线触点235中的一些或全部可以通过原位聚合物沉积而形成。而且，可以通过原位聚合物沉积来形成各个实施例的位线触点和字线触点中的一些或全部。这样的沉积允许最小化由此形成的触点，从而节省存储器空间。
结合图7A和图7B进一步讨论本技术的位线触点和字线触点。
图7A是根据一个实施例的多个位线和相应位线触点的平面图。该图示出了多个顶部单元位线(例如，顶部单元位线300)，和多个底部单元位线(例如，底部单元位线305)。顶部单元位线300具有相应位线触点(例如，顶部单元位线触点310)，而底部单元位线305具有底部单元位线触点(例如，底部单元位线触点315)。每个顶部单元位线触点和底部单元位线触点被布置为两个部分，所述顶部单元位线触点包括第一部分顶部单元位线触点320a和第二部分顶部单元位线触点320b，而底部单元位线触点包括第一部分底部单元位线触点325a和第二部分底部单元位线触点325b。如图所示，第一部分顶部单元位线触点320a和第二部分顶部单元位线触点320b被布置为靠近顶部单元位线的相对端；第一部分底部单元位线触点325a和第二部分底部单元位线触点325b被布置靠近底部单元位线的相对端。
值得注意的是，为了清楚说明起见，提供了第一部分顶部单元位线触点320a相对于第一部分底部单元位线触点325a的垂直偏移和水平偏移。在图7A实施例的实际实现方式中，第一部分顶部单元位线触点320a和第一部分底部单元位线触点325a在垂直或水平方向上不相互偏移。同样，为了清楚说明起见，提供了第二部分顶部单元位线触点320b相对于第二部分底部单元位线触点325b的垂直偏移和水平偏移，并且在实际实现方式中，第二部分顶部单元位线触点320b和第二部分底部单元位线触点325b在垂直或水平方向上不相互偏移。
图7B是根据实施例的三维交叉点存储器的截面的等距视图，并且示出了图7A中示出的位线触点的三维定位。图7B的截面对应于图7A中示出的布置的一部分。如可以从图7B看出，两个顶部单元位线触点310耦接到位于在顶部单元位线300的水平相对端处的顶部单元位线300，而两个底部单元位线触点315耦接到位于底部单元位线305的水平相对端处的底部单元位线305。图7B实施例中的顶部单元位线触点310被布置在靠近相应存储片区的一侧，而底部单元位线被布置在相应存储片区相对于深度方向的相反侧。
相比之下，图7B还示出了存储单元的顶部单元阵列的一部分330、存储单元的底部单元阵列的一部分335以及字线的一部分340。
多数前述可选示例不是互相排斥的，而是可以以各种组合来实施以实现独特的优点。由于可以在不脱离由权利要求所限定的主题的情况下利用上面讨论的特征的这些和其它变型和组合，因此，对实施方式的前述描述应当通过说明的方式而不是通过由权利要求所限定的主题的方式进行。作为一个示例，不必按照上述精确顺序来执行前述操作。而是，可以通过不同的顺序(例如，反向或同时地)来处理各个步骤。除非另有说明，否则也可以省略步骤。另外，本文描述的示例的提供以及如“比如”、“包括”等的短语不应当被解释为将权利要求的主题限于具体示例；相反，这些示例仅旨在说明很多可能实施例之一。此外，不同附图中的相同附图标记可以标识相同或相似的元件。
尽管已经参照特定实施例描述了本文的公开内容，但是应该理解，这些实施例仅是本公开内容的原理和应用的说明。因此，应当理解，在不脱离由所附权利要求限定的本公开内容的精神和范围的情况下，可以对示例性实施例进行多种修改，并且可以设计其它布置。

Claims (10)

1.一种三维存储器，包括：
以矩形或基本上矩形布置的存储单元阵列，具有第一边缘、第二边缘、第三边缘和第四边缘，其中，所述第一边缘是与所述第二边缘相对的，而所述第三边缘是与所述第四边缘相对的；
多条位线，耦接到所述存储单元阵列；
多条字线，耦接到所述存储单元阵列；
多个位线触点，被布置为第一部分位线触点和第二部分位线触点，其中，所述第一部分位线触点在靠近所述存储单元阵列的所述第一边缘的位置处耦接到多条位线，而所述第二部分位线触点在靠近所述存储单元阵列的所述第二边缘的位置处耦接到多条位线；以及
多个字线触点，被布置为第一部分字线触点和第二部分字线触点，其中，所述第一部分字线触点在靠近所述存储单元阵列的所述第三边缘的位置处耦接到多条字线，而所述第二部分字线触点在靠近所述存储单元阵列的所述第四边缘的位置处耦接到多条字线。
2.根据权利要求1所述的三维存储器，其中，所述存储单元阵列、所述多条位线、所述多条字线、所述多个位线触点和所述多个字线触点被包括在存储片区内。
3.根据权利要求2所述的三维存储器，其中，所述三维存储器还包括另一片区，并且其中，在所述片区与所述另一片区之间存在空间，使得所述片区不接触所述另一片区。
4.根据权利要求3所述的三维存储器，其中，所述另一片区包括多个其它位线触点和多个其它字线触点，其中，所述三维存储器还包括多个位线驱动电路和多个字线驱动电路，其中，所述位线驱动电路耦接到所述其它位线触点和所述第二部分位线触点，并且其中，所述字线驱动电路耦接到所述其它字线触点和所述第二部分字线触点。
5.根据权利要求4所述的三维存储器，其中，所述多个其它位线触点、所述多个其它字线触点、所述第二部分位线触点和所述第二部分字线触点中的每一个触点是通过聚合物沉积而形成的。
6.根据权利要求1所述的三维存储器，其中，所述第二部分位线触点和所述第二部分字线触点中的每一个触点是通过聚合物沉积而形成的。
7.根据权利要求1所述的三维存储器，其中，所述位线的间距、所述第一部分位线触点的间距以及所述第二部分位线触点的间距是相同的，并且其中，所述字线的间距、所述第一部分字线触点的间距以及所述第二部分字线触点的间距是相同的。
8.根据权利要求1所述的三维存储器，还包括：多个位线驱动电路和多个字线驱动电路，所述多个位线驱动电路被布置成第一部分位线驱动电路和第二部分位线驱动电路，所述多个字线驱动电路被布置成第一部分字线驱动电路和第二部分字线驱动电路，
其中，所述第一部分位线驱动电路耦接到所述第一部分位线触点，而所述第二部分位线驱动电路耦接到所述第二部分位线触点，使得每条位线是由所述第一部分位线驱动电路中的所述位线驱动电路之一以及所述第二部分位线驱动电路中的所述位线驱动电路之一进行驱动的，以及
其中，所述第一部分字线驱动电路耦接到所述第一部分字线触点，而所述第二部分字线驱动电路耦接到所述第二部分字线触点，使得每条字线是由所述第一部分字线驱动电路中的所述字线驱动电路之一和所述第二部分字线驱动电路中的所述字线驱动电路之一进行驱动的。
9.一种包括根据权利要求1所述的三维存储器的存储器管芯架构，其中，所述存储单元阵列、所述多条位线、所述多条字线、所述多个位线触点和所述多个字线触点被包括在存储片区内，并且其中，所述三维存储器包括所述片区和另一片区，并且其中，在所述片区和所述另一片区之间存在空间，使得所述片区不接触所述另一片区。
10.一种用于操作根据权利要求1所述的三维存储器的方法，包括：
提供被布置成第一部分位线驱动电路和第二部分位线驱动电路的多个位线驱动电路，并且提供被布置成第一部分字线驱动电路和第二部分字线驱动电路的多个字线驱动电路，其中，所述第一部分位线驱动电路耦接到所述第一部分位线触点，而所述第二部分位线驱动电路耦接到所述第二部分位线触点，并且其中，所述第一部分字线驱动电路耦接到所述第一部分字线触点，而所述第二部分字线驱动电路耦接到所述第二部分字线触点；
通过所述第一部分位线驱动电路中的所述位线驱动电路之一和所述第二部分位线驱动电路中的所述位线驱动电路之一来驱动每条位线；以及
通过所述第一部分字线驱动电路中的所述字线驱动电路之一和所述第二部分字线驱动电路中的所述字线驱动电路之一来驱动每条字线。
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