CN112119485A - 等离子处理方法以及等离子处理装置 - Google Patents

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Abstract

提供蚀刻量的均匀性高且处理的成品率提升的等离子处理方法或等离子处理方法。在对钨膜进行蚀刻的方法中，具有：第1工序，对在表面的至少一部分具有钨膜的基材提供含氟的有机性气体的等离子并使氟碳化合物层沉积，并且在该氟碳化合物层与钨膜之间形成包含钨以及氟并具有自饱和性的中间层；和第2工序，使用氧气的等离子来除去所述氟碳化合物层以及所述中间层。

Description

等离子处理方法以及等离子处理装置
技术领域
本发明涉及利用等离子的钨膜的蚀刻方法以及蚀刻装置。
背景技术
在以智能手机为代表的移动设备的普及的引导下，半导体器件的高集成化得以推进。在记录用半导体的领域，将存储器单体在三维方向上多层层叠的三维(3D)NAND闪速存储器被量产，当前存储器层叠数的96层。另外，在逻辑用半导体器件的领域中，作为电路的结构，具有三维结构的鳍型FET(Field Effect Transistor，场效应晶体管)成为主流。
如此地，随着元件结构的三维化和加工尺寸的微细化推进，在器件制造工艺中，兼具各向同性和原子层级的高的加工尺寸控制性的蚀刻技术的必要性在增加。作为这样的各向同性的蚀刻技术，过去以来广泛使用利用了氢氟酸与氟化铵的混合水溶液的二氧化硅的蚀刻、利用了热磷酸的氮化硅的蚀刻、利用了氢氟酸与硝酸的混合液的钨的蚀刻等湿式蚀刻技术。但在利用这样的药液的这些现有的湿式蚀刻技术中，伴随图案的微细化，有冲洗液的表面张力引起的图案坍塌显著化的问题。
例如有以下报告：在利用硅的高纵横比图案的情况下，在缩窄图案间隔时，因冲洗液干燥时的表面张力而开始坍塌的图案间隔的极限值与纵横比的平方成正比地变大。为此，强烈希望不使用药液地对各种膜各向同性地进行蚀刻的工艺手法的开发。
另一方面，作为上述半导体器件的电路中所用的电极、布线的材料而广泛使用钨。为此，作为下一代的制造半导体器件的工艺，谋求兼具各向同性和原子层级的高的加工尺寸控制性、高的选择性的钨的蚀刻技术。
作为不使用药液而使用等离子来各向同性地蚀刻钨膜的现有的技术，已知JP特开2005-259839号公报(专利文献1)以及JP特开平7-254606号公报(专利文献2)记载的技术。
在专利文献1中公开了如下方法：在形成利用了包含钨的导电性材料的W膜后，在该W膜上形成由含有锆的材料构成的Zr膜，使用包含氟的气体(SF6)以及包含氯的气体来形成等离子，将Zr膜作为掩模来对W膜通过反应性离子蚀刻进行蚀刻。另外，在专利文献2中公开了如下技术：使用对层叠多晶硅膜以及钨膜的结构提供包含氟等卤素和氧(O2)的气体而形成的等离子来进行蚀刻。
进而，非专利文献1中公开了如下手法：通过使用NF3/O2的等离子来提供氟原子团，对钨以超过160nm/分的蚀刻速度各向同性地进行蚀刻。
现有技术文献
专利文献
专利文献1：JP特开2005-259839号公报
专利文献2：JP特开平7-254606号公报
非专利文献
非专利文献1：Patrick Verdonck，Jacobus Swart，Guy Brasseur，and Pascal DeGeyter，Journal of Electrochemical Society，vol.142，No.6，1971(1995).
发明内容
发明要解决的课题
在上述的现有技术中，由于对如下点考虑不充分而产生问题。
即，在上述现有的技术中，虽然公开了在包含钨的膜的上方配置作为掩模的1个膜层的结构(膜结构)中进行蚀刻的技术，但FET等将含钨的膜层和掩模或绝缘膜交替多层层叠的所谓三维的结构中，未考虑对含钨的膜层横向上进行蚀刻的处理的条件。特别未考虑以下这点：在对夹着绝缘膜上下配置的含钨的膜层横向(水平方向)上进行蚀刻时，在上下的含钨的膜层各自中蚀刻的速度会不同，在作为处理的结果的加工后的膜层的尺寸中会产生上下方向的偏差。为此，在现有的技术中，关于形成于膜结构的图案的上下(深度)方向，在处理对象的膜层的蚀刻量中会产生大的分布，有会损害器件的处理的成品率的问题。
另外，现有的技术是钨膜的蚀刻以例如超过160nm/分的蚀刻速度连续的推进的方案。这样的高速的蚀刻处理中，蚀刻的量的调节通过探测蚀刻处理的开始后的时间来调节其而进行。在这样的基于处理的时间的进行蚀刻的量的调节中，由于难以以高的精度调节非常微细的量的蚀刻、例如进行蚀刻的深度(宽度)为原子层级的蚀刻，因此有可能会损害处理的精度和成品率。
如此地，在现有的连续的等离子蚀刻技术中，蚀刻量反映原子团的分布而变得不均匀，晶片面内方向、图案深度方向上的蚀刻量的均匀性低，另外必须根据等离子处理时间控制蚀刻量。因此，认为现有的连续的等离子蚀刻技术在谋求原子层级的高的尺寸控制性的下一代以后的器件制造工序中，其运用受到限制。
本发明的目的在于，提供蚀刻量的均匀性高且处理的成品率提升的等离子处理方法或等离子处理方法。本发明的所述的目的和新的特征会从本说明书的记述以及附图而得以明确。
用于解决课题的手段
为了达成上述目的，例如采用权利要求书的范围记载的结构和处理过程。
本申请包含多种解决上述课题的手段，例如在对钨膜进行蚀刻的等离子处理方法中，具有：第1处理工序，在处理室内配置处理对象的晶片，对所述处理室内提供含氟的有机性气体的等离子，使预先形成于所述晶片上表面的含钨的处理对象的膜层的上表面沉积氟碳化合物层，并且在该氟碳化合物层与所述处理对象的膜层之间形成中间层，该中间层包含所述处理对象的膜层的钨以及氟，且具有自饱和性；和第2工序，将使用含氧的气体形成于所述处理室内的等离子中的粒子提供到所述处理对象的膜层的上表面，来除去所述氟碳化合物层以及所述中间层。
发明的效果
若简单说明通过本申请中公开的发明的代表性的方案得到的效果，就如以下那样。根据本发明，能提供以晶片面内方向、图案深度方向上的高的均匀性、和原子层级的高的加工尺寸控制性对钨膜进行蚀刻加工的各向同性原子层蚀刻技术。
附图说明
图1是示意表示本发明的实施例所涉及的等离子处理装置的结构的概略的纵截面图。
图2本发明的实施例所涉及的等离子处理装置所实施的预先形成于晶片上的包含钨的膜的蚀刻处理的流程的概略的流程图。
图3是表示图1所示的实施例所涉及的晶片的处理中的处理的条件中所含的多个参数的与时间的经过相伴的变化的时序图。
图4是示意表示图3所示的实施例所涉及的晶片的处理中的包含含钨的膜的膜结构的变化的概略的图。
图5是在图1所示的本实施例所涉及的等离子处理装置所实施的蚀刻处理中表示循环数与蚀刻的量的关系的图表。
图6是表示图1所示的实施例所涉及的等离子处理装置所实施的蚀刻处理的变形例的处理的流程的概略的流程图。
图7是表示图6所示的变形例所涉及的晶片的处理中的处理的条件中所含的多个参数的与时间的经过相伴的变化的时序图。
图8是示意地表示图1所示的实施例以及图6所示的变形例所涉及的晶片的处理中的包含含钨的膜的膜结构的变化的概略的纵截面图。
图9是示意表示对处理对象的半导体晶片等的形成于基板上的样品上且多个膜层上下相邻层叠的给定的膜结构实施现有的技术的等离子蚀刻的情况下的该膜结构的变化的纵截面图。
图10是表示图6所示的实施例所涉及的晶片的处理中的相对于使氟碳化合物层形成的处理的时间的长度的每1循环的蚀刻量的变化的图表。
具体实施方式
在制造半导体器件例如下一代3D-NAND闪速存储器的工序中形成栅极电极的处理中，在对被埋入高纵横比的微细的宽度的槽内部的钨横向(相对于槽的上下深度方向的水平的方向)上进行蚀刻来将其电分离的工序中，考虑谋求对钨膜各向同性地且以原子层级的高的精度进行蚀刻的技术。为此，发明者等作为一例而研究了以图9所示那样的结构体为对象来进行现有的技术的利用了等离子的蚀刻的情况。
图9是示意表示对处理对象的半导体晶片等的形成于基板上的样品上且多个膜层上下相邻层叠的给定的膜结构实施现有的技术的等离子蚀刻的情况下的该膜结构的变化的纵截面图。本图的(a)到(c)示出被实施处理而变化的膜结构的形状的3阶段的状态。
图9的(a)是表示利用等离子的蚀刻处理未开始的状态的膜结构的图，在该膜结构中，在形成于基底膜910上的多晶硅膜901的槽内部，沿着该槽内部的两侧的各个侧壁面，在处理对象的钨膜902和作为绝缘膜的二氧化硅膜903交替毗邻上下方向上层叠的层叠膜彼此之间形成高的纵横比的槽911。图9的(b)是表示如下状态的图：为了对图9的(a)的膜结构的钨膜902进行蚀刻而使用含有氟的气体形成等离子，将该等离子中的含氟的反应种904提供到膜结构的槽911内来使其与钨膜902表面反应，将生成的含钨的反应生成物905在上方除去，钨膜902的蚀刻进展。图9的(c)是表示钨膜902的利用上述等离子的蚀刻被停止的状态的图。另外，在本例中，多晶硅膜901预先形成于由二氧化硅构成的基底膜910上，其表面被二氧化硅膜被覆。
在发明者们的研究中，如图9的(b)所示那样，在钨膜902和二氧化硅膜903交替层叠的层叠膜构成两侧的侧壁的高的纵横比的槽911内侧，如果要仅对钨膜902横向上进行蚀刻，由于不使用有机气体等具有沉积性的化学气体，因此不会在钨膜902的表面生成不挥发性的沉积膜，通过具有挥发性的反应生成物905的连续的脱离，可以确认到蚀刻连续地进展。另一方面，从形成于样品上方的等离子提供的反应种904从槽911的上方进入其内侧，被构成槽911上端的开口部附近的层叠膜的钨膜902消耗而抵达槽911下部的区域的钨膜902的量变少。因此，蚀刻量的分布关于槽911或层叠膜的上下方向而变得不均匀，进而蚀刻量在上部的开口部附近大而在下部会变小。其结果，在现有的技术的钨膜902与二氧化硅膜903的层叠膜的蚀刻中，形成于层叠膜的槽、孔的深度方向上会产生蚀刻量的不均匀的分布，有可能样品的处理或半导体器件的制造的成品率降低。
另外，在现有的技术的钨膜的各向同性蚀刻中，以例如超过160nm/分的大的蚀刻速度连续推进。据此，若蚀刻量的调节基于处理的开始起的时间进行，按照实现原子层级的蚀刻量的程度来控制等离子的蚀刻的开始、停止实质是困难的。
如此地，在利用现有的等离子的蚀刻技术中，蚀刻量反映原子团的分布而变得不均匀，晶片面内方向、图案深度方向上的蚀刻量的均匀性低，另外必须根据等离子处理时间来控制蚀刻量。因此，认为现有的连续的等离子蚀刻技术在谋求原子层级的高的尺寸控制性的下一代以后的器件制造工序中，其运用受到限制。
发明者等使用各种气体的等离子来尝试钨膜的蚀刻。其结果发现：(1)在通过向钨膜提供含有氟的有机性气体的等离子来在其表面形成氟碳化合物层时，在钨膜的表面形成氟、钨、碳等混成的中间层；(2)该中间层的生成量有自饱和性；(3)该中间层的层厚能通过温度控制调整；(4)该氟碳化合物层和该中间层通过含氧的等离子除去。本发明基于该新的见解而诞生。具体地，实施如下工序：形成含有氟的有机气体的等离子，并对蚀刻处理对象的钨膜的表面提供来自等离子的具有反应性的粒子来在该钨膜的表面形成氟碳化合物层以及中间层；以及接下来将该氟碳化合物层以及中间层通过利用了含有氧的气体的等离子除去，将上述这些工序作为一个汇总的循环多次重复，来实现所期望的量的钨膜的蚀刻。
根据上述的结构，由于中间层的形成工序以及除去工序具有自饱和性，因此关于晶片的面内方向以及槽或孔等的膜结构的图案的深度方向的蚀刻量的不均匀得以抑制。另外，由于能以高的精度调节一次循环中除去的钨的膜的厚度，能根据重复的循环的次数来调节重复循环得到的蚀刻的量，因此能提升将层叠的钨膜水平方向上进行蚀刻而形成的电路的尺寸的精度。
另外，在以下的实施例中，将重复进行将包含各工序具有自饱和性的反应层的形成工序和除去工序的一个汇总的工序而进行的蚀刻处理称作原子层蚀刻。在本实施例中，“原子层”蚀刻并不限定于每1循环的蚀刻量与构成对象的膜的物质的单一的原子所构成的层的厚度同等的狭义的原子层蚀刻。即使每1循环的蚀刻的量是纳米或这以上的级别，对于各工序相对于处理的时间等具有自饱和性即自限制(Self-limiting)的倾向的处理，也将该处理称呼为原子层蚀刻。另外，“数字蚀刻”、“自限制性循环蚀刻”、“原子级蚀刻”、“逐层蚀刻”等呼称也能对同等的处理使用。
以下对本发明使用附图来说明实施例。
实施例1
以下使用图1到5来说明本发明的实施例。本实施例说明：在实施通过使用CHF3气体形成的等离子在处理对象的钨膜的表面形成氟碳化合物层和中间层的工序后，实施通过利用了O2气体的等离子将这些氟碳化合物层和中间层除去的工序，由此对预先形成于硅等半导体晶片上的处理对象的钨膜各向同性地进行原子层蚀刻。
另外，在本实施例中，在形成氟碳化合物层和中间层的工序以及进行除去的工序的任一者之间，都调节晶片的温度，使其成为恒定或视作恒定程度地近似的值，特别地，不用为了促进或实现这些工序的进展而准备对晶片或氟碳化合物层以及中间层进行加热的结构。因此，能缩短该处理的每1循环的时间，能提高晶片的处理的吞吐量。
图1是示意表示本发明的实施例所涉及的等离子处理装置的结构的概略的纵截面图。
处理室1由基室11构成，在其中设置用于载置被处理样品即晶片2(以下记作晶片2)的晶片台4(以下记作台4)。在等离子源中使用ICP(Inductively Coupled Plasma：感应耦合等离子)放电方式，在处理室1的上方设置具备石英室12和ICP线圈34以及高频电源20的等离子源。在此，ICP线圈34设置于石英室12的外侧。
在ICP线圈34经由匹配器22连接用于等离子生成的高频电源20。高频电力的频率使用13.56MHz等数十MHz的频率带。在石英室12的上部设置顶板6。在顶板6设置簇射板5，在其下部设置气体分散板17。处理气体从气体分散板17的外周被导入处理室1内。
处理气体通过配置于质量流量控制器控制部51内且按每个气体种类设置的质量流量控制器50来调整进行提供的流量。在图1中，至少将Ar、O2、CHF3、C4F8作为处理气体提供到处理室1，对应于这些气体各自的种类来配置质量流量控制器50-1、50-2、50-3、50-4、50-5。另外，提供的气体并不限于此。另外，在质量流量控制器控制部51被配置为如后述那样还包含调节对晶片2背面与载置其的台4的电介质膜上表面之间提供的He气体的流量的质量流量控制器50-6。
处理室1的下部为了对处理室进行减压而通过真空排气配管16与排气单元15连接。排气单元15例如由涡轮分子泵、机械增压泵、干式泵构成。另外，为了使与真空排气配管16的轴方向垂直的面上的截面积即流路截面积增减来调节通过排气单元15的动作从处理室1内排出的内部的气体、等离子10的粒子的流量，从而调整处理室1、放电区域3的压力，在排气单元15的上游侧设置调压单元14，其由在横穿流路内的方向上具有轴而配置并绕着轴旋转的多片板状的挡板、横穿该轴方向来在流路内部移动的板构件构成。
在台4与构成ICP等离子源的石英室12之间设置用于将晶片2加热的IR(Infrared：红外线)灯组件。IR灯组件主要具备IR灯62、反射IR光的反射板63、IR光透过窗74。在IR灯62中使用圆形的灯。另外，从IR灯62辐射的光放出以可见光到红外光区域的光为主的光。在此将这样的光称作IR光。在图2所示的结构中，作为IR灯62而设置3周相应量的IR灯62-1、62-2、62-3，但也可以设为2周、4周等。在IR灯62的上方设置用于将IR光向下方反射的反射板63。
在IR灯62连接IR灯用电源64，在其中途设置高频截止滤波器25，其用于使高频电源20中产生的等离子生成用的高频电力的噪声不会流入IR灯用电源64。另外，在IR灯用电源64带有能相互独立控制提供到IR灯62-1、62-2、62-3的电力的功能，能调节晶片的加热量的径向分布。
在IR灯组件的中央形成使从质量流量控制器50提供到石英室12的内部的气体流到处理室1侧的气体的流路75。并且在该气体的流路75设置开有多个孔的狭缝板(离子遮蔽板)78，其用于将在石英室12的内部产生的等离子中生成的离子、电子遮蔽，仅使中性的气体、中性的原子团透过而照射到晶片2。
在台4，在内部形成用于冷却台4的冷媒的流路39，由冷却器38循环提供冷媒。另外，为了将晶片2通过静电吸附固定在台4，在台4埋入板状的电极板即静电吸附用电极30，分别在静电吸附用电极30连接静电吸附用的DC(Direct Current：直流)电源31。
另外，为了效率良好地冷却晶片2，使得能对载置于台4的晶片2的背面与台4之间提供He气体。另外，即使使静电吸附用电极30工作而将晶片2保持静电吸附不变地进行加热、冷却，也为了不会伤到晶片2的背面，而将台4的晶片载置面用聚酰亚胺等树脂进行涂层。另外在台4的内部设置用于测定台4的温度的热电偶70，该热电偶与热电偶温度计71连接。
另外，在载置于台4的晶片2的中心部附近、晶片2的径向中间附近、晶片2的外周附近这3处设置用于测定晶片2的温度的光纤92-1、92-2。光纤92-1将来自外部IR光源93的IR光引导到晶片2的背面来照射晶片2的背面。另一方面，光纤92-2将由光纤92-1照射的IR光当中在晶片2透过、反射的IR光收集，并向分光器96传输。
外部IR光源93中生成的外部IR光向用于使光路导通/截止的光路开关94传输。之后，在光分配器95分岔成多部分(图2的情况下分岔成3部分)，经由3系统的光纤92-1照射到晶片2的背面侧的各个位置。
在晶片2吸收、反射的IR光通过光纤92-2而向分光器96传输，在检测器97得到光谱强度的波长依赖性的数据。然后将得到的光谱强度的波长依赖性的数据送到控制部40的运算部41，算出吸收波长，能以此为基准来求取晶片2的温度。另外，在光纤92-2的中途设置光多路复用器98，对于进行分光测量的光，切换对晶片中心、晶片中间、晶片外周的哪个测量点的光进行分光测量。由此，能在运算部中求取晶片中心、晶片中间、晶片外周各自的温度。
在图1中，60是覆盖石英室12的容器，81是用于在台4与基室11的底面之间进行真空密封的O环。
控制部40对从高频电源20向ICP线圈34的高频电力提供的开启/停止进行控制。另外，控制集成质量流量控制器控制部51来调整从各个质量流量控制器50向石英室12的内部提供的气体的种类以及流量。在该状态下，控制部40进一步使排气单元15工作并控制调压单元14来进行调整，使得处理室1的内部成为所期望的压力。
进而，控制部40使静电吸附用的DC电源31工作来使晶片2吸附于台4，在使对晶片2与台4之间提供He气体的质量流量控制器50-6工作的状态下，根据基于热电偶温度计71中测定的台4的内部的温度、以及检测器97中测量的晶片2的中心部附近、半径向中间部附近、外周附近的光谱强度信息而在运算部41求得的晶片2的温度分布信息，来控制IR灯用电源64、冷却器38，使得晶片2的温度成为给定的温度范围。
使用图2来说明本实施例的等离子处理装置100中实施的晶片2的处理的流程。图2是表示本发明的实施例所涉及的等离子处理装置所实施的预先形成于晶片上的含钨的膜的蚀刻处理的流程的概略的流程图。
在本图中，在晶片2的处理开始前，将在表面预先配置了包含含钨的膜层的膜结构的晶片2载置于处理室1内的台4上，通过来自DC电源的直流电力提供到静电吸附电极30而形成的静电力来保持。
在处理的开始后，在步骤S201，在处理室1内导入含有氟的有机气体。在此，所谓含钨的膜，除了钨单体膜以外，还表征由包括钨在内的多个元素构成的金属膜。若举出具体的示例，是WN、WSi2等。另外，作为含有氟的有机气体，除了C4F8、CHF3、CH2F2、CH3F等以外，也可以是将这些气体用氩、氮、氧等稀释过的混合气体。另外，本步骤中的晶片温度通过载置晶片的台的温度调节功能而保持恒定。
接下来在步骤S202，在放电区域2内部使用有机气体来生成等离子10，等离子10中的含氟的有机气体的原子或分子被活性化而生成的CFx 等的原子团(活性种)等具有反应性的粒子穿过气体流路75以及狭缝板78的贯通孔被提供到晶片2的表面，附着于含钨的膜的表面。具有反应性的粒子与附着的膜的表面的材料反应，从而形成根据等离子10的生成的条件、台4的温度等处理的条件而确定的厚度的氟碳化合物层。
作为在含钨的膜的表面生成的氟碳化合物层的组成，除了CFx以外，还能举出利用含有氢的等离子的情况下生成的CHxFy等。还有对CHxFy称作氢氟烃层的情况，但这里统一成氟碳化合物层这样的用语。这时，在钨膜的表面与氟碳化合物层的边界形成包含处理对象的膜层的钨以及氟且具有自饱和性的中间层。
这里形成的中间层的厚度对应于台4或晶片2的表面的温度而变化。据此，中间层的厚度能通过调节台4的温度来调整。另一方面，在晶片2的温度过低的情况下，中间层的厚度会变小，以下说明的蚀刻量的每单位时间的大小变小，给定的时间内处理的晶片2的片数(吞吐量)会降低。在本实施例中，步骤202的晶片2或台4的温度被调节到0℃以上。
之后，在由控制部40通过膜厚的检测器或预先确定的时间的经过的确认等确认了形成了给定的厚度的中间层后，调压单元14加大真空排气配管16的流路截面积来使排气量增大，使处理室1内部大幅减压来将提供到处理室1内的含氟的有机气体迅速排气。由此结束氟碳化合物层的形成处理(步骤S203)。这时，可以将Ar等惰性(稀有)气体提供到处理室1内部来置换有机气体，从而促进有机气体的排出。
接下来，在步骤S204，作为用于将氟碳化合物层和中间层除去的反应气体，将含氧的气体导入处理室1内。作为含氧的气体，除了O2、O3以外，也可以是将这些气体用氩、氮等稀释过的混合气体。本步骤中的晶片2的温度通过载置晶片2的台4的温度调节功能而保持恒定。
接下来在步骤S205，对放电区域3提供含氧的气体来生成等离子10，气体的原子或分子被活性化的生成的原子团(活性种)等具有反应性的粒子穿过气体流路75以及狭缝板78的贯通孔而提供到晶片2的表面。其结果，发生包含氧的原子团的活性种与氟碳化合物层以及中间层的反应，生成有挥发性的反应生成物。该反应生成物由于其挥发性而从晶片2或其表面的膜结构升华或脱离，从而从含钨的膜的表面被除去。
作为反应生成物的示例，例如能举出CO、CO2、COFx、WFx、WOxFy等。从晶片2脱离的这些反应生成物的粒子通过调压单元14或排气单元15的动作引起的处理室1内部的排气的动作或由此产生的处理室1内部的粒子的移动的流而从处理室1内部被排出。接着，在步骤S206从处理室1内部将含氧的气体排气。
将上述的步骤S201到206汇总一体的1循环结束。由于通过该循环将中间层和氟碳化合物层一起除去，因此钨膜仅被除去这些膜层的厚度的相应量，其膜厚度变小。该膜厚的变化量是上述的每1循环的蚀刻量。
之后，在控制器40中，接收来自未图示的膜厚检测器的输出，根据从其得到的结果来判定有无到达所期望的蚀刻量，或者判定包含从预先的测试等导出能得到所期望的蚀刻量的上述循环的实施的次数的结束的条件是否得到满足(步骤S207)，在判定为满足条件的情况下，结束含钨的膜的蚀刻处理，在判定为不满足的情况下，返回步骤S201，再度实施循环。如此地，在本实施例中，直到得到所期望的蚀刻量为止都重复实施上述循环。
以下，对于以下的情况，使用图3、4来说明动作的顺序：作为氟碳化合物层以及中间层形成用的气体而使用CHF3，作为用于氟碳化合物层以及中间层的脱离的反应气体而使用O2气体，来实施利用本实施例的等离子处理装置100的晶片2上的含钨的膜的蚀刻。图3是表示图1所示的实施例所涉及的晶片的处理中的处理的条件中所含的多个参数的与时间的经过相伴的变化的时序图。参数从上起依次示出气体提供流量、放电电力、静电吸附、晶片的温度。
图4是示意表示图3所示的实施例所涉及的晶片的处理中的包含含钨的膜的膜结构的变化的概略的图。特别在图4中，示意示出在晶片2的基底膜401上毗邻层叠钨膜402而配置的膜结构的钨膜402的表面附近的结构和其变化。
首先在处理中的时刻t0，对应于来自控制部40的指令信号，经由设于处理室1的运送口(图示省略)将预先形成有图4(a)所示的具备基底膜401和要蚀刻的钨膜402的膜结构的晶片2运入到处理室1内部并载置于台4，之后，将来自DC电源31的电力提供到静电吸附电极30，晶片2被静电吸附在台4上的电介质膜上而被保持。进而，对应于来自控制部40的指令信号，由质量流量控制器控制部51的He气体对应的质量流量控制器50-6调节提供到晶片2的背面与台4之间的间隙的晶片冷却用的He气体的流量而提供，该间隙的He气体的压力被调节到给定的范围内的值(331的状态)。其结果，促进了台4与晶片2之间的热传递，晶片2的温度被设为接近于将预先通过冷却器38成为给定的温度的冷媒提供到冷媒的流路39并进行循环的台4的温度的值T0。在本实施例中，晶片2的温度T0被设为40℃。
接下来，在时刻t1，对应于来自控制部40的指令信号来调整在包括质量流量控制器50的CHF3用的质量流量控制器50-2或50-3在内的多个气体种类用的质量流量控制器的各自提供的流量，将这些多个种类的物质的气体混合而得到的气体作为处理用的气体以预先确定的范围内的流量被提供到处理室1内，并且调节调压单元14的开度来使处理室1的内部以及石英室12的内部的放电区域3内的压力成为所期望的范围内的值。在该状态下，在时刻t2，对应于来自控制部40的指令信号将来自高频电源20的给定的值W的高频电力提供到ICP线圈(312的状态)，在石英室12的内部的放电区域3内开始等离子放电，在石英室12的内部发生等离子10。这时，由于将在等离子10的正在生成期间的晶片2的温度保持为与生成前同等，因此不向IR灯62提供电力。
在该状态下，CHF3气体的粒子的至少一部分被等离子10激发、解离或电离化，形成离子等带电粒子或活性种等反应性粒子。放电区域3中形成的活性种等反应性粒子以及中性的气体通过形成于狭缝板78的狭缝或贯通孔而被导入处理室1，提供到晶片2表面。如图4(b)所示那样，包含CFx等的活性种403吸附于晶片2的钨膜401的表面，与钨膜401的材料引发相互作用，形成氟碳化合物层404。
在本实施例中，通过在气体的流路75内配置狭缝板78，在放电区域3内的等离子10中生成的离子被阻碍向处理室1内的移动，几乎不会入射到晶片2的表面。因此，等离子10中生成的离子与晶片2上的膜结构的相互作用被减低，钨膜402的蚀刻的进展受到抑制。
另一方面，形成于钨膜402上的氟碳化合物层404的厚度依赖于CHF3的反应性粒子与钨膜402的表面的材料之间的相互作用的时间，该时间越长则厚度越大。在本实施例中，产生相互作用的时间成为与在放电区域3内形成等离子10的时间相同的时间，或能视作其程度地近似的同等的时间。
另一方面，在钨膜402的表面与形成于其上的氟碳化合物层404的边界生成混合了钨、氟、碳的中间层405。根据发明者们的研究，该中间层405的厚度与氟碳化合物层404同样，都依赖于CHF3的反应性粒子与钨膜402的表面的材料之间的相互作用的时间，该时间越长则厚度越大，但在中间层405的形成开始起10秒以后，确认到中间层405的厚度的增加停止。考虑这样的中间层405的自饱和性，在本实施例中，将放电区域3内的形成利用CHF3气体的等离子10的时间设为10秒。
即，在图3中，在时刻t2开始从高频电源20向ICP线圈34的高频电力的提供，在经过10秒以上后的时刻t3，对应于来自控制部40的指令信号，停止来自高频电源20的高频电力的输出，并停止向放电区域3的含CHF3气体的处理气体的提供。由此，放电区域3内的等离子10消失。另外，在时刻t3到时刻t4之间，处理室1内的含CHF3气体的处理气体、反应性粒子、在氟碳化合物层404、中间层405的形成中生成的生成物等的粒子经由在调压单元14调节了开度的真空排气配管16以及排气单元15而被排气到处理室1外部。
对应于来自控制部40的指令信号，在时刻t4，由质量流量控制器50-2将流量调整到给定的范围内的值的含氧气体的处理气体被提供到放电区域3。进而，调压单元14调整真空排气配管16的流路的开度，通过含氧的处理气体的提供量与来自真空排气配管16的排气的量的平衡来将处理室1以及石英室12的内部的放电区域3的压力调节为给定的容许范围内的值。在该状态下，在时刻t5，对应于来自控制部40的指令信号，来自高频电源20的高频电力被提供到ICP线圈34(312的状态)，在石英室12内部的放电区域3生成利用了含氧的处理气体的等离子10。
在本实施例中，在时刻t5从高频电源20输出的高频电力的大小设为与时刻t2的输出相同的W1，但也可以根据处理的条件而设为不同的值。进而在本实施例中，由于在生成等离子10的期间也将晶片2的温度设为与生成前同等的T0＝40℃，因此不提供使IR灯62动作的电力。
在该状态下，氧(O2)气体的粒子的至少一部分被等离子10激发、解离或电离化，形成离子等带电粒子或活性种等反应性粒子。放电区域3中形成的中性的气体以及活性种等反应性粒子通过形成于狭缝板78的狭缝或贯通孔而被导入处理室1，被提供到晶片2表面。如图4(c)所示那样，含氧的原子团的活性种403与晶片2的氟碳化合物层404以及中间层405的材料发生相互作用而生成有挥发性的反应生成物406，反应生成物406通过挥发并从晶片2的膜结构的表面脱离而从该表面被除去。
在本实施例中，通过在气体的流路75内配置狭缝板78，放电区域3内的等离子10中生成的离子被妨碍向处理室1内的移动，几乎不入射到晶片2的表面。为此，除了氟碳化合物层404以及中间层405以外，等离子10中生成的离子与晶片2上的膜结构的相互作用减低，作为基底而留下的钨膜402的蚀刻的进展被抑制。
另一方面，除去氟碳化合物层404以及中间层405的量依赖于包含氧原子团的反应性粒子与这些层的表面的材料之间的相互作用的时间以及产生相互作用的晶片2的表面的温度，该时间越长则越大。在本实施例中，产生相互作用的时间成为与在放电区域3内形成等离子的时间相同的时间，或能视作其程度地近似的同等的时间。根据发明者们的研究，在本实施例的包括晶片2的温度的处理的条件下，若该时间经过10秒，则与图2的步骤S203对应的时刻t2到t3之间的处理的工序中形成的氟碳化合物层404以及中间层405基本全都变化成反应生成物406从而从膜结构的表面脱离而被除去。
即，在图3中，在时刻t5开始从高频电源20向ICP线圈34的高频电力的提供，并在直到10秒或这以后的时刻t6为止之间，氟碳化合物层404以及中间层405的蚀刻自饱和地结束。在时刻t6，对应于来自控制部40的指令信号，从高频电源20向ICP线圈34的高频电力的输出停止，并且向放电区域3的含O2气体的处理气体的提供停止，放电区域3内部的等离子10的形成停止。本实施例中，从时刻t5到时刻t6的工序与图2所示的步骤S206对应，如上述那样，该时间被设为10秒或比其长的时间。
接下来，对应于来自控制部40的指令信号，在从时刻t6到时刻t7之间，处理室1内的气体经由在调压单元14调节过开度的真空排气配管16以及排气单元15而被排气到处理室1外部。进而，在时刻t6以后的时间，如图2中说明的那样，判定晶片2上的钨膜402的蚀刻量或剩余膜厚度是否到达所期望的值(与步骤S207对应)，对应于判定结果而进行下一循环的开始或晶片2的处理的结束的工序。
在开始下一循环的情况下，在时刻t7或这以后的任意的时刻t8，对应于来自控制部40的指令信号，与时刻t1起的动作同样地开始含CHF3气体的处理气体的向放电区域3的导入。在结束晶片2的处理的情况下，在时刻t7停止提供到晶片2的背面与台4上表面之间的间隙的He气体的提供，并打开阀52从该间隙将He气体排出，来使间隙内的压力与处理室内的压力同程度，并且实施包含静电的除去的晶片2的静电吸附的解除的工序。以上结束钨膜402的蚀刻处理的工序。
在本实施例中，在需要15nm的蚀刻量的情况下，重复15次上述的循环并结束蚀刻。图5是在图1所示的本实施例所涉及的等离子处理装置所实施的蚀刻处理中表示循环数与蚀刻的量的关系的图表。本图在横轴采用循环的次数，在纵轴示出在实施的各循环结束后下一循环的开始前使用In-situ偏光法检测的蚀刻量(蚀刻的深度)。
如本图所示那样，在本例中，伴随循环的次数的增加而蚀刻量大致线性地变化。从该图可知，本实施例中的钨膜的每1循环的蚀刻量是1.0nm/循环。
如以上那样，本实施例的形成氟碳化合物层404以及中间层405的第1工序以及除去氟碳化合物层404和中间层405的第2工序都具有自饱和的性质。特别是中间层405的形成具有自饱和性，因此反应生成物406的形成以及脱离的工序自饱和地结束。据此，在本实施例中，蚀刻预先形成具有电路图案的膜结构的晶片2的情况下的结束一次循环时的钨膜402表面的蚀刻量关于晶片2的面内方向以及深度方向减低了偏差，能更接近于均匀。
由于利用了上述的自饱和性，因此即使在根据晶片2上表面的水平方向、深度方向的位置而提供到晶片2的原子团等反应性粒子的密度具有不同的分布的情况下，也会抑制蚀刻量超出需要以上地变大或变得不足，减低了蚀刻量的偏差。另外，整体的蚀刻量能以包含上述第1以及第2工序的1个循环的重复的次数的增减来进行调节，本实施例的该蚀刻量成为每1循环的蚀刻量的次数倍或次数相应量之和。作为结果，在本实施例中，与现有的连续的等离子处理的蚀刻比较，能提升蚀刻处理的加工后的尺寸的控制性，进而提升处理的成品率。
根据以上本实施例，能提供各向同性原子层蚀刻技术，对钨膜以晶片面内方向、图案深度方向上的高的均匀性、和原子层级的高的加工尺寸控制性进行蚀刻加工。
〔变形例〕
使用图6到8以及图10来说明上述实施例的变形例。另外，实施例1的事项只要没有特别情况也能适用于本实施例。本例与上述实施例同样地说明对含钨的膜各向同性地进行原子层蚀刻的示例。
上述实施例与本例的差异在于如下点：在形成氟碳化合物层404的工序中形成利用含C4F8/Ar气体的气体的等离子10；以及通过来自IR灯62的红外线的辐射加热晶片2来形成中间层405；进而在除去氟碳化合物层404以及中间层405的工序中形成利用含O2/Ar气体的气体的等离子10，通过IR灯62的红外线的辐射加热来加热晶片2，使用热循环来实施含钨的膜的蚀刻。在本例中，能提升中间层405的膜厚度的调节的精度即每1循环的蚀刻量的控制性。
图6是表示图1所示的实施例所涉及的等离子处理装置所实施的蚀刻处理的变形例的处理的流程的概略的流程图。在本图的变形例中，也是在等离子处理装置100中，在晶片2的处理开始前，将在表面预先配置包含含钨的膜层的膜结构的晶片2载置于处理室1内的台4上，通过将来自DC电源的直流电力提供到静电吸附电极30而形成的静电力来进行保持。
在处理的开始后，在步骤S601，在载置在表面侧具有含钨的膜的晶片2的处理室1内导入含氟的有机气体。在本例中，作为含氟的有机气体而使用含C4F8以及Ar的气体。本步骤中的晶片2的温度通过载置晶片2的台4的温度调节功能而保持在给定的容许范围内的值，特别在本例中，台4上表面或晶片2的温度被调节得成为-5℃。
接下来在步骤S602，在放电区域2内使用有机气体来生成等离子10，等离子10中的含C4F8以及Ar的气体的处理气体的原子或分子被活性化而生成的含CFx等的原子团(活性种)等具有反应性的粒子穿过气体流路75以及狭缝板78的贯通孔而附着于晶片2表面的含钨的膜的表面。具有反应性的粒子与附着的膜的表面的材料反应而在该膜的上表面形成根据等离子10生成的条件、台4的温度等处理的条件而确定的厚度的氟碳化合物层。
在形成的氟碳化合物层的最下表面与含钨的膜的上表面的边界生成处理的对象即钨、氟、碳混合的中间层，但本例的情况下，为了将台4的温度保持在-5℃这样与上述实施例相比相对低的值，该中间层的膜厚成为比实施例小的0.1nm以下。在本例中，使在通过与来自利用上述的有机气体的等离子的反应性粒子的相互作用形成氟碳化合物层的步骤中形成的中间层在接下来的通过来自IR灯62的红外线的照射进行加热的工序中控制性良好地增大到所期望的厚度。
因此，本例中，将台4进而晶片2的温度维持在比实施例低的温度来实施上述步骤S602是适合的。但若步骤S602中的台4的温度过低，则在进行加热的工序等后实施的1循环内的工序中的温度的条件的差变大，要拉长升温以及冷却所需的时间，从而处理的吞吐量有可能会降低。据此，本例中，台温度优选在上述的步骤S602的工序的实施中将晶片2的温度维持在-30℃以上。
在步骤S602的结束后，对应于来自控制部40的指令信号，通过调压单元14以及排气单元15的动作迅速将处理室1内排气，将反应性粒子、有机气体等处理室1内的处理气体的粒子除去，结束形成氟碳化合物膜的工序(步骤S603)。这时，也可以为了置换有机气体而将Ar等惰性(稀有)气体提供到处理室1内部，来促进有机气体的排出。
接下来在步骤S604，通过使晶片2上表面升温到50℃或这以上的值并将其维持给定的时间，来在含钨的膜与氟碳化合物层的边界面将含有钨、氟的中间层形成为所期望的厚度。在晶片2的升温的过程中，氟碳化合物层的CFx中所含的氟等扩散到含钨的膜内而形成中间层。之后，将晶片2冷却，来将晶片2的温度迅速减低到成为开始接下来的步骤S605的处理的温度以下。
在步骤S605，对放电区域3提供含O2以及Ar气体的处理气体。接下来在步骤S606，使用处理气体来形成等离子10，气体的原子或分子被活性化而形成的原子团(活性种)等反应性粒子被导入处理室1内，对晶片2的含钨的膜的表面提供具有反应性的粒子。其结果，发生含O2原子团的活性种与氟碳化合物层以及中间层的材料的反应，生成具有挥发性的反应生成物，该反应生成物由于其挥发性而从晶片2或其表面的膜结构升华或脱离，从而从含钨的膜的表面被除去。
作为这时挥发的反应生成物，例如能举出CO、CO2等。本步骤中的晶片2的温度通过载置晶片2的台4的温度调节功能被调整到-5℃。从晶片2脱离的这些反应生成物的粒子通过基于调压单元14或排气单元15的动作的排出处理室1内部的O2或Ar气体的粒子的动作、或由此产生的处理室1内部的粒子的移动的流而从处理室1内部被排出，结束除去氟碳化合物层的工序。接下来在步骤S607，从处理室1内部将含O2以及Ar的气体排气。
接下来在步骤S608，通过加热晶片2将其表面的温度升温到150℃或这以上的值并将其维持给定的时间，来将留在含钨的膜的表面的中间层除去。在晶片2的升温的过程中，中间层被分解而挥发，从含钨的膜的表面被除去。
将上述的步骤S601到608汇总一体的1循环结束。由于通过该循环将中间层和氟碳化合物层一起除去，因此含钨的膜仅被除去这些膜层的厚度的相应量，减小其膜厚度。该膜厚的变化量是上述的每1循环的蚀刻量。
接下来，冷却晶片2，来将其温度迅速降低到能开始步骤S601的值。之后在控制器40，接收来自未图示的膜厚检测器的输出，并根据从其得到的结果来判定有无到达所期望的蚀刻量，或者判定包含从预先的测试等导出能得到所期望的蚀刻量的上述循环的实施的次数的结束的条件是否得到满足(步骤S609)，在判定为满足条件的情况下，结束含钨的膜的蚀刻处理，在判定为不满足的情况下，返回步骤S601，再度实施循环。如此地在本实施例中，直到得到所期望的蚀刻量为止都重复实施上述循环。
以下使用图7来说明如下的示例的动作的顺序：使用图1的等离子处理装置100进行本例所涉及的含钨的膜(钨膜)的蚀刻，作为氟碳化合物层形成用的气体而使用含C4F8以及Ar的处理气体，在形成中间层的加热中使用IR灯62，在氟碳化合物层的除去中使用含O2以及Ar气体的处理气体，在除去中间层的加热中使用IR灯62。图7是表示图6所示的变形例所涉及的晶片的处理中的处理的条件中所含的多个参数的与时间的经过相伴的变化的时序图。参数从上段起依次表示气体提供流量、放电电力、静电吸附、晶片的温度。
首先在处理中的时刻t0，对应于来自控制部40的指令信号，经由设于处理室1的运送口(图示省略)将预先在上表面形成具备钨膜的膜结构的晶片2运入处理室1内部并载置于台4，之后将来自DC电源31的电力提供到静电吸附电极30，将晶片2静电吸附在台4上的电介质膜上，来进行保持。进而，对应于来自控制部40的指令信号，通过质量流量控制器控制部51的He气体对应的质量流量控制器50-6调节提供到晶片2的背面与台4之间的间隙的晶片冷却用的He气体的流量而进行提供，将该间隙的He气体的压力调节为给定的范围内的值(731的状态)。其结果，促进了台4与晶片2之间的热传递，晶片2的温度被设为接近于将预先通过冷却器38成为给定的温度的冷媒提供到冷媒的流路39并进行循环的台4的温度的值T1。在本实施例中，晶片2的温度T1被设为-5℃。
接下来在时刻t1，对应于来自控制部40的指令信号，通过质量流量控制器50的多个质量流量控制器50-1以及50-5将提供到处理室1内的C4F8气体以及Ar气体各自的流量调节为给定的范围内的值，将这些多个种类的物质的气体混合的气体作为处理用的气体以预先确定的范围内的流量提供到处理室1内，调节调压单元14的开度来使处理室1的内部以及石英室12的内部的放电区域3内的压力成为所期望的范围内的值。在该状态下，在时刻t2，对应于来自控制部40的指令信号，将来自高频电源20的给定的值W2的高频电力提供到ICP线圈(312的状态)，在石英室12的内部的放电区域3内开始等离子放电，在石英室12的内部发生等离子10。这时，并不为了将正生成等离子10期间的晶片2的温度保持与生成前同等而向IR灯62提供电力，晶片2的温度维持在包括-5℃在内的给定的容许范围内的值。
在该状态下，含C4F8以及Ar的气体的粒子的至少一部分被等离子10激发、解离或电离化，形成离子等带电粒子或活性种等反应性粒子。放电区域3中形成的活性种以及中性的气体穿过狭缝板79的狭缝或贯通孔而被导入处理室1，被提供到晶片2表面，附着或吸附于该晶片2的钨膜的表面，并与该膜的材料引发相互作用，形成氟碳化合物层CFx。
在本例中，也是通过在气体的流路75内配置狭缝板78，放电区域3内在等离子10中生成的离子被妨碍向处理室1内的移动，几乎不入射到晶片2的表面。因此，在等离子10生成的离子与晶片2上的膜结构的相互作用被减低，钨膜的蚀刻的进展受到抑制。
形成于钨膜上的氟碳化合物层的厚度依赖于产生来自利用该含C4F8以及Ar的处理气体的等离子10的反应性粒子与钨膜的表面的材料的相互作用的时间，该时间越长则厚度越大。该相互作用的时间成为与在放电区域3内形成等离子10的时间相同的时间，或能视作其程度地近似的同等的时间。作为发明者们的见解，可知作为用于形成本例的中间层的时间而15秒足够，在本例中，将放电区域3内的形成利用含C4F8以及Ar的处理气体的等离子10的时间设为15秒。
即，在图7中，在时刻t2开始从高频电源20向ICP线圈34的高频电力的提供，并在经过15秒以上后的时刻t3，对应于来自控制部40的指令信号，停止来自高频电源20的高频电力的输出，并停止向放电区域3的含C4F8以及Ar的处理气体的提供。由此，放电区域3内的等离子10消失。另外，在从时刻t3到时刻t4之间，处理室1内的处理气体、反应性粒子、氟碳化合物层404、中间层405的形成中生成的生成物等粒子对应于来自控制部40的指令信号经由在调压单元14调节过开度的真空排气配管16以及排气单元15被排气到处理室1外部。进而，停止向晶片2背面与台4上表面之间的间隙的He气体的提供，并停止从DC电源31向静电吸附电极30提供的直流电力，来解除或减低晶片2的静电吸附力，打开阀52，将间隙内的He气体排出到外部，使间隙内的压力与处理室1内的值相同，或成为与能视作其的程度地近似的同等的值。
接下来在时刻t4，对应于来自控制部40的指令信号，从IR灯用电源64对IR灯62以输出P1提供电力，从IR灯62对处理室1内的晶片2辐射红外线。从IR灯62辐射的IR光透过IR光透过窗74而照射到晶片2，晶片2被加热而温度上升。在时刻t4起给定的时间(本例中10秒)后的时刻t5，晶片2的温度到达T2＝50℃或这以上的值。在时刻t5，对应于来自控制部40的指令信号，停止从IR灯用电源64的电力的输出，停止来自IR灯62的IR光的照射。
在本例中，在时刻t4到t5之间，通过晶片2的温度从-5℃上升到50℃以上，使氟碳化合物层CFx中含有的氟等粒子穿过与氟碳化合物层的边界而扩散到钨膜，使这些膜层之间生成含有钨、氟的中间层。该中间层的膜厚在该中间层的形成的初期依赖于IR灯62对晶片2进行加热的时间，该时间越大，则厚度越增大，但在经过给定的时间后，中间层的形成的量渐减而厚度向恒定的值渐近。即，中间层的基于加热的形成具有自饱和地停止的特性。
另外，在上述加热晶片2的工序中，在时刻t4到t5之间加热晶片2而其温度到达50℃或这以上的值后，停止IR灯62的辐射，进行使IR灯用电源64的输出一度增大后减低等调节，来将晶片2的温度维持恒定给定的时间。另外，晶片2在载置于晶片台4上的状态下被加热，但也可以收纳于台4内部，但也可以在使用从台4上表面将前端向上方突出或向下方沉降的顶针来使晶片2与晶片台4上表面保持分开的状态下照射IR光来进行加热。在该情况下，使用从IR灯62辐射并透过晶片2而到达配置于台4内部的光纤(fiber)92-2的光来测定晶片2的温度。另外，可以基于晶片的面内的径向的温度分布来控制IR灯62-1、62-2、62-3的电力比。
接下来在时刻t5，对应于来自控制部40的指令信号，将通过质量流量控制器50-1以及质量流量控制器50-2的动作调节过流量的Ar气体以及He气体各自提供到处理室1的内部以及晶片2背面与台4之间的间隙。通过提供He气体，促进了晶片2与台4之间的热传递，晶片2的温度从温度T2被冷却到T1＝-5℃。另外，在本例中，该冷却所需的时间为20秒。
接下来，对应于来自控制部40的指令信号，在时刻t6，将通过多个质量流量控制器50内部的质量流量控制器50-1、50-2的动作调节过流量的含O2以及Ar气体的处理气体提供到放电区域3。进而，调压单元14调整真空排气配管16的流路的开度，通过含氧的处理气体的提供量与来自真空排气配管16的排气的量的平衡来将处理室1以及石英室12的内部的放电区域3的压力调节成给定的容许范围内的值。在该状态下，在时刻t7，对应于来自控制部40的指令信号，将来自高频电源20的高频电力提供到ICP线圈34(312的状态)，在石英室12内部的放电区域3生成利用了含氧的处理气体的等离子10。
在本实施例中，在时刻t7从高频电源20输出的高频电力的大小被设为与时刻t2的输出相同的W2，但也可以根据处理的条件而设为不同的值。进而在本例中，在生成等离子10期间也由于将晶片2的温度保持在与生成前同等的T1＝-5℃，因此不提供使IR灯62动作的电力。
在该状态下，O2气体以及Ar气体的粒子的至少一部分被等离子10激发、解离或电离化，形成离子等带电粒子或活性种等反应性粒子。进而，放电区域3中形成的中性的气体以及活性种等反应性粒子通过形成于狭缝板78的狭缝或贯通孔而被导入处理室1，被提供到晶片2表面。含氧的原子团的反应性粒子与晶片2的氟碳化合物层的材料发生相互作用而生成具有挥发性的反应生成物，反应生成物通过挥发从晶片2的表面脱离而从该表面被除去，由此图6的步骤S606所示的氟碳化合物层的蚀刻处理进展。
在本例中，通过在气体的流路75内配置狭缝板78，放电区域3内的等离子10中生成的离子被妨碍向处理室1内的移动，几乎不入射到晶片2的表面。因此，除了氟碳化合物层以外，等离子10中生成的离子与晶片2上的膜结构的相互作用被减低，作为基底而留下的钨膜的蚀刻的进展受到抑制。
另一方面，除去氟碳化合物层的量依赖于包含氧原子团的反应性粒子与这些层的表面的材料之间的相互作用的时间以及产生相互作用的晶片2的表面的温度，该时间越长则越大。在本实施例中，产生相互作用的时间成为与在放电区域3内形成等离子的时间相同的时间，或能视作其程度地近似的同等的时间。
根据发明者们的研究，在本变形例的包含晶片2的温度的处理的条件下，若该时间经过10秒，则与图6的步骤S602对应的时刻t2到t3之间的处理的工序中形成的氟碳化合物层的大致全部变化为反应生成物而从膜结构的表面脱离，从而被除去。另外，该除去由于若氟碳化合物层消失就结束，因此时刻t7起的步骤S606的工序可以说是自饱和的。即，在时刻t7开始从高频电源20向ICP线圈34的高频电力的提供，在直到10秒或这以后的时刻t8为止之间，氟碳化合物层的蚀刻自饱和地结束。
在时刻t8，对应于来自控制部40的指令信号，停止从高频电源20向ICP线圈34的高频电力的输出，并停止向放电区域3的含O2气体的处理气体的提供，从而停止放电部3内部的等离子10的形成。进而，对应于来自控制部40的指令信号，处理室1内的气体经由在调压单元14调节过开度的真空排气配管16以及排气单元15被排气到处理室1外部。
另外，停止向晶片2背面与台4上表面之间的间隙的He气体的提供，并停止从DC电源31向静电吸附电极30提供的直流电力，从而解除或减低晶片2的静电吸附力，打开阀52，将间隙内的He气体排出到外部，使间隙内的压力与处理室1内的值相同，或成为能视作其的程度地近似的同等的值。以上的工序与图6的步骤S607对应。
进而在时刻t9，对应于来自控制部40的指令信号，从IR灯用电源64对IR灯62以输出P1提供电力，从IR灯62对处理室1内的晶片2辐射红外线。从IR灯62辐射的IR光透过IR光透过窗74而照射到晶片2，晶片2被加热而温度上升。在本例中，在时刻t9起给定的时间(本例中25秒)后，晶片2的温度到达T3＝150℃或这以上的值。
在该给定的时间经过后的时刻t10，对应于来自控制部40的指令信号，停止从IR灯用电源64的电力的输出，停止来自IR灯62的IR光的照射。通过晶片2的温度从-5升温到150℃以上，中间层的材料被分解，生成WFx、WOxFy等具有挥发性的物质。在本例中，在时刻t9到t10之间的晶片2的加热之间，形成于大致全部钨膜上的中间层变化为这些物质并从晶片2的钨膜的表面挥发或脱离，从而从钨膜上被除去。即，中间层的基于加热的除去具有自饱和地停止的特性。
另外，在该加热工序时，在晶片2的温度到达150℃以上后使IR灯62的辐射停止，但也可以通过控制部40使IR灯用电源64的输出在一度变大后减低，使晶片2的温度成为恒定给定的时间。另外，也可以使用顶针等使晶片2在晶片台4的上表面上方分开，来通过IR光进行加热。另外，在该情况下，可以使用从IR灯62辐射的透过晶片2并到达台4内部的光纤92-2的IR光来测定晶片2的温度。另外，可以基于晶片的面内的径向的温度分布来控制IR灯62-1、62-2、62-3的电力的大小或它们的比率。
接下来在时刻t10，对应于来自控制部40的指令信号，将通过质量流量控制器50-1以及质量流量控制器50-2的动作调节过流量的Ar气体以及He气体各自提供到处理室1的内部以及晶片2背面与台4之间的间隙。通过提供He气体，促进了晶片2与台4之间的热传递，晶片2的温度从温度T3冷却到T1＝-5℃。另外，在本例中，该冷却所需的时间是30秒。以上的工序与图6的S608对应。
进而在时刻t10以后的时刻t11，如图6中说明的那样判定晶片2上的钨膜的蚀刻量或剩余膜厚度是否到达所期望的值(与步骤S609对应)，对应于判定结果进行下一循环的开始或晶片2的处理的结束的工序。
如以上那样，由如下工序构成的包含步骤S601到S609的1个循环的蚀刻处理终止：形成利用含C4F8以及Ar气体的处理气体的等离子10来在晶片2上表面形成氟碳化合物层；使用IR灯62加热晶片2来形成中间层；形成利用含O2以及Ar气体的处理气体的等离子来除去氟碳化合物层；使用IR灯62加热晶片2来除去中间层。本例中的每1循环的钨膜的蚀刻量是2nm/循环。例如在需要20nm的蚀刻量的情况下，控制部40检测到重复10次上述的1个循环而得到所期望的蚀刻量，从而结束晶片2的钨膜的蚀刻处理。
图8是示意表示上述实施例以及变形例所涉及的晶片的处理中的包含含钨的膜的膜结构的变化的概略的纵截面图。本图所示的膜结构与图9所示的相同。另外同样地，膜结构表示如下的工序：在形成在配置于基底膜911上的多晶硅膜901的槽内交替层叠钨膜902以及二氧化硅膜903，在上下贯通由此得到的层叠膜而形成的高纵横比的槽911的内侧壁的表面，相对于二氧化硅膜903仅钨膜902横向上被选择性地蚀刻。
图8的(a)表示开始蚀刻处理前的膜结构的状态。图8的(b)表示实施了图2所示的实施例的步骤S202或图6所示的变形例的步骤S602到S604的状态的膜结构，图8的(c)表示实施了图2所示的步骤S205或图6所示的步骤S606到S608的状态的膜结构。图8的(d)表示多次实施了图2或图6所示的工序的1循环的状态的膜结构。
如图8的(c)所示那样，在上述实施例以及变形例中，在形成于钨膜902的表面的中间层405所形成的量(特别是厚度)中由于具有自饱和性的特性，结束使氟碳化合物层形成和中间层形成、进而氟碳化合物层除去和中间层除去组合的1循环的时间点的蚀刻量在槽911的深度方向的多个钨膜902抑制了偏差，更加接近均匀。因此，多次重复图8的(d)所示的上述循环后的蚀刻量的槽911的深度方向的偏差也受到抑制，能得到更接近均匀的蚀刻量的分布。另外，在变形例中，每1循环的蚀刻量能通过对应于谋求的加工尺寸来增减形成氟碳化合物层404后进行的利用IR灯62的加热晶片2的工序的时间的长度，来适宜调节。
图10是表示图6所示的实施例所涉及的晶片的处理中的相对于使氟碳化合物层形成的处理的时间的长度的每1循环的蚀刻量的变化的图表。作为参数而使用在形成氟碳化合物层的工序后实施的利用IR灯62的加热晶片2的时间，按每个该进行加热的时间用实线示出相对于使氟碳化合物层形成的处理的时间的变化的蚀刻量的变化。
如本图所示那样，可知在使氟碳化合物层形成的处理的时间的长度小的情况下，伴随该时间的长度增大而每1循环的蚀刻量增大，但若进一步加大该处理的时间的长度，蚀刻量就渐减，具有向特定的值渐近的自饱和性。另外可知，若使IR灯62加热晶片2的时间即加热的量或温度的变化增大，每1循环的蚀刻量就增大。从本图所示的结果可知，每1循环的蚀刻量能通过加热晶片2的时间的增减而调节。
另外，在上述的变形例中，作为用于形成氟碳化合物层的处理气体而使用含C4F8以及Ar气体的气体，但除了含CH2F2或含CH3F和Ar的气体等以外，还能使用其他含氟的有机气体。另外，本发明并不限定于上述的示例，包含种种变形例。可以用与上述实施例所示的结构实质相同的结构、起到相同作用效果的结构或能达成相同目的的结构进行置换。
例如在上述变形例中，在氟碳化合物层的形成后进行IR灯62对晶片2的加热，但也可以同时进行氟碳化合物层的形成和IR灯62的加热。另外，在上述的示例中，在除去氟碳化合物层的工序后用IR灯62加热晶片2来进行中间层的除去，但也可以同时进行氟碳化合物层的除去和基于IR灯62对晶片2的加热的中间层的除去。
另外，在上述图1的等离子处理装置100中，将IR灯62配置在包围放电区域3的石英室12的外周的处理室1上方的真空容器外部，但也可以配置于石英室12或真空容器的内部。另外，上述的示例为了易于理解地说明本发明而详细进行了说明，不一定限定于包含说明的全部结构。
附图标记的说明
1…处理室、
2…晶片、
3…放电区域、
4…台、
5…簇射板、
6…顶板、
10…等离子、
11…基室、
12…石英室、
14…调压单元、
15…排气单元、
16…真空排气配管、
17…气体分散板、
20…高频电源、
22…匹配器、
25…高频截止滤波器、
30…静电吸附用电极、
31…DC电源、
34…ICP线圈、
38…冷却器、
39…冷媒的流路、
40…控制部、
41…运算部、
50…质量流量控制器、
51…质量流量控制器控制部、
52、53、54…阀、
60…容器、
62…IR灯、
63…反射板、
64…IR灯用电源、
70…热电偶、
71…热电偶温度计、
74…光透过窗、
75…气体的流路、
78…狭缝板、
81…O环、
92…光纤、
93…外部IR光源、
94…光路开关、
95…光分配器、
96…分光器、
97…检测器、
98…光多路复用器、
100…等离子处理装置、
200…气体提供流量、
210…放电电力、
220…IR灯电力、
230…静电吸附以及背面He压、
240…晶片温度、
401…硅基板、
402…钨膜、
403…活性种、
404…氟碳化合物层、
405…中间层、
406…反应生成物。

Claims (5)

1.一种等离子处理方法，其特征在于，具备：
第1处理工序，在处理室内配置处理对象的晶片，对所述处理室内提供含氟的有机性气体的等离子，使预先形成于所述晶片上表面的含钨的处理对象的膜层的上表面沉积氟碳化合物层，并在该氟碳化合物层与所述处理对象的膜层之间形成中间层，该中间层包含所述处理对象的膜层的钨以及氟，且具有自饱和性；和
第2工序，将使用含氧的气体在所述处理室内形成的等离子中的粒子提供到所述处理对象的膜层的上表面，来除去所述氟碳化合物层以及所述中间层。
2.根据权利要求1所述的等离子处理方法，其特征在于，
所述第1工序包含如下工序：在使所述氟碳化合物层沉积后加热所述晶片的上表面来形成具有所述自饱和性的中间层，
所述第2工序包含如下工序：在提供利用所述含氧的气体的等离子中的粒子而除去所述氟碳化合物层后，加热所述晶片来除去所述中间层。
3.根据权利要求2所述的等离子处理方法，其特征在于，
在所述第1工序或第2工序中，将红外线照射到所述晶片上表面来加热该晶片。
4.根据权利要求2或3所述的等离子处理方法，其特征在于，
在所述第2工序中，将包含除去所述氟碳化合物层的工序以及加热所述晶片来除去所述中间层的工序的多个工序作为1个循环，重复多次该循环。
5.一种蚀刻装置，其特征在于，对钨膜进行蚀刻，具有：
处理室；
设于所述处理室内且在表面的至少一部分具有钨膜的被处理体；
载置所述被处理体的台；
用于冷却所述被处理体的冷却单元；
用于对所述处理室提供含氟的有机气体的等离子以及氧气的等离子的等离子源；
用于将所述处理室减压的真空泵；和
用于加热所述被处理体的加热单元。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631589B2 (en) * 2021-05-04 2023-04-18 Applied Materials, Inc. Metal etch in high aspect-ratio features
WO2023002521A1 (ja) * 2021-07-19 2023-01-26 株式会社日立ハイテク 半導体製造装置および半導体製造装置のクリーニング方法
KR20230058000A (ko) * 2021-10-21 2023-05-02 주식회사 히타치하이테크 에칭 방법 및 에칭 장치
CN114063479B (zh) * 2021-11-12 2024-01-23 华科电子股份有限公司 应用于蚀刻机的多路输出模块的射频电源控制方法及系统
WO2023170732A1 (ja) * 2022-03-07 2023-09-14 株式会社日立ハイテク プラズマ処理方法
WO2023209812A1 (ja) * 2022-04-26 2023-11-02 株式会社日立ハイテク プラズマ処理方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4838990A (en) * 1987-07-16 1989-06-13 Texas Instruments Incorporated Method for plasma etching tungsten
US4923562A (en) * 1987-07-16 1990-05-08 Texas Instruments Incorporated Processing of etching refractory metals
JPH07254606A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 半導体装置の製造方法
JPH10189535A (ja) * 1996-12-20 1998-07-21 Nec Corp 半導体装置の製造方法
US6057247A (en) * 1997-10-29 2000-05-02 Matsushita Electronics Corporation Method for fabricating semiconductor device and method for controlling environment inside reaction chamber of dry etching apparatus
KR100657762B1 (ko) * 2005-09-07 2006-12-14 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN107438892A (zh) * 2016-03-28 2017-12-05 株式会社日立高新技术 等离子处理方法以及等离子处理装置
US20180211824A1 (en) * 2017-01-24 2018-07-26 Tokyo Electron Limited Plasma processing method including cleaning of inside of chamber main body of plasma processing apparatus
US20190067032A1 (en) * 2017-08-23 2019-02-28 Hitachi High-Technologies Corporation Etching method and etching apparatus
CN109427576A (zh) * 2017-09-04 2019-03-05 东京毅力科创株式会社 蚀刻方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5195045A (en) 1991-02-27 1993-03-16 Astec America, Inc. Automatic impedance matching apparatus and method
JPH0645326A (ja) * 1992-04-08 1994-02-18 Nec Corp 半導体装置の製造方法
US5712592A (en) 1995-03-06 1998-01-27 Applied Materials, Inc. RF plasma power supply combining technique for increased stability
US5770922A (en) 1996-07-22 1998-06-23 Eni Technologies, Inc. Baseband V-I probe
CN1299226C (zh) 1997-09-17 2007-02-07 东京电子株式会社 用于监视和控制气体等离子体处理的系统和方法
JP3565311B2 (ja) 1997-12-17 2004-09-15 アルプス電気株式会社 プラズマ処理装置
JP2000091321A (ja) 1998-09-10 2000-03-31 Hitachi Ltd 表面処理方法および装置
US6492277B1 (en) 1999-09-10 2002-12-10 Hitachi, Ltd. Specimen surface processing method and apparatus
US6265831B1 (en) 1999-03-31 2001-07-24 Lam Research Corporation Plasma processing method and apparatus with control of rf bias
JP2001185542A (ja) 1999-12-27 2001-07-06 Hitachi Ltd プラズマ処理装置及びそれを用いたプラズマ処理方法
JP3593492B2 (ja) 2000-06-13 2004-11-24 株式会社日立製作所 プラズマ処理方法
JP4819244B2 (ja) 2001-05-15 2011-11-24 東京エレクトロン株式会社 プラズマ処理装置
US6677711B2 (en) 2001-06-07 2004-01-13 Lam Research Corporation Plasma processor method and apparatus
US7084832B2 (en) 2001-10-09 2006-08-01 Plasma Control Systems, Llc Plasma production device and method and RF driver circuit with adjustable duty cycle
JP2003347278A (ja) 2002-05-23 2003-12-05 Hitachi Kokusai Electric Inc 基板処理装置、及び半導体装置の製造方法
US6919689B2 (en) 2002-09-26 2005-07-19 Lam Research Corporation Method for toolmatching and troubleshooting a plasma processing system
US7029536B2 (en) 2003-03-17 2006-04-18 Tokyo Electron Limited Processing system and method for treating a substrate
US7190119B2 (en) 2003-11-07 2007-03-13 Lam Research Corporation Methods and apparatus for optimizing a substrate in a plasma processing system
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
JP2005259839A (ja) 2004-03-10 2005-09-22 Nec Electronics Corp 半導体装置の製造方法
KR100710923B1 (ko) 2004-06-02 2007-04-23 동경 엘렉트론 주식회사 플라즈마 처리장치 및 임피던스 조정방법
US20060037704A1 (en) 2004-07-30 2006-02-23 Tokyo Electron Limited Plasma Processing apparatus and method
JP4699127B2 (ja) 2004-07-30 2011-06-08 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
CN1734712A (zh) 2004-07-30 2006-02-15 东京毅力科创株式会社 等离子体处理装置以及等离子体处理方法
JP4628900B2 (ja) 2005-08-24 2011-02-09 株式会社日立ハイテクノロジーズ プラズマ処理装置
JP5041713B2 (ja) 2006-03-13 2012-10-03 東京エレクトロン株式会社 エッチング方法およびエッチング装置、ならびにコンピュータ読取可能な記憶媒体
US7645357B2 (en) 2006-04-24 2010-01-12 Applied Materials, Inc. Plasma reactor apparatus with a VHF capacitively coupled plasma source of variable frequency
JP4914119B2 (ja) 2006-05-31 2012-04-11 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP5426811B2 (ja) 2006-11-22 2014-02-26 パール工業株式会社 高周波電源装置
US8129283B2 (en) 2007-02-13 2012-03-06 Hitachi High-Technologies Corporation Plasma processing method and plasma processing apparatus
JP4882824B2 (ja) 2007-03-27 2012-02-22 東京エレクトロン株式会社 プラズマ処理装置、プラズマ処理方法及び記憶媒体
JP2010016124A (ja) 2008-07-02 2010-01-21 Hitachi High-Technologies Corp プラズマ処理装置およびプラズマ処理方法
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
JP5916056B2 (ja) * 2010-08-23 2016-05-11 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9039911B2 (en) * 2012-08-27 2015-05-26 Lam Research Corporation Plasma-enhanced etching in an augmented plasma processing system
JP5808697B2 (ja) 2012-03-01 2015-11-10 株式会社日立ハイテクノロジーズ ドライエッチング装置及びドライエッチング方法
JP2014082354A (ja) 2012-10-17 2014-05-08 Hitachi High-Technologies Corp プラズマ処理装置
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
JP6078419B2 (ja) 2013-02-12 2017-02-08 株式会社日立ハイテクノロジーズ プラズマ処理装置の制御方法、プラズマ処理方法及びプラズマ処理装置
JP2015056519A (ja) 2013-09-12 2015-03-23 東京エレクトロン株式会社 エッチング方法、エッチング装置及び記憶媒体
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
JP2015185594A (ja) 2014-03-20 2015-10-22 株式会社日立ハイテクノロジーズ エッチング装置
US9418869B2 (en) 2014-07-29 2016-08-16 Lam Research Corporation Method to etch a tungsten containing layer
US9633867B2 (en) * 2015-01-05 2017-04-25 Lam Research Corporation Method and apparatus for anisotropic tungsten etching
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
KR102015891B1 (ko) * 2015-05-22 2019-08-29 가부시키가이샤 히다치 하이테크놀로지즈 플라스마 처리 장치 및 그것을 이용한 플라스마 처리 방법
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US9735024B2 (en) * 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4838990A (en) * 1987-07-16 1989-06-13 Texas Instruments Incorporated Method for plasma etching tungsten
US4923562A (en) * 1987-07-16 1990-05-08 Texas Instruments Incorporated Processing of etching refractory metals
JPH07254606A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 半導体装置の製造方法
JPH10189535A (ja) * 1996-12-20 1998-07-21 Nec Corp 半導体装置の製造方法
US6057247A (en) * 1997-10-29 2000-05-02 Matsushita Electronics Corporation Method for fabricating semiconductor device and method for controlling environment inside reaction chamber of dry etching apparatus
KR100657762B1 (ko) * 2005-09-07 2006-12-14 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN107438892A (zh) * 2016-03-28 2017-12-05 株式会社日立高新技术 等离子处理方法以及等离子处理装置
US20180211824A1 (en) * 2017-01-24 2018-07-26 Tokyo Electron Limited Plasma processing method including cleaning of inside of chamber main body of plasma processing apparatus
US20190067032A1 (en) * 2017-08-23 2019-02-28 Hitachi High-Technologies Corporation Etching method and etching apparatus
CN109427576A (zh) * 2017-09-04 2019-03-05 东京毅力科创株式会社 蚀刻方法

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