JP2005259839A - 半導体装置の製造方法 - Google Patents

Abstract

【目的】 タングステンを用いた導電膜をエッチングする際のマスクの薄膜化を目的とする。
【構成】 基体上に、タングステン（Ｗ）を含有する導電性材料を用いたＷ膜を形成するＷ膜形成工程（Ｓ１０８）と、前記Ｗ膜形成工程（Ｓ１０８）により形成されたＷ膜の上にジルコニウム（Ｚｒ）を用いたＺｒ膜を形成するＺｒ膜形成工程（Ｓ１１０）
と、前記Ｚｒ膜形成工程（Ｓ１１０）により形成されたＺｒ膜をマスクとして前記Ｗ膜をエッチングするＷ膜エッチング工程（Ｓ１２８）、を備えたことを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に係り、特に、タングステン（Ｗ）とモリブデン（Ｍｏ）とのいずれかを含有する導電性材料を用いたメタルゲート電極形成、或いは、Ｗとアルミニウム（Ａｌ）とのいずれかを含有する導電性材料を用いた配線形成を工夫した半導体装置の製造方法に関する。

従来より、ＭＯＳＦＥＴ等の半導体装置では、ゲート電極の材料としてポリシリコンが広く用いられていたが、近年の高集積化や高速化に伴い、金属シリサイド膜とポリシリコン膜との２層構造からなるポリサイドゲートや、ポリシリコン膜上にチタンやコバルト等の金属膜を形成してこの金属膜とポリシリコン膜とを反応させて生成したセルフアラインシリサイドゲートが用いられるようになってきた。

しかしながら、ゲート長が０．１３μｍ以降の世代のＭＯＳＦＥＴ等の半導体装置では、これらポリサイドゲートやセルフアラインシリサイドゲートよりも、さらに低抵抗のゲート電極が求められている。

これらポリサイドゲートやセルフアラインシリサイドゲートよりも低抵抗なゲート電極として、ポリシリコンと反応障壁とタングステンとの積層構造からなるポリメタルゲートがある。タングステンは、ゲート電極に広く用いられていたタングステンシリサイドに比べてその比抵抗が約一桁小さい。そのため、このタングステンをゲート電極の材料として用いることにより、半導体装置の信号伝達を大幅に短縮することが可能となり、また、半導体装置の高集積化及び高速化を図ることができる。

ここで、ゲート電極としてのタングステン膜をエッチングする際に、フォトレジストをマスクにタングステン膜をＳＦ_６、塩素を含むガス（Ｃｌ_２、ＢＣｌ_３）を用いてエッチングを行っていた（例えば、特許文献１、２参照）。

その他、ゲート電極としてのタングステン膜をエッチングする際に、シリコン窒化膜（ＳｉＮ膜）或いは酸化シリコンをマスクにタングステン膜のエッチングを行っていた（例えば、特許文献３，４参照）。
特許第２８６４９６７号公報 特許第２８６５５１７号公報 特開２０００−２５２２５９号公報 特開２００１−１６０５４９号公報

従来技術では、タングステンとフォトレジストとの選択比がＷ／フォトレジスト＝０．５程度であり、微細化が進むとフォトレジストを薄膜化する必要があることからゲート電極形成時にマスクが持たない問題が発生する。その他のマスク材としてシリコン酸化膜（ＳｉＯ_２）が考えられるが従来技術ではＷ／ＳｉＯ_２＝１．５程度でこちらも十分な選択性が得られておらずマスク膜厚をＷ膜厚の３倍以上にする必要がある。また、ＳｉＮ膜を用いてもマスク膜厚をＷ膜厚に対して薄くすることはできない（例えば、特許文献３の図１，特許文献４の図５参照）。この結果アスペクト比が高くなることからμ−ｌｏａｄｉｎｇ（マイクロローディング）効果により密部と疎部のエッチング量に差が生じ良好なゲート電極形成が困難となる問題がある。

本発明は、上述した従来の課題を克服し、タングステン膜をエッチングする際のマスクの薄膜化、同様に、選択比を十分に確保できないその他の導電性材料を用いた導電膜をエッチングする際のマスクの薄膜化を図った半導体装置の製造方法を提供するものである。

また、本発明は、メタルゲート電極形成においてマスク選択性の欠如により形状を損なうことなく、かつ微細化に対応可能な半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、
基体上に、ＷとＭｏとＡｌとのいずれかを含有する導電膜を形成する導電膜形成工程と、
前記導電膜形成工程により形成された導電膜の上にジルコニウム（Ｚｒ）を含有するＺｒ含有膜を形成するＺｒ含有膜形成工程と、
前記Ｚｒ含有膜形成工程により形成されたＺｒ含有膜をマスクとして前記導電膜をエッチングする導電膜エッチング工程と、
を備えたことを特徴とする。

導電膜の上に形成されたＺｒ含有膜をマスクとして前記導電膜をエッチングすることで、十分な選択性を得ることができる。十分な選択性を得ることができるので、エッチングする際のマスクを薄膜化することができる。後述するように、Ｚｒ含有膜を用いることで、導電膜との選択比を１０以上にすることができる。特に、Ｚｒの選択比は、Ｗに対して４０以上とすることができる。

よって、前記Ｚｒ含有膜は、前記導電膜形成工程により形成された前記導電膜の膜厚に対し、１／４０〜１／１０の膜厚に形成されることを特徴とする。

前記Ｚｒ含有膜の膜厚を、前記導電膜の膜厚に対して１／４０〜１／１０の膜厚にすることで、前記導電膜をエッチングする際のマスクを薄膜化することができる。

また、前記半導体装置の製造方法は、さらに、
前記Ｚｒ含有膜形成工程により形成されたＺｒ含有膜の上に反射防止膜を形成する反射防止膜形成工程と、
前記反射防止膜形成工程により形成された反射防止膜の上にレジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜をマスクとして前記反射防止膜をエッチングする反射防止膜エッチング工程と、
前記反射防止膜エッチング工程によりエッチングされなかった前記反射防止膜と前記反射防止膜のマスクとなった前記レジスト膜とをマスクとして前記Ｚｒ含有膜をエッチングするＺｒ含有膜エッチング工程と、
を備え、
前記導電膜エッチング工程において、前記Ｚｒ含有膜の他に、さらに、前記Ｚｒ含有膜エッチング工程においてＺｒ含有膜のマスクとなった前記反射防止膜と前記レジスト膜とをマスクとして前記導電膜をエッチングすることを特徴とする。

前記レジスト膜をマスクとして前記導電膜をエッチングすることにより、エッチングの際、前記レジスト膜のレジスト材から供給される反応副生成物により導電膜の側壁を保護することができる。

さらに、前記導電膜エッチング工程において、フッ素（Ｆ）と窒素（Ｎ）とを含有するエッチングガスを用いたことを特徴とする。

ＦとＮとを含有するエッチングガスを用いたことで、Ｚｒ含有膜との選択性を十分に確保しながら前記導電膜をエッチングすることができる。特に、レジスト膜を残したまま前記導電膜をエッチングする場合に、前記レジスト膜のレジスト材とＦとＮとが反応して導電膜の側壁を保護する前記反応副生成物を生成する。

さらに、前記Ｚｒ含有膜エッチング工程において、三塩化ホウ素（ＢＣｌ_３）を含有するエッチングガスを用いたことを特徴とする。

ＢＣｌ_３を含有するエッチングガスを用いることで、前記Ｚｒ含有膜をエッチングすることができる。

そして、前記導電膜形成工程により導電膜が形成される前記基体の表面には、高融点金属の窒化物を材料とした高融点金属窒化膜が形成されており、
前記導電膜エッチング工程において、前記導電膜と共に、前記高融点金属窒化膜をエッチングすることを特徴とする。

前記導電膜形成工程により導電膜が形成される前記基体の表面、すなわち、導電膜の下地層として高融点金属の窒化物を材料とした高融点金属窒化膜が形成されることで、導電膜のバリア層となる。そして、前記導電膜と共に、前記高融点金属窒化膜をエッチングすることで、１回の工程で、両者をエッチングすることができる。

また、前記導電膜は、ＷとＭｏとのいずれかを含有する導電性材料を用い、
前記導電膜形成工程により導電膜が形成される前記基体上には、シリコン酸化膜（ＳｉＯ_２膜）と前記ＳｉＯ_２膜の上に前記高誘電率材料（Ｈｉｇｈ−ｋ）膜と前記Ｈｉｇｈ−ｋ膜の上に窒化ジルコニウム（ＺｒＮ）膜とが形成されており、
前記半導体装置の製造方法は、さらに、前記導電膜エッチング工程において前記導電膜のマスクとなった前記Ｚｒ含有膜をエッチングする第２のＺｒ含有膜エッチング工程を備え、
前記第２のＺｒ含有膜エッチング工程において、ＢＣｌ_３を含有するエッチングガスを用いて、前記Ｚｒ含有膜と共に、前記基体に形成された前記Ｈｉｇｈ−ｋ膜と前記ＺｒＮ膜とを前記導電膜をマスクとしてエッチングすることを特徴とする。

特に、ゲート電極として、ＷとＭｏとのいずれかを含有する導電性材料を用いて前記導電膜を形成する場合、バリア層として前記ＺｒＮ膜を用いることができる。そして、ＳｉＯ_２膜と十分な選択性が得られるＢＣｌ_３を含有するエッチングガスを用いることで、前記Ｚｒ含有膜と共に、前記基体に形成された前記Ｈｉｇｈ−ｋ膜と前記ＺｒＮ膜とを前記導電膜をマスクとしてエッチングすることができる。

本発明によれば、導電膜の上に形成されたＺｒ含有膜をマスクとして前記導電膜をエッチングすることで、エッチングする際のマスクを薄膜化することができるので、μ−ｌｏａｄｉｎｇ効果の影響を小さく、或いは受けないようにすることができる。μ−ｌｏａｄｉｎｇ効果の影響を小さく、或いは受けないことで、メタルゲート電極形成においてマスク選択性の欠如による形状損傷を軽減或いは無くすことができる。また、エッチングする際のマスクを薄膜化することができるので、微細化に対応可能とすることができる。微細化に対応可能とすることができるので、半導体装置の高集積化及び高速化を図ることができる。

本発明の実施形態によれば、従来、前記導電膜の膜厚より大きな膜厚を必要としたマスクの厚さを、前記導電膜の膜厚に対して１／４０〜１／１０の膜厚にすることができるので、前記導電膜をエッチングする際のマスクを十分に薄膜化することができる。薄膜化することができるので、微細化に対応可能とすることができる。

本発明の実施形態によれば、前記レジスト膜をマスクとして前記導電膜をエッチングすることにより、エッチングの際、前記レジスト膜のレジスト材から供給される反応副生成物により導電膜の側壁を保護することができるので、極微細な寸法のメタルゲート形成に関しても寸法制御、及び再現性の優れた加工が可能となる。

本発明の実施形態によれば、ＳｉＯ_２膜と十分な選択性が得られるＢＣｌ_３を含有するエッチングガスを用いることで、前記Ｚｒ含有膜と共に、前記基体に形成された前記Ｈｉｇｈ−ｋ膜と前記ＺｒＮ膜とを前記導電膜をマスクとしてエッチングすることができるので、１回の工程で３種の膜をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。

実施の形態１．
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
本実施の形態では、特に、メタルゲート電極の製造方法の要部を説明する。図１において、本実施の形態では、ＳｉＯ_２膜を形成するＳｉＯ_２膜形成工程（Ｓ１０２）、Ｈｉｇｈ−ｋ膜を形成するＨｉｇｈ−ｋ膜形成工程（Ｓ１０４）、ＴｉＮ（窒化チタン）膜を形成するＴｉＮ膜形成工程（Ｓ１０６）、Ｗ膜を形成するＷ膜形成工程（Ｓ１０８）、Ｚｒ膜を形成するＺｒ膜形成工程（Ｓ１１０）、反射防止膜を形成する反射防止膜形成工程（Ｓ１１２）、レジスト膜を塗布するレジスト膜塗布工程（Ｓ１１４）、レジスト膜を露光する露光工程（Ｓ１１６）、露光されたレジスト膜を現像する現像工程（Ｓ１１８）、反射防止膜をエッチングする反射防止膜エッチング工程（Ｓ１２０）、Ｚｒ膜をエッチングするＺｒ膜エッチング工程（Ｓ１２２）、レジスト膜を除去するレジスト膜除去工程（Ｓ１２４）、反射防止膜を除去する反射防止膜除去工程（Ｓ１２６）、Ｗ膜とＴｉＮ膜とをエッチングするＷ，ＴｉＮ膜エッチング工程（Ｓ１２８）、Ｚｒ膜とＨｉｇｈ−ｋ膜とをエッチングするＺｒ，Ｈｉｇｈ−ｋ膜エッチング工程（Ｓ１３０）、ＳｉＯ_２膜をエッチングするＳｉＯ_２膜エッチング工程（Ｓ１３２）という一連の工程を実施する。

図２は、Ｗ膜とＺｒ膜とのエッチングレートを示す図である。
図２に示すように、Ｗ膜は、エッチングレートが２．２ｎｍ／ｓ（１３２ｎｍ／ｍｉｎ）であるのに対し、Ｚｒ膜は、エッチングレートが３．３×１０^−２ｎｍ／ｓ（２ｎｍ／ｍｉｎ）〜５×１０^−２ｎｍ／ｓ（３ｎｍ／ｍｉｎ）である。したがって、Ｗに対するＺｒの選択比は、４０以上であることがわかる。

図３は、各材料に対するＺｒの選択比を示す図である。
図３に示すように、Ｗに対するＺｒの選択比は、４０以上、Ｍｏに対するＺｒの選択比は、５０程度、Ａｌに対するＺｒの選択比は、推定値であるが５０以上であることがわかる。
よって、図２，３に示されるように、Ｚｒは、Ｗ、Ｍｏ、及びＡｌに対して十分な選択比を有していることがわかる。

図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１のＳｉＯ_２膜形成工程（Ｓ１０２）からＺｒ膜形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。

図４（ａ）において、ＳｉＯ_２膜形成工程として、シリコンウエハである基体１０１上にＳｉＯ_２膜１０２を形成する。成膜するための方法は、シリコンウエハ表面を熱処理してもよいし、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、スパッタ法、或いは真空蒸着法等を用いてもよい。その他の方法であっても構わない。

図４（ｂ）において、Ｈｉｇｈ−ｋ膜形成工程として、ＳｉＯ_２膜１０２上にＨｉｇｈ−ｋ膜１０３を形成する。成膜するための方法は、ＣＶＤ法、スパッタ法、或いは真空蒸着法等を用いてもよい。その他の方法であっても構わない。Ｈｉｇｈ−ｋ膜１０３の材料として、例えば、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＨｆＡｌＯｘ、ＨｆＳｉＯｘを用いるとよい。絶縁性の大きいＨｉｇｈ−ｋ膜１０３を形成することで、ゲート絶縁膜の絶縁性を高めることができる。

図４（ｃ）において、導電膜形成工程の一部であるＴｉＮ膜形成工程として、Ｈｉｇｈ−ｋ膜１０３上にゲート電極の一部となる導電膜のＴｉＮ膜１０４（高融点金属窒化膜の一例である）を形成する。成膜するための方法は、ＣＶＤ法、スパッタ法、或いは真空蒸着法等を用いてもよい。或いは、成膜したチタン（Ｔｉ）、を窒素雰囲気中で熱処理することにより形成してもよいし、成膜したＴｉに対し、プラズマ窒化処理を施すことにより形成してもよい。その他の方法であっても構わない。例えば、Ｗ膜が１００ｎｍの膜厚に対し、ＴｉＮ膜を１０ｎｍ形成する。その他、ＴｉＮに替わる材料として、ゲート電極材料に用いる高融点金属窒化物として、タンタル（Ｔａ）の窒化物である窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、炭化窒化タングステン（ＷＣＮ）、窒化チタンシリケート（ＴｉＳｉＮ）を用いても同様の効果が得られる。また、後述するように、Ｚｒの窒化物であるＺｒＮを用いても同様の効果が得られる。高融点金属窒化物をゲート絶縁膜とＷとの間に形成することで、ゲート絶縁膜とＷとの密着性、或いはバリア層としての拡散防止性を向上させることができる。

図４（ｄ）において、導電膜形成工程の一部であるＷ膜形成工程として、ＴｉＮ膜１０４上にＴｉＮ膜１０４と共にゲート電極となる導電膜のＷ膜１０５を形成する。成膜するための方法は、ＣＶＤ法、スパッタ法、或いは真空蒸着法等を用いてもよい。その他の方法であっても構わない。ゲート電極となる導電膜の材料として、他に、Ｍｏ等であっても構わない。例えば、Ｗ膜を１００ｎｍの膜厚に形成する。

図４（ｅ）において、Ｚｒ膜形成工程（Ｚｒ含有膜形成工程の一例である）として、Ｗ膜１０５上にＺｒ膜１０６を形成する。成膜するための方法は、ＣＶＤ法、スパッタ法、或いは真空蒸着法等を用いてもよい。その他の方法であっても構わない。Ｚｒ材料以外に、ＺｒＮ、炭化ジルコニウム（ＺｒＣ）であっても構わない。図２，３で示したように、Ｗに対するＺｒの選択比は、４０以上であり、Ｗに対するＺｒＮの選択比は、２０以上である。同様に、Ｗに対するＺｒＣの選択性も十分である。かかるＺｒ、ＺｒＮ、ＺｒＣといったＺｒ含有材料を用いたＺｒ含有膜を、後述するようにＷ膜をエッチングする際のマスクとして用いる。Ｚｒ含有膜は、Ｗに対して十分な選択性（高いほどよいが、例えば、１０以上）を有しているため、前記Ｗ膜の膜厚に対し、１／４０〜１／１０の膜厚に形成すればよい。例えば、Ｗ膜が１００ｎｍの膜厚に対し、２．５ｎｍ〜１０ｎｍの膜厚に形成することでもマスクとして十分機能することができる。言い換えれば、前記Ｗ膜の膜厚に対して１／４０〜１／１０の膜厚にすることで、前記Ｗ膜をエッチングする際のマスクを薄膜化することができる。また、Ｗに対して十分な選択性を有している材料として、その他、ニッケル（Ｎｉ）或いはコバルト（Ｃｏ）等も考えられる。但し、Ｎｉ及びＣｏは、マスクパターンを形成する際のエッチングや、その後、除去する際のエッチングが困難となってしまう欠点もある。

図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１の反射防止膜形成工程（Ｓ１１２）から現像工程（Ｓ１１８）までを示している。それ以降の工程は後述する。

図５（ｆ）において、反射防止膜形成工程として、Ｚｒ膜１０６上に反射防止膜１０７を形成する。反射防止膜１０７を形成することで、フォトリソグラフィで高解像度を得ることができる。例えば、反射防止膜１０７の材料として、ＢＡＲＣ等の有機系反射防止膜を塗布する。その他の方法であっても構わない。

図５（ｇ）において、レジスト膜塗布工程（レジスト膜形成工程の一例である）として、反射防止膜１０７上にレジスト膜１０８を塗布する。そして、露光工程として、レジスト膜１０８を選択的に露光する。図５では、ゲート電極を形成する部分を除いたパターンによりレジスト膜１０８を選択的に露光しているが、その逆であってもよい。ポジ型とネガ型を適宜選択すればよい。

図５（ｈ）において、現像工程として、露光工程により露光されたレジスト膜１０８を現像する。現像することで、ここでは、露光されなかったゲート電極を形成する部分を除いたフォトレジスト材が除去される。

図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１の反射防止膜エッチング工程（Ｓ１２０）からレジスト膜除去工程（Ｓ１２４）までを示している。それ以降の工程は後述する。

図６（ｉ）において、反射防止膜エッチング工程として、現像工程により除去されなかったレジスト膜１０８をマスクとして、反射防止膜１０７を選択的にエッチングする。

図６（ｊ）において、Ｚｒ膜エッチング工程（Ｚｒ含有膜エッチング工程の一例である）として、上部に残ったレジスト膜１０８、反射防止膜１０７をマスクとして、Ｚｒ膜をエッチングする。エッチングは、異方性エッチング法を用いる。異方性エッチング法を用いることで、基体１０１の面に対し、垂直にエッチングすることができる。ここでは、反応性イオンエッチング（ＲＩＥ）法を用いる。また、エッチングガスとして、ＢＣｌ_３を主としたガスを用いる。ＢＣｌ_３を主としたガスを用いることで、Ｚｒ膜をエッチングすることができる。

図７は、反応性イオンエッチング法によるエッチングをおこなう装置の概念図である。
図７において、装置３００では、チャンバ３０６の内部にて下部電極３０２の上に半導体基板としてのウエハ１００を設置する。ウエハ１００は下部リング３０９の内側に設置する。そして、上部リング３０８内のガス噴出し板３０５からチャンバ３０６の内部にエッチングガスとなる混合ガスを供給し、真空ポンプ３０７により所定のチャンバ内圧力になるように真空引きされたチャンバ３０６の内部の上部電極３０１と下部電極３０２との間に高周波電源となる上部ＲＦ電源３０３を用いてプラズマを生成させる。一方、下部ＲＦ電源３０４を用いてイオンエネルギーを制御する。このように、プラズマを生成するＲＦ電源とイオンエネルギーを制御するＲＦ電源とが独立した方式のエッチング装置が望ましい。プラズマ生成するＲＦ電源とイオンエネルギーを制御するＲＦ電源が独立しない平行平板型ＲＩＥ（ウエハが載置される側にのみＲＦ電源がある）ではエッチレートを増加させるためにＲＦパワーを上げるとイオンエネルギーも上がるために選択比を確保することが困難であるが、独立した装置ではプラズマ生成のＲＦパワーを増加し、イオンエネルギー制御をおこなうＲＦパワーを抑えることにより容易に選択比を確保することが可能となる。

ここでは、Ｚｒ膜エッチングのエッチング条件として、例えば、上部ＲＦ電源３０３におけるプラズマ電力を０．７〜１．０Ｗ／ｃｍ^２、下部ＲＦ電源３０４における基板にかかる単位面積あたりのバイアス電力を０．０７〜０．１４Ｗ／ｃｍ^２とするのが望ましい。そして、真空ポンプ３０７により所望のチャンバ内圧力になるように真空引きする。チャンバ内圧力は、１．３３Ｐａ（１０ｍＴｏｒｒ）程度（１．０６Ｐａ（８ｍＴｏｒｒ）〜１．６０Ｐａ（１２ｍＴｏｒｒ））が望ましい。

図６（ｋ）において、レジスト膜除去工程として、マスクパターンとして反射防止膜１０７上に残ったレジスト膜１０８を除去する。レジスト膜１０８を除去する方法は、アッシング等を用いればよい。

図８は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図１の反射防止膜除去工程（Ｓ１２６）からＳｉＯ_２膜エッチング工程（Ｓ１３２）までを示している。

図８（ｌ）において、反射防止膜除去工程として、マスクパターンとしてＺｒ膜１０６上に残った反射防止膜１０７を除去する。反射防止膜１０７を除去する方法は、ウェットエッチング等を用いればよい。

図８（ｍ）において、Ｗ，ＴｉＮ膜エッチング工程（導電膜エッチング工程の一例である）として、Ｚｒ膜１０６をマスクとして、Ｗ膜１０５とＴｉＮ膜１０４とをエッチングする。前記Ｗ膜１０５と共に、前記ＴｉＮ膜１０４をエッチングすることで、１回の工程で、両者をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。エッチングガスは、例えば塩素（Ｃｌ_２）、ＣＦ_４またはＮＦ_３などのＦを含むガス、アルゴン（Ａｒ）、酸素（Ｏ_２）を有するガス系を用いるとよい。フッ素系ガスは、プラズマ中でＦラジカルとＦイオンに分離され、これらがＷと結合してエッチングを促進する。ＣＦ_４またはＮＦ_３などのフッ素系ガスは、六フッ化硫黄のような高次のフッ素系ガスよりもエッチング速度が遅く、Ｗ膜１０５に対して、実用的なエッチング速度となる。ここで、ＮＦ_３ではなくＣＦ_４を用いる場合には、さらに、窒素（Ｎ_２）を添加するとよい。また、Ｃｌ_２は、Ｏ_２とともにＷのオキシハライド（ＷＯ_ＸＣｌ_Ｙ）を形成し、Ｗのエッチングを促進する。エッチングには、図７に示した装置３００を用いる。上述したように、プラズマを生成するＲＦ電源とイオンエネルギーを制御するＲＦ電源とが独立した方式のエッチング装置を用いることで、容易に選択比を確保することができる。

ここでは、Ｗ，ＴｉＮ膜エッチング工程のエッチング条件として、例えば、上部ＲＦ電源３０３におけるプラズマ電力を１．４〜２．０Ｗ／ｃｍ^２、下部ＲＦ電源３０４における基板にかかる単位面積あたりのバイアス電力を０．１４〜０．２Ｗ／ｃｍ^２とするのが望ましい。そして、真空ポンプ３０７により所望のチャンバ内圧力になるように真空引きする。チャンバ内圧力は、０．４０Ｐａ（３ｍＴｏｒｒ）〜０．６７Ｐａ（５ｍＴｏｒｒ）が望ましい。

図８（ｎ）において、Ｚｒ，Ｈｉｇｈ−ｋ膜エッチング工程として、Ｗ，ＴｉＮ膜エッチングのマスクとして使用したＺｒ膜１０６とゲート電極の下部にあたる部分以外のＨｉｇｈ−ｋ膜１０３とをエッチングする。前記Ｚｒ膜１０６と共に、前記Ｈｉｇｈ−ｋ膜１０３をエッチングすることで、１回の工程で、両者をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。エッチングガスは、例えばＢＣｌ_３、Ａｒを用いる。ＢＣｌ_３、Ａｒを用いることで、下層のＳｉＯ_２膜１０２との選択性を得ることができる。また、トータル流量中に占めるＢＣｌ_３の割合を３〜１０％とするのが望ましい。エッチングには、図７に示した装置３００を用いる。上述したように、プラズマを生成するＲＦ電源とイオンエネルギーを制御するＲＦ電源とが独立した方式のエッチング装置を用いることで、容易に選択比を確保することができる。

ここでは、Ｚｒ，Ｈｉｇｈ−ｋ膜エッチング工程（Ｚｒ含有膜エッチング工程の一例である）のエッチング条件として、例えば、上部ＲＦ電源３０３におけるプラズマ電力を０．７〜１．０Ｗ／ｃｍ^２、下部ＲＦ電源３０４における基板にかかる単位面積あたりのバイアス電力を０．０３〜０．０６Ｗ／ｃｍ^２とするのが望ましい。そして、真空ポンプ３０７により所望のチャンバ内圧力になるように真空引きする。チャンバ内圧力は、１．３３Ｐａ（１０ｍＴｏｒｒ）程度（１．０６Ｐａ（８ｍＴｏｒｒ）〜１．６０Ｐａ（１２ｍＴｏｒｒ））が望ましい。プラズマ電力に対してバイアス電力を下げることで、エッチングレートを遅くしてエッチングの制御性を向上させることができる。

図８（ｏ）において、ＳｉＯ_２膜エッチング工程として、ゲート電極の下部にあたる部分以外のＳｉＯ_２膜をエッチングする。

以上のように、本実施の形態では、シリコン基板上にシリコン酸化膜、Ｈｉｇｈ−ｋ膜からなるゲート絶縁膜、ゲート電極材料となる窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜、ゲート電極加工時のマスク材となるジルコニウム（Ｚｒ）を順に成膜後、リソグラフィ技術によりパターン形成を行い、エッチングによりＺｒをパターニング後、前記ジルコニウムをマスクとしてＷ、ＴｉＮをエッチングし、続いてゲート絶縁膜、マスク材のＺｒを同時にエッチングしながらゲート電極を形成する。

以上のように、導電膜であるＴｉＮ膜１０４とＷ膜１０５の上に形成されたＺｒ含有膜であるＺｒ膜１０６をマスクとして、前記ＴｉＮ膜１０４とＷ膜１０５、特に、Ｗ膜１０５をエッチングすることで十分な選択性を得ることができる。十分な選択性を得ることができるので、エッチングする際のマスクを薄膜化することができる。よって、μ−ｌｏａｄｉｎｇ効果の影響を小さく、或いは受けないようにすることができる。μ−ｌｏａｄｉｎｇ効果の影響を小さく、或いは受けないことで、メタルゲート電極形成においてマスク選択性の欠如による形状損傷を軽減或いは無くすことができる。また、エッチングする際のマスクを薄膜化することができるので、微細化に対応可能とすることができる。微細化に対応可能とすることができるので、半導体装置の高集積化及び高速化を図ることができる。

実施の形態２．
実施の形態１では、ゲート絶縁膜となるＨｉｇｈ−ｋ膜１０３とＷ膜１０５との間にＴｉＮ膜１０４を形成していたが、材料としてＺｒＮを用いてもよい。ＺｒＮを用いても同様の効果が得られる。

図９は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
本実施の形態２では、実施の形態１と同様、特に、メタルゲート電極の製造方法の要部を説明する。図９において、本実施の形態では、図１におけるＴｉＮ膜形成工程（Ｓ１０６）の代わりに、ＺｒＮ膜を形成するＺｒＮ膜形成工程（Ｓ９０２）、Ｗ，ＴｉＮ膜エッチング工程（Ｓ１２８）の代わりに、Ｗ膜をエッチングするＷ膜エッチング工程（Ｓ９０４）、Ｚｒ，Ｈｉｇｈ−ｋ膜エッチング工程（Ｓ１３０）の代わりに、Ｚｒ膜とＨｉｇｈ−ｋ膜とＺｒＮ膜とをエッチングするＺｒ，Ｈｉｇｈ−ｋ，ＺｒＮ膜エッチング工程（Ｓ９０６）という工程を実施する。その他の工程は、図１と同様である。

図１０は、図９のフローチャートに対応して実施される工程を表す工程断面図である。
図４（ｃ）におけるＴｉＮ膜形成の代わりにＺｒＮ膜を形成した以外は、図４〜６と同様なので、説明を省略する。
図１０では、図９の反射防止膜除去工程（Ｓ１２６）からＳｉＯ_２膜エッチング工程（Ｓ１３２）までを示している。

図１０（ｌ’）において、反射防止膜除去工程として、上述したように、マスクパターンとしてＺｒ膜１０６上に残った反射防止膜１０７を除去する。反射防止膜１０７を除去する方法は、ウェットエッチング等を用いればよい。

図１０（ｍ’）において、Ｗ膜エッチング工程（導電膜エッチング工程の一例である）として、Ｚｒ膜１０６をマスクとして、Ｗ膜１０５をエッチングする。Ｗ膜１０５の下層にあるバリア層にＺｒＮ膜１０９を用いた場合、Ｗ膜１０５のエッチング時に同時にエッチングすることは困難なので、後述するように、マスク材のＺｒ膜１０６、Ｈｉｇｈ−ｋ膜１０３をエッチングする際に行う。よって、ここでは、Ｗ膜１０５をエッチングする。その他は、図８（ｍ）の説明で記載したのと同様であるため、省略する。

図１０（ｎ’）において、Ｚｒ，Ｈｉｇｈ−ｋ，ＺｒＮ膜エッチング工程として、Ｗ膜エッチングのマスクとして使用したＺｒ膜１０６とＷ膜エッチングで残ったＷ膜１０５の下部にあたる部分以外のＺｒＮ膜１０９とゲート電極の下部にあたる部分以外のＨｉｇｈ−ｋ膜１０３とをエッチングする。前記Ｚｒ膜１０６と共に、ＺｒＮ膜１０９と前記Ｈｉｇｈ−ｋ膜１０３をエッチングすることで、１回の工程で、３層をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。その他は、図８（ｍ）の説明で記載したのと同様であるため、省略する。

図１０（ｏ’）において、ＳｉＯ_２膜エッチング工程として、ゲート電極の下部にあたる部分以外のＳｉＯ_２膜をエッチングする。

以上のように、ゲート電極として、ＷとＭｏとのいずれかを含有する導電性材料を用いて前記導電膜を形成する場合、バリア層として前記ＺｒＮ膜を用いることができる。そして、ＳｉＯ_２膜と十分な選択性が得られるＢＣｌ_３を含有するエッチングガスを用いることで、前記Ｚｒ含有膜と共に、前記基体に形成された前記Ｈｉｇｈ−ｋ膜と前記ＺｒＮ膜とを前記導電膜をマスクとしてエッチングすることができる。

実施の形態３．
図１１は、実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。
本実施の形態では、ゲート電極の幅が、例えば、５０ｎｍ以下のような微細メタルゲート電極形成を行う場合に特に有効なメタルゲート電極の製造方法の要部を説明する。図１１において、ＳｉＯ_２膜形成工程（Ｓ１０２）〜反射防止膜エッチング工程（Ｓ１２０）までは、図１と同様である。反射防止膜エッチング工程（Ｓ１２０）に続いて、等方エッチング工程（Ｓ１１０２）、Ｚｒ膜エッチング工程（Ｓ１１０４）、Ｗ膜とＴｉＮ膜とをエッチングするＷ，ＴｉＮ膜エッチング工程（Ｓ１１０６）、レジスト膜を除去するレジスト膜除去工程（Ｓ１１０８）、反射防止膜を除去する反射防止膜除去工程（Ｓ１１１０）、Ｚｒ膜とＨｉｇｈ−ｋ膜とをエッチングするＺｒ，Ｈｉｇｈ−ｋ膜エッチング工程（Ｓ１１１２）、ＳｉＯ_２膜をエッチングするＳｉＯ_２膜エッチング工程（Ｓ１１１４）という一連の工程を実施する。

図１２は、図１１のフローチャートに対応して実施される工程を表す工程断面図である。
図１２では、図１１の反射防止膜エッチング工程（Ｓ１２０）からＺｒ膜エッチング工程（Ｓ１１０４）までを示している。それ以降の工程は後述する。

図１２（ｐ）において、反射防止膜エッチング工程として、現像工程により除去されなかったレジスト膜１０８をマスクとして、反射防止膜１０７を選択的にエッチングする。ここで、実施の形態３では、半導体装置が完成した際の最終的に所望するゲート電極の幅より大きい幅でパターン形成をおこなう。言い換えれば、露光工程（Ｓ１１６）において、まず、所望するゲート電極の幅より大きい幅になるようにレジスト膜１０８を露光後、現像工程により露光されなかった領域を現像する。そして、本反射防止膜エッチング工程において、現像工程により除去されなかったレジスト膜１０８をマスクとして、反射防止膜１０７を選択的にエッチングする。レジスト膜１０８を最初から所望の寸法にするにはレジスト膜１０８の膜厚を薄くしなければならないが、薄くしてしまうとその後、レジスト膜１０８がマスクとして持たない問題が生じる。一方、逆にレジスト膜１０８の膜厚を厚くしようとするとレジスト膜１０８が倒れてしまう問題が生じる。そこで、特に、微細メタルゲート電極形成を行うような場合には、まず、半導体装置が完成した際の最終的に所望するゲート電極の幅より大きい幅でパターン形成をおこなうことが望ましい。

図１２（ｑ）において、等方エッチング工程として、反射防止膜１０７をエッチングした後、等方エッチングにより、レジスト膜１０８と反射防止膜１０７とについて水平方向が所望の寸法になるまでエッチングを行う。エッチングガスとして、例えばＯ_２を含むガスを用いるとよい。上述したように、後述するＺｒマスクを形成するためにレジスト膜１０８によるパターン形成を所望よりも太い寸法で形成し（その結果、フォトレジスト膜の膜厚を厚くできる）、反射防止膜１０７のエッチングと共にレジスト膜１０８を等方的にエッチングすることによりＺｒマスク開口に必要なフォトレジストマスク膜厚を保ち、かつ所望の寸法を得ることが可能である。

図１２（ｒ）において、Ｚｒ膜エッチング工程（Ｚｒ含有膜エッチング工程の一例である）として、上部に残ったレジスト膜１０８、反射防止膜１０７をマスクとして、Ｚｒ膜をエッチングする。エッチングは、異方性エッチング法を用いる。異方性エッチング法を用いることで、基体１０１の面に対し、垂直にエッチングすることができる。ここでは、実施の形態１と同様に、反応性イオンエッチング（ＲＩＥ）法を用いる。また、エッチングガスとして、ＢＣｌ_３を主としたガスを用いる。ＢＣｌ_３を主としたガスを用いることで、Ｚｒ膜をエッチングすることができるのは上述した通りである。その他、図６（ｊ）の説明で記載したのと同様であるため、省略する。

図１３は、図１１のフローチャートに対応して実施される工程を表す工程断面図である。
図１３では、図１１のＷ，ＴｉＮ膜エッチング工程（Ｓ１１０６）から反射防止膜除去工程（Ｓ１１１０）までを示している。それ以降の工程は後述する。

図１３（ｓ）において、Ｗ，ＴｉＮ膜エッチング工程（導電膜エッチング工程の一例である）として、レジスト膜１０８、反射防止膜１０７、及びＺｒ膜１０６をマスクとして、Ｗ膜１０５とＴｉＮ膜１０４とをエッチングする。エッチングガスは、例えばＣｌ_２、ＣＦ_４またはＮＦ_３などのＦを含むガス、Ａｒ、酸素Ｏ_２を有するガス系を用いるとよい。ＦとＮとを含有するエッチングガスを用いたことで、Ｚｒ含有膜であるＺｒ膜１０６との選択性を十分に確保しながら前記Ｗ膜１０５とＴｉＮ膜１０４とをエッチングすることができる。特に、レジスト膜１０８を残したまま前記Ｗ膜１０５とＴｉＮ膜１０４とをエッチングすることで、前記レジスト膜１０８のレジスト材とＦとＮとが反応して、Ｃ（炭素）とＦとＮとを成分として有する反応副生成物を生成する。そして、エッチングの際、前記レジスト膜１０８のレジスト材から供給される前記生成された反応副生成物によりＷ膜１０５とＴｉＮ膜１０４との側壁を保護することができる。反応副生成物によりＷ膜１０５の側壁を保護しながらエッチングするため、例えば、ゲート電極の幅が５０ｎｍ以下のような極微細な寸法のメタルゲート形成に関しても寸法制御、及び再現性の優れた加工ができる。図１３（ｓ）では、レジスト１０８と反射防止膜３０７とが三角形に形状変化しているが、上述したＺｒ膜エッチングおよび、本工程であるＷ／ＴｉＮエッチングにおいて形状が変化していると考えられる。

そして、前記Ｗ膜１０５と共に、前記ＴｉＮ膜１０４をエッチングすることで、１回の工程で、両者をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。その他は、図８（ｍ）の説明で記載したのと同様であるため、省略する。

図１３（ｔ）において、レジスト膜除去工程として、マスクパターンとして反射防止膜１０７上に残ったレジスト膜１０８を除去する。上述したように、レジスト膜１０８を除去する方法は、アッシング等を用いればよい。

図１３（ｕ）において、反射防止膜除去工程として、マスクパターンとしてＺｒ膜１０６上に残った反射防止膜１０７を除去する。反射防止膜１０７を除去する方法は、ウェットエッチング等を用いればよい。

図１４は、図１１のフローチャートに対応して実施される工程を表す工程断面図である。
図１４では、図１１のＺｒ，Ｈｉｇｈ−ｋ膜エッチング工程（Ｓ１１１２）からＳｉＯ_２膜エッチング工程（Ｓ１１１４）までを示している。

図１４（ｖ）において、Ｚｒ，Ｈｉｇｈ−ｋ膜エッチング工程として、Ｗ，ＴｉＮ膜エッチングのマスクとして使用したＺｒ膜１０６とゲート電極の下部にあたる部分以外のＨｉｇｈ−ｋ膜１０３とをエッチングする。前記Ｚｒ膜１０６と共に、前記Ｈｉｇｈ−ｋ膜１０３をエッチングすることで、１回の工程で、両者をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。その他、図８（ｎ）の説明で記載したのと同様であるため、省略する。

図１４（ｗ）において、ＳｉＯ_２膜エッチング工程として、ゲート電極の下部にあたる部分以外のＳｉＯ_２膜をエッチングする。

以上のように、本実施の形態では、シリコン基板上にシリコン酸化膜、Ｈｉｇｈ−ｋ膜からなるゲート絶縁膜、ゲート電極材料となる窒化ジルコニウム膜、タングステン膜、ゲート電極加工時のマスク材となるジルコニウムを順に成膜後、リソグラフィ技術によりパターン形成を行い、エッチングによりジルコニウムをパターニング後、前記ジルコニウムをマスクとしてタングステンをエッチングし、続いて窒化ジルコニウム膜、ゲート絶縁膜、マスク材のジルコニウムを同時にエッチングしながらゲート電極を形成することを特徴とする。

以上のように、フォトレジスト材をレジスト膜１０８として残したまま、Ｗ膜１０５のエッチングを行うので、フォトレジストから供給される反応副生成物によりＷ膜３０５の側壁を保護しながらエッチングする。そのため、例えば、５０ｎｍ以下の極微細な寸法のメタルゲート形成に関しても寸法制御、及び再現性の優れた加工が可能となる。

実施の形態４．
実施の形態３では、ゲート絶縁膜となるＨｉｇｈ−ｋ膜１０３とＷ膜１０５との間にＴｉＮ膜１０４を形成していたが、実施の形態２と同様、材料としてＺｒＮを用いてもよい。ＺｒＮを用いても同様の効果が得られる。

図１５は、実施の形態４における半導体装置の製造方法の要部を表すフローチャートである。
本実施の形態４では、実施の形態３と同様、ゲート電極の幅が、例えば、５０ｎｍ以下のような微細メタルゲート電極形成を行う場合に特に有効なメタルゲート電極の製造方法の要部を説明する。図１５において、本実施の形態では、図１１におけるＴｉＮ膜形成工程（Ｓ１０６）の代わりに、ＺｒＮ膜を形成するＺｒＮ膜形成工程（Ｓ１５０２）、Ｗ，ＴｉＮ膜エッチング工程（Ｓ１１０６）の代わりに、Ｗ膜をエッチングするＷ膜エッチング工程（Ｓ１５０４）、Ｚｒ，Ｈｉｇｈ−ｋ膜エッチング工程（Ｓ１５０６）の代わりに、Ｚｒ膜とＨｉｇｈ−ｋ膜とＺｒＮ膜とをエッチングするＺｒ，Ｈｉｇｈ−ｋ，ＺｒＮ膜エッチング工程（Ｓ１５０６）という工程を実施する。その他の工程は、図１１と同様である。

図１６は、図１５のフローチャートに対応して実施される工程を表す工程断面図である。
図１２（ｒ）までの工程は、ＴｉＮ膜形成の代わりにＺｒＮ膜を形成した以外は、実施の形態３と同様なので、説明を省略する。
図１６では、図１５のＷ膜エッチング工程（Ｓ１５０４）から反射防止膜除去工程（Ｓ１１１０）までを示している。それ以降の工程は後述する。

図１６（ｓ’）において、Ｗ膜エッチング工程（導電膜エッチング工程の一例である）として、レジスト膜１０８、反射防止膜１０７、及びＺｒ膜１０６をマスクとして、Ｗ膜１０５をエッチングする。Ｗ膜１０５の下層にあるバリア層にＺｒＮ膜１０９を用いた場合、実施の形態２で説明した通り、Ｗ膜１０５のエッチング時に同時にエッチングすることは困難なので、後述するように、マスク材のＺｒ膜１０６、Ｈｉｇｈ−ｋ膜１０３をエッチングする際に行う。よって、ここでは、Ｗ膜１０５をエッチングする。その他は、図１３（ｓ）の説明で記載したのと同様であるため、省略する。

図１６（ｔ’）において、レジスト膜除去工程として、マスクパターンとして反射防止膜１０７上に残ったレジスト膜１０８を除去する。上述したように、レジスト膜１０８を除去する方法は、アッシング等を用いればよい。

図１６（ｕ’）において、反射防止膜除去工程として、マスクパターンとしてＺｒ膜１０６上に残った反射防止膜１０７を除去する。反射防止膜１０７を除去する方法は、ウェットエッチング等を用いればよい。

図１７は、図１５のフローチャートに対応して実施される工程を表す工程断面図である。
図１７では、図１５のＺｒ，Ｈｉｇｈ−ｋ，ＺｒＮ膜エッチング工程（Ｓ１５０６）からＳｉＯ_２膜エッチング工程（Ｓ１１１４）までを示している。

図１７（ｖ’）において、Ｚｒ，Ｈｉｇｈ−ｋ，ＺｒＮ膜エッチング工程として、Ｗ膜エッチングのマスクとして使用したＺｒ膜１０６とＷ膜エッチングで残ったＷ膜１０５の下部にあたる部分以外のＺｒＮ膜１０９とゲート電極の下部にあたる部分以外のＨｉｇｈ−ｋ膜１０３とをエッチングする。前記Ｚｒ膜１０６と共に、ＺｒＮ膜１０９と前記Ｈｉｇｈ−ｋ膜１０３をエッチングすることで、１回の工程で、３層をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。その他は、図１４（ｖ）の説明で記載したのと同様であるため、省略する。

図１７（ｗ’）において、ＳｉＯ_２膜エッチング工程として、ゲート電極の下部にあたる部分以外のＳｉＯ_２膜をエッチングする。

以上のように、ゲート電極として、ＷとＭｏとのいずれかを含有する導電性材料を用いて前記導電膜を形成する場合、上述したようにバリア層として前記ＺｒＮ膜を用いることができる。そして、ＳｉＯ_２膜と十分な選択性が得られるＢＣｌ_３を含有するエッチングガスを用いることで、前記Ｚｒ含有膜と共に、前記基体に形成された前記Ｈｉｇｈ−ｋ膜と前記ＺｒＮ膜とを前記導電膜をマスクとしてエッチングすることができる。

実施の形態５．
図１８は、実施の形態５における半導体装置の製造方法の要部を表すフローチャートである。
本実施の形態では、特に、半導体装置の配線の製造方法の要部を説明する。図１８において、本実施の形態では、開口部形成工程（Ｓ１８０２）、ＴｉＮ、Ｔｉ膜を形成するＴｉＮ／Ｔｉ膜形成工程（Ｓ１８０４）、Ｗ膜を形成するＷ膜形成工程（Ｓ１８０６）、Ｚｒ膜を形成するＺｒ膜形成工程（Ｓ１８０８）、Ｚｒ膜をエッチングするＺｒ膜エッチング工程（Ｓ１８１０）、Ｗ膜とＴｉＮ／Ｔｉ膜とをエッチングするＷ，ＴｉＮ／Ｔｉ膜エッチング工程（Ｓ１８１２）、Ｚｒ膜をエッチングするＺｒ膜エッチング工程（Ｓ１８１４）という一連の工程を実施する。図１８では、レジスト膜塗布工程、レジスト膜を露光する露光工程、露光されたレジスト膜を現像する現像工程等が省略されているが、上記実施の形態同様、必要に応じて各工程を有していることは言うまでもない。

図１９は、図１８のフローチャートに対応して実施される工程を表す工程断面図である。
図１９では、図１８の開口部形成工程（Ｓ１８０２）からＺｒ膜形成工程（Ｓ１８０８）までを示している。それ以降の工程は後述する。

まず、前提として、基体１０１上には、層間絶縁膜等の絶縁膜１１０が成膜、形成されている。
図１９（ａ）において、開口部形成工程として、絶縁膜１１０に絶縁膜１１０の下層と後述する配線層との接続を図るためのビアを形成するための開口部１５０を形成する。形成する手法は、例えば、異方性エッチング法を用いる。異方性エッチング法を用いることで、基体１０１の面に対し、垂直に絶縁膜１１０をエッチングすることができる。ここでは、例えば、図７に示した反応性イオンエッチング（ＲＩＥ）法による装置３００を用いることができる。

図１９（ｂ）において、導電膜形成工程の一部であるＴｉＮ／Ｔｉ膜形成工程として、開口部１５０の内壁及び底面と、開口部１５０以外の絶縁膜１１０表面に、ＴｉＮ、Ｔｉ膜を形成する。配線の一部となる導電膜のＴｉＮ膜（高融点金属窒化膜の一例である）とＴｉ膜からなるＴｉＮ／Ｔｉ膜１１０を形成する。成膜するための方法は、ＴｉＮ膜とＴｉ膜とをそれぞれ、ＣＶＤ法、スパッタ法、或いは真空蒸着法等を用いてもよい。その他の方法であっても構わない。例えば、後述する配線となる導電膜のＷ膜が１００ｎｍの膜厚に対し、ＴｉＮ／Ｔｉ膜１１０を１０ｎｍ形成する。その他、高融点金属窒化物として、ＴａＮ、ＷＮ、ＷＣＮ、ＴｉＳｉＮを用いても同様の効果が得られる。タンタル（Ｔａ）、或いはＴｉなどとこれらの高融点金属窒化物のいずれかを組み合わせて複数を積層させた多層膜としても同様の効果が得られる。また、後述するように、ＺｒＮを用いても同様の効果が得られる。高融点金属窒化物、或いは高融点金属窒化物を含む多層膜を層間絶縁膜と配線となるＷとの間に形成することで、層間絶縁膜とＷとの密着性、或いはバリア層としての拡散防止性を向上させることができる。

図１９（ｃ）において、導電膜形成工程の一部であるＷ膜形成工程として、開口部１５０の内壁及び底面と、開口部１５０以外のＴｉＮ／Ｔｉ膜１１０の表面に、ＴｉＮ／Ｔｉ膜１１０と共に配線となる導電膜のＷ膜１０５を形成する。成膜するための方法は、ＣＶＤ法、スパッタ法、或いは真空蒸着法等を用いてもよい。その他の方法であっても構わない。配線となる導電膜の材料として、他に、Ａｌ、Ｃｕ−Ａｌ等であっても構わない。例えば、Ｗ膜を１００ｎｍの膜厚に形成する。

図１９（ｄ）において、Ｚｒ膜形成工程（Ｚｒ含有膜形成工程の一例である）として、Ｗ膜１０５上にＺｒ膜１０６を形成する。成膜するための方法は、ＣＶＤ法、スパッタ法、或いは真空蒸着法等を用いてもよい。その他の方法であっても構わない。Ｚｒ材料以外に、ＺｒＮ、ＺｒＣであっても構わないのは上述した通りである。かかるＺｒ、ＺｒＮ、ＺｒＣといったＺｒ含有材料を用いたＺｒ含有膜を、後述するようにＷ膜、Ａｌ膜、或いはＣｕ−Ａｌ膜をエッチングする際のマスクとして用いる。Ｚｒ含有膜は、Ｗ、Ａｌ、或いはＣｕ−Ａｌに対して十分な選択性（高いほどよいが、例えば、１０以上）を有しているため、例えば、前記Ｗ膜の膜厚に対し、１／４０〜１／１０の膜厚に形成すればよい。例えば、Ｗ膜が１００ｎｍの膜厚に対し、２．５ｎｍ〜１０ｎｍの膜厚に形成することでもマスクとして十分機能することができる。言い換えれば、前記Ｗ膜の膜厚に対して１／４０〜１／１０の膜厚にすることで、前記Ｗ膜等の配線用導電膜をエッチングする際のマスクを薄膜化することができるのも上述した通りである。

図２０は、図１８のフローチャートに対応して実施される工程を表す工程断面図である。
図２０では、図１８のＺｒ膜エッチング工程（Ｓ１８１０）からＺｒ膜エッチング工程（Ｓ１８１４）までを示している。

図２０（ｅ）において、Ｚｒ膜エッチング工程（Ｚｒ含有膜エッチング工程の一例である）として、図示していないレジスト膜１０８、反射防止膜１０７をマスクとして、Ｚｒ膜をエッチングする。エッチングは、異方性エッチング法を用いる。異方性エッチング法を用いることで、基体１０１の面に対し、垂直にエッチングすることができる。ここでは、反応性イオンエッチング（ＲＩＥ）法を用いる。また、エッチングガスとして、ＢＣｌ_３を主としたガスを用い、ＢＣｌ_３を主としたガスを用いることで、Ｚｒ膜をエッチングすることができることは上述した通りである。その他は、上記実施の形態と同様であるので説明を省略する。

図２０（ｆ）において、Ｗ，ＴｉＮ／Ｔｉ膜エッチング工程（導電膜エッチング工程の一例である）として、Ｚｒ膜１０６をマスクとして、Ｗ膜１０５とＴｉＮ／Ｔｉ膜１１０とをエッチングする。前記Ｗ膜１０５と共に、前記ＴｉＮ／Ｔｉ膜１１０をエッチングすることで、１回の工程で、両者をエッチングすることができる。１回の工程でエッチングすることができるので、半導体装置の製造におけるスループットを向上させることができる。その他は、上記実施の形態と同様であるので説明を省略する。

図２０（ｇ）において、Ｚｒ膜エッチング工程として、Ｗ，ＴｉＮ／Ｔｉ膜エッチングのマスクとして使用したＺｒ膜１０６をエッチングする。その他は、上記実施の形態と同様であるので説明を省略する。

図２１は、Ｚｒ膜をマスクとして形成された配線を有する半導体装置の一例を示す図である。
図２１では、Ｓｉ基板上にゲート電極とビアが形成され、ビアの上に金属配線５０１が形成された半導体装置の一例を示している。

以上のように、導電膜であるＴｉＮ／Ｔｉ膜１１０とＷ膜１０５の上に形成されたＺｒ含有膜であるＺｒ膜１０６をマスクとして、前記ＴｉＮ／Ｔｉ膜１１０とＷ膜１０５、特に、Ｗ膜１０５をエッチングすることで十分な選択性を得ることができる。十分な選択性を得ることができるので、エッチングする際のマスクを薄膜化することができる。よって、μ−ｌｏａｄｉｎｇ効果の影響を小さく、或いは受けないようにすることができる。μ−ｌｏａｄｉｎｇ効果の影響を小さく、或いは受けないことで、配線形成においてマスク選択性の欠如による形状損傷を軽減或いは無くすことができる。また、エッチングする際のマスクを薄膜化することができるので、微細化に対応可能とすることができる。微細化に対応可能とすることができるので、半導体装置の高集積化及び高速化を図ることができる。

また、ＴｉＮ／Ｔｉ膜１１０の代わりに、ＺｒＮを用いた場合に、ＺｒＮをＷとではなく、Ｗ膜１０５のマスクとなるＺｒ膜と一緒にエッチングすることも上記実施の形態と同様である。

以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

例えば、各実施の形態で基体１０１は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。

さらに、層間絶縁膜の膜厚や、開口部１５０のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略している場合もあるが、それらの手法が含まれることは言うまでもない。

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 Ｗ膜とＺｒ膜とのエッチングレートを示す図である。 各材料に対するＺｒの選択比を示す図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 反応性イオンエッチング法によるエッチングをおこなう装置の概念図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。 図９のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。 図１１のフローチャートに対応して実施される工程を表す工程断面図である。 図１１のフローチャートに対応して実施される工程を表す工程断面図である。 図１１のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態４における半導体装置の製造方法の要部を表すフローチャートである。 図１５のフローチャートに対応して実施される工程を表す工程断面図である。 図１５のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態５における半導体装置の製造方法の要部を表すフローチャートである。 図１８のフローチャートに対応して実施される工程を表す工程断面図である。 図１８のフローチャートに対応して実施される工程を表す工程断面図である。 Ｚｒ膜をマスクとして形成された配線を有する半導体装置の一例を示す図である。

符号の説明

１００ ウエハ
１０１ 基体
１０２ ＳｉＯ_２膜
１０３ Ｈｉｇｈ−ｋ膜
１０４ ＴｉＮ膜
１０５ Ｗ膜
１０６ Ｚｒ膜
１０７ 反射防止膜
１０８ レジスト膜
１０９ ＺｒＮ膜
１５０ 開口部
３００ 装置
３０１ 上部電極
３０２ 下部電極
３０３ 上部ＲＦ電源
３０４ 下部ＲＦ電源
３０５ ガス噴出し板
３０６ チャンバ
３０７ 真空ポンプ
３０８ 上部リング
３０９ 下部リング

Claims (7)

1. 基体上に、タングステン（Ｗ）とモリブデン（Ｍｏ）とアルミニウム（Ａｌ）とのいずれかを含有する導電膜を形成する導電膜形成工程と、
   前記導電膜形成工程により形成された導電膜の上にジルコニウム（Ｚｒ）を含有するＺｒ含有膜を形成するＺｒ含有膜形成工程と、
   前記Ｚｒ含有膜形成工程により形成されたＺｒ含有膜をマスクとして前記導電膜をエッチングする導電膜エッチング工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記Ｚｒ含有膜は、前記導電膜形成工程により形成された前記導電膜の膜厚に対し、１／４０〜１／１０の膜厚に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記半導体装置の製造方法は、さらに、
   前記Ｚｒ含有膜形成工程により形成されたＺｒ含有膜の上に反射防止膜を形成する反射防止膜形成工程と、
   前記反射防止膜形成工程により形成された反射防止膜の上にレジスト膜を形成するレジスト膜形成工程と、
   前記レジスト膜をマスクとして前記反射防止膜をエッチングする反射防止膜エッチング工程と、
   前記反射防止膜エッチング工程によりエッチングされなかった前記反射防止膜と前記反射防止膜のマスクとなった前記レジスト膜とをマスクとして前記Ｚｒ含有膜をエッチングするＺｒ含有膜エッチング工程と、
   を備え、
   前記導電膜エッチング工程において、前記Ｚｒ含有膜の他に、さらに、前記Ｚｒ含有膜エッチング工程においてＺｒ含有膜のマスクとなった前記反射防止膜と前記レジスト膜とをマスクとして前記導電膜をエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記導電膜エッチング工程において、フッ素（Ｆ）と窒素（Ｎ）とを含有するエッチングガスを用いたことを特徴とする請求項１〜３のいずれか記載の半導体装置の製造方法。
5. 前記Ｚｒ含有膜エッチング工程において、三塩化ホウ素（ＢＣｌ_３）を含有するエッチングガスを用いたことを特徴とする請求項３記載の半導体装置の製造方法。
6. 前記導電膜形成工程により導電膜が形成される前記基体の表面には、高融点金属の窒化物を材料とした高融点金属窒化膜が形成されており、
   前記導電膜エッチング工程において、前記導電膜と共に、前記高融点金属窒化膜をエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
7. 前記導電膜は、ＷとＭｏとのいずれかを含有する導電性材料を用い、
   前記導電膜形成工程により導電膜が形成される前記基体上には、シリコン酸化膜（ＳｉＯ_２膜）と前記ＳｉＯ_２膜の上に前記高誘電率材料（Ｈｉｇｈ−ｋ）膜と前記Ｈｉｇｈ−ｋ膜の上にＺｒＮ膜（ジルコニウム窒化膜）とが形成されており、
   前記半導体装置の製造方法は、さらに、前記導電膜エッチング工程において前記導電膜のマスクとなった前記Ｚｒ含有膜をエッチングする第２のＺｒ含有膜エッチング工程を備え、
   前記第２のＺｒ含有膜エッチング工程において、三塩化ホウ素（ＢＣｌ_３）を含有するエッチングガスを用いて、前記Ｚｒ含有膜と共に、前記基体に形成された前記Ｈｉｇｈ−ｋ膜と前記ＺｒＮ膜とを前記導電膜をマスクとしてエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。

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