CN111952150A - 磷化铟衬底和制造磷化铟衬底的方法 - Google Patents

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Abstract

一种磷化铟衬底和制造磷化铟衬底的方法。磷化铟衬底具有第一和第二主表面;第一主表面在中心位置处具有表面粗糙度Ra1,在四个位置处具有表面粗糙度Ra2至Ra5,四个位置沿第一主表面的外边缘等距地布置且位于从外边缘向内5mm的距离处,表面粗糙度Ra1至Ra5的平均值m1是0.4nm或更小并且标准偏差σ1是平均值m1的10%或更小;第二主表面在中心位置处具有表面粗糙度Ra6,在四个位置处具有表面粗糙度Ra7至Ra10,四个位置沿第二主表面的外边缘等距地布置且位于从外边缘向内5mm的距离处,表面粗糙度Ra6至Ra10的平均值m2是大于0.4nm且3nm或更小并且标准偏差σ2是平均值m2的10%或更小。

Description

磷化铟衬底和制造磷化铟衬底的方法
本申请是国家申请号为201580073159.9(国际申请号PCT/JP2015/084273,国际申请日2015年12月7日,发明名称“磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法”)之申请的分案申请。
技术领域
本发明涉及磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法。
背景技术
由于磷化铟(InP)衬底具有发光特性并且允许较高的电子迁移率,因此这样的这些衬底被广泛用于半导体激光二极管(LD)、发光二极管(LED)、高速器件等。根据半导体LD和LED,在InP衬底上形成外延膜之后,测量PL强度。以这种方式,可按简单方式来检查发光性能。优选地,该PL发光强度更强。另外,在高速器件中成问题的是,由于InP衬底和外延膜之间的界面处的杂质,导致出现泄漏。因此,界面处存在的n型或p型杂质越少,电特性越稳定。
PTD 1(日本专利公开No.2007-311490)公开了一种通过将化合物半导体衬底形成为具有0.2nm或更小的表面粗糙度Rms来减少化合物半导体衬底表面上的杂质的技术。
PTD 2(日本专利公开No.2010-248050)公开了一种抑制PL特性和电特性劣化的技术,该劣化是在具有杂质浓度因用硫酸/过氧化氢和磷酸冲洗磷化铟衬底而降低的表面的衬底上形成外延层时出现的。
引用列表
专利文献
PTD 1:日本专利公开No.2007-311490
PTD 2:日本专利公开No.2010-248050
发明内容
本发明解决的技术问题
PTD 1(日本专利公开No.2007-311490)中的技术指明了化合物半导体衬底的表面粗糙度,但没有指明表面粗糙度的面内变化。因此,当化合物半导体衬底具有大表面面积并且表现出表面粗糙度的面内变化时,衬底表面上的杂质浓度不能均匀地被降低。
PTD 2(日本专利公开No.2010-248050)中的技术指明了用于降低衬底表面上的杂质浓度的冲洗条件。衬底表面上的杂质浓度还涉及衬底的表面粗糙度。衬底的表面粗糙度受衬底抛光条件的影响。然而,PTD 2(日本专利公开No.2010-248050)未能披露通过衬底抛光条件来控制衬底的表面粗糙度。
本发明的目的是提供磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法,通过该制造磷化铟衬底的方法来控制衬底的前表面和后表面中的每个上的粗糙度,以实现在衬底上生长的优异均匀的外延膜,由此允许使用该外延膜形成的外延晶片的PL特性改善。
问题的解决方案
根据本发明的一个实施例的一种磷化铟衬底被提供作为(1)一种具有第一主表面和第二主表面的磷化铟衬底。所述第一主表面在中心位置处具有表面粗糙度Ra1而在四个位置处具有表面粗糙度Ra2、Ra3、Ra4和Ra5,所述四个位置沿着所述第一主表面的外边缘等距地布置并且位于从所述外边缘向内5mm的距离处。所述表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的平均值ml是0.4nm或更小。所述表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的标准偏差σ1是所述平均值m1的10%或更小。所述第二主表面在中心位置处具有表面粗糙度Ra6而在四个位置处具有表面粗糙度Ra7、Ra8、Ra9和Ra10,所述四个位置沿着所述第二主表面的外边缘等距地布置并且位于从所述外边缘向内5mm的距离处。所述表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的平均值m2是0.2nm或更大且3nm或更小。所述表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的标准偏差σ2是平均值m2的10%或更小。
(2)优选地,所述磷化铟衬底具有150mm或更大的最大直径。
(3)提供了根据本发明的一个实施例的一种检查磷化铟衬底的方法。所述方法包括:以0.4nm的节距在1μm正方形的视野内使用原子力显微镜来测量磷化铟衬底的表面粗糙度。在所述磷化铟衬底的主表面上的中心位置处和沿着所述主表面的外边缘等距地布置并且位于从所述外边缘向内5mm的距离处的所述主表面上的四个位置处,测量表面粗糙度。
(4)根据本发明的一个实施例的制造磷化铟衬底的方法被提供作为根据上述(1)或(2)所述的制造磷化铟衬底的方法。所述方法包括:准备具有第一主表面和第二主表面的磷化铟晶片;使用第一抛光布,对所述磷化铟晶片的所述第一主表面和所述第二主表面进行双面抛光;使用第二抛光布,对被双面抛光后的磷化铟晶片的所述第一主表面进行单面精整抛光;以及冲洗被单面精整抛光后的磷化铟晶片。
本发明的有利效果
根据上述实施例,可提供磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法,通过该制造磷化铟衬底的方法来控制衬底的前表面和后表面中的每个上的粗糙度,以实现在衬底上生长的优异均匀的外延膜,由此允许使用该外延膜形成的外延晶片的PL特性改善。
附图说明
图1是示出根据本发明的一个实施例的磷化铟衬底的立体示意图。
图2是沿着A-A线截取的图1中的磷化铟衬底的剖视图。
图3是从第一主表面侧看到的根据本发明的一个实施例的磷化铟衬底的平面图。
图4是从第二主表面侧看到的根据本发明的一个实施例的磷化铟衬底的平面图。
图5是例示制造根据本发明的一个实施例的磷化铟衬底的处理的流程图。
图6(a)是双面抛光设备的示意图,图6(b)是上面放置有磷化铟晶片的晶片载体的示意性平面图。
图7是单面抛光设备的示意图。
具体实施方式
[对本发明的实施例的描述]
首先,将如以下所列出地描述本发明的实施例。在本说明书中,用[]表示个体取向,用<>表示群组取向,用()表示个体平面,并且用{}表示群组平面。另外,假定在结晶学上通过在数字上方附带“-”(横条)来指示负指数,但在本说明书中通过在数字之前附带负号来指示负指数。
根据本发明的一个实施例的磷化铟衬底被提供作为(1)一种具有第一主表面和第二主表面的磷化铟衬底。第一主表面在中心位置处具有表面粗糙度Ra1而在四个位置处具有表面粗糙度Ra2、Ra3、Ra4和Ra5,这四个位置沿着第一主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处。表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的平均值m1是0.4nm或更小。表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的标准偏差σ1是平均值m1的10%或更小。第二主表面在中心位置处具有表面粗糙度Ra6而在四个位置处具有表面粗糙度Ra7、Ra8、Ra9和Ra10,这四个位置沿着第二主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处。表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的平均值m2是0.2nm或更大且3nm或更小。表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的标准偏差σ2是平均值m2的10%或更小。在这种情况下,沿着第一主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置对应于沿着第一主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置,还对应于相对于取向平坦方向(在晶体主表面被定义为(100)的条件下,在[0-1-1]方向上)的按每个90°布置的四个位置。
根据上述磷化铟衬底,第一主表面上的表面粗糙度的平均值小并且跨整个第一主表面的表面粗糙度的变化小。因此,控制衬底的第一主表面上的表面粗糙度,以致使在第一主表面上生长优异均匀的外延膜,由此允许外延膜的PL特性改善。
根据上述磷化铟衬底,第二主表面上的表面粗糙度的平均值小并且跨整个第二主表面的表面粗糙度的变化小。因此,在衬底的第一主表面上形成外延膜的步骤中,变得可以抑制支撑衬底的基座和衬底的第二主表面之间的接触状态局部改变。因此,这样可抑制出现衬底上的温度分布因接触状态改变而变得不平衡的问题,结果是可形成具有优异膜质量性质的外延膜。
(2)优选地,磷化铟衬底具有150mm或更大的最大直径。
根据上述(1)中的磷化铟衬底,跨整个主表面中的每个,控制第一主表面和第二主表面中的每个上的表面粗糙度。因此,即使该磷化铟衬底具有大直径且最大直径是150mm或更大,也可在衬底表面上形成均匀的外延膜。另外,在这种构造中,当采用具有大面积的衬底时,可形成在衬底上的半导体元件(芯片)的数量可增加。因此,可降低形成半导体元件的步骤(器件步骤)中的制造成本,同时可提高产率。
根据本发明的一个实施例的检查磷化铟衬底的方法被提供作为(3)一种检查磷化铟衬底的方法。该方法包括以0.4nm的节距在1μm正方形的视野内使用原子力显微镜来测量磷化铟衬底的表面粗糙度。在磷化铟衬底的主表面上的中心位置处和沿着主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的主表面上的四个位置处,测量表面粗糙度。
使用原子力显微镜(AFM)以0.4nm的节距来测量表面粗糙度,使得可以可靠地检测到原子级的突起和凹坑。此外,在包括主表面的中心位置和主表面的外表面上的四个位置的总共五个位置处测量表面粗糙度,使得可计算衬底的整个主表面上的表面粗糙度变化。由此,可选择具有上面可均匀形成外延膜的主表面的衬底。另外,因使用了现有AFM,可以降低选择成本。
根据本发明的一个实施例的制造磷化铟衬底的方法被提供作为(4)一种制造根据上述(1)或(2)所述的磷化铟衬底的方法。该方法包括:准备具有第一主表面和第二主表面的磷化铟晶片;使用第一抛光布,对磷化铟晶片的第一主表面和第二主表面进行双面抛光;使用第二抛光布,对被双面抛光后的磷化铟晶片的第一主表面进行单面精整抛光;以及冲洗被单面精整抛光后的磷化铟晶片。
根据上文,可控制衬底的第一主表面和第二主表面上的表面粗糙度的平均值和表面粗糙度的变化中的每个,使其落入所期望的范围内。
[本发明的实施例的细节]
以下是参照附图进行的根据本发明的实施例的关于磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法的具体示例的说明。在附图中,用相同的参考符号来指定相同或对应的组件,并且将不再重复对其的描述。
<第一实施例>
下文中,将参照图1至图4描述本发明的一个实施例中的磷化铟衬底。图1是示出根据本发明的一个实施例的磷化铟衬底10的立体示意图。图2是沿着A-A线截取的图1中的磷化铟衬底10的剖视图。图3是从第一主表面11看到的磷化铟衬底10的平面图。图4是从第二主表面12看到的根据本发明的一个实施例的磷化铟衬底10的平面图。
磷化铟衬底(下文中也被称为InP衬底)10由磷化铟(InP)的单晶制成。如图1中所示,InP衬底10从平面图看具有大致圆形的形状。如图2中所示,InP衬底10包括第一主表面11和第二主表面12。第一主表面11和第二主表面12大致彼此平行。为了使用InP衬底来生长外延膜,在第一主表面11上生长外延膜。在这种情况下,第二主表面12被放置成与膜形成设备的基座接触。
第一主表面11在其中心位置处具有表面粗糙度Ra1而在其四个位置处具有表面粗糙度Ra2、Ra3、Ra4和Ra5,这四个位置沿着第一主表面11的外边缘等距地布置并且位于从外边缘向内5mm的距离处。表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的平均值m1是0.4nm或更小。表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的标准偏差σ1是平均值m1的10%或更小。
在这种情况下,表面粗糙度是指在JIS B 0601下定义的算术平均粗糙度Ra,并且它被定义为通过在粗糙度平均线的方向上从粗糙度曲线中提取参考长度并且将从该提取片段的平均线到测量曲线的距离(偏差的绝对值)求和并且求平均而计算出的值。
第一主表面11的中心位置处的表面粗糙度Ra1表示通过以下方法测量的值。首先,从第一主表面11提取1μm正方形的视野,以便包括主表面11的中点,如同用参考标号1指示并且被图3中的正方形形状包围的区域。使用原子力显微镜,以0.4nm的节距测量该提取范围中的表面粗糙度Ra1。
沿着第一主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置代表用参考标号2至5指示的四个区域,这四个区域中的每个被图3中的正方形形状包围。这四个区域位于从外边缘被划分成四等份处的第一主表面的外边缘上的位置向着第一主表面的中心向内5mm的距离(图3中用d1示出)处。这四个位置处的表面粗糙度Ra2、Ra3、Ra4和Ra5指示通过以下方法测量的值。从第一主表面11提取1μm正方形的视野,以便包括这四个位置。然后,使用原子力显微镜,以0.4nm的节距来测量这些提取范围中的表面粗糙度Ra2、Ra3、Ra4和Ra5中的每个。
虽然如上所述衬底的第一主表面上的五个位置处的表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的平均值m1是0.4nm或更小,但该平均值m1优选地是0.1nm或更大且0.3nm或更小。当表面粗糙度的平均值m1被设置成0.4nm或更小时,可在衬底的第一主表面上形成优异的外延膜。
虽然衬底的第一主表面上的五个位置处的表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的标准偏差σ1是平均值m1的10%或更小,但该标准偏差σ1优选地是8%或更小,更优选地6%或更小。以这种方式,当标准偏差σ被设置成平均值m1的10%或更小时,控制衬底的第一主表面上的表面粗糙度,使得可在衬底表面上形成均匀的外延膜。
第二主表面12在其中心位置处具有表面粗糙度Ra6而在其四个位置处具有表面粗糙度Ra7、Ra8、Ra9和Ra10,这四个位置沿着第二主表的外边缘等距地布置并且位于从外边缘向内5mm的距离处。优选地,表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的平均值m2是0.2nm或更大且3nm或更小,表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的标准偏差σ2是平均值m2的10%或更小。以这种方式,在除了第一主表面11之外还针对第二主表面12控制表面粗糙度的InP衬底10中,当在第一主表面11上生长外延膜时,可致使第二主表面12和上面安装InP衬底10的膜形成设备的基座之间的接触状态在整个第二主表面12上方是均匀的。因此,变得可以抑制因接触状态下出现局部变化而导致在InP衬底10上出现温度分布。因此,可提高所形成的外延膜的诸如结晶度和杂质浓度的膜质量的均匀性。由此,可以改善外延膜的产量。
第二主表面12上的中心位置处的表面粗糙度Ra6指示通过以下方法测量的值。从第二主表面12提取1μm正方形的视野,以便包括第二主表面12上的中点,如同用参考标号6指示并且被图4中的正方形形状包围的区域。然后,使用原子力显微镜,以0.4nm的节距测量该提取范围中的表面粗糙度Ra6。
沿着第二主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置代表用参考标号7至10指示的四个区域,这四个区域中的每个被图4中的正方形形状包围。这四个区域位于从外边缘被划分成四等份处的第二主表面的外边缘上的位置向着第二主表面的中心向内5mm的距离(图4中用d2示出)处。这四个位置处的表面粗糙度Ra7、Ra8、Ra9和Ra10指示通过以下方法测量的值。从第二主表面12提取1μm正方形的视野,以便包括这四个位置。然后,使用原子力显微镜,以0.4nm的节距来测量这些提取范围中的表面粗糙度Ra7、Ra8、Ra9和Ra10中的每个。
衬底的第二主表面上的五个位置处的表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的平均值m2是0.2nm或更大且3nm或更小,优选地是0.4nm或更大且3nm或更小,更加优选地是0.5nm或更大且2nm或更小。另外,当第二主表面上的表面粗糙度的平均值m2超过3nm时,在形成外延膜的步骤中,在基座和衬底的第二主表面之间的接触状态下,出现局部改变(变化)。因此,衬底上的温度分布变得不均匀,使得所得外延膜的质量会劣化。此外,为了将第二主表面上的表面粗糙度的平均值m2设置成小于0.2nm,需要进行先进的表面处理。因此,衬底的制造成本增加,而制造衬底的处理中的产率下降。例如,通过使用中性金刚石研磨液进行正常抛光,难以将衬底后表面上的表面粗糙度的平均值m2设置成小于0.2nm。在这种情况下,变得必须使用胶体二氧化硅和化学组分进行诸如CMP处理的处理。
第二主表面上的表面粗糙度的标准偏差σ2是平均值m2的10%或更小,优选地8%或更小,更优选地6%或更小。以这种方式,可致使在整个第二主表面之上第二主表面和基座之间的接触状态几乎均匀,带来的结果是可在第一主表面上形成均匀的外延膜。
InP衬底10的直径D优选地是150mm或更大,更优选地150mm或更大且300mm或更小。至于InP衬底10,在整个主表面中的每个之上,控制第一主表面和第二主表面上的表面粗糙度。因此,即使在最大直径是150mm或更大的大直径衬底的情况下,可在该衬底的表面上形成均匀外延生长层。另外,以这种方式,当使用具有大面积的衬底时,该衬底上可形成的半导体元件(芯片)的数量可增大。因此,可降低形成半导体元件的步骤(器件步骤)中的制造成本,同时可提高产率。
优选地,InP衬底10的厚度是500μm或更大且800μm或更小。因此,即使InP衬底的大小相对大,也控制前表面和后表面上的表面粗糙度,使得变得可以抑制在形成外延层的步骤中和制造半导体元件的步骤中的产量降低。
<第二实施例>
然后,下文中,将参照图3和图4描述本发明的一个实施例中的检查磷化铟衬底的方法。
检查磷化铟衬底的方法包括以0.4nm的节距在1μm正方形的视野内使用原子力显微镜来测量磷化铟衬底的表面粗糙度。在磷化铟衬底的主表面上的中心位置和沿着主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的主表面上的四个位置处,测量该表面粗糙度。
具体地,首先,在磷化铟衬底10的主表面上的中心位置和沿着主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的主表面上的四个位置处提取1μm正方形的视野。在这种情况下,磷化铟衬底10的主表面可以是第一主表面11和第二主表面12中的任一个。至于沿着主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置,这四个区域代表均被图3中的正方形形状包围的用参考标号2至5指示的区域或者均被图4中的正方形形状包围的用参考标号7至10指示的区域。另外,这四个区域对应于位于从外边缘被划分成四等份处的主表面的外边缘上的位置向着主表面的中心向内5mm的距离(用图3中的d1或图4中的d2示出)处的区域。要注意,这四个位置对应于沿着第一或第二主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置;以及位于相对于取向平坦(晶体中的(001)取向)的每个90°处的四个位置。当磷化铟衬底是具有凹口的晶片时,这四个位置如下地定位。具体地,参考A点被定义为在将凹口和衬底中心相连的线上距离第一或第二主表面的外表面向内5mm的距离处的位置,该线围绕作为旋转轴的衬底中心从凹口旋转45°。然后,B点、C点和D点被定义为在将参考A点和衬底中心相连的线上距离第一主表面的外表面向内5mm的距离处的位置,该线围绕作为旋转轴的衬底中心从参考A点上的位置每个旋转90°。参考A点、B点、C点和D点被定义为上述四个位置。当待测量视野被设置在总共五个位置时,可测量InP衬底的整个主表面上的表面粗糙度,使得可检测InP衬底的整个主表面。此外,当待测量视野被设置在五个位置处时,可快速地执行检查。视野大小是1μm正方形。
然后,在上述视野中的每个中,使用原子力显微镜(AFM)(例如,Veeco制造的“Dimension 3000”)或扫描探针显微镜(例如,Bruker AXS制造的“Dimension ICON”)以0.4nm的节距测量InP衬底的表面粗糙度。
如上所述,根据第二实施例中的检查InP衬底的方法,可以可靠地检测原子级的突起和凹坑。此外,对于InP衬底的表面,可使用现有原子力显微镜(AFM)或扫描探针显微镜(SPM)来测量原子级的突起和凹坑,这可不再需要额外的成本。通过评估用这种方法测得的原子级的突起和凹坑,并且另外在外延生长之后用SIMS评估外延膜和InP衬底之间界面处的杂质量,经证实,界面处的杂质和原子级的突起/凹坑之间有关系。通过这种方法,可降低成本,同时可减少InP衬底和在InP衬底上生长的外延膜之间的界面处的杂质量。
<第三实施例>
下文中,将参照图5来描述制造第一实施例中描述的磷化铟衬底的方法。如图5中所示,该制造磷化铟衬底的方法包括:准备具有第一主表面和第二主表面的磷化铟晶片的步骤(S10);使用第一抛光布对磷化铟晶片的第一主表面和第二主表面进行双面抛光的步骤(S20);使用第二抛光布对双面抛光的磷化铟晶片的第一主表面进行单面抛光的步骤(S30);以及冲洗单面精整抛光的磷化铟晶片的步骤(S40)。
在准备磷化铟晶片(下文中也被称为InP晶片)的步骤(S 10)中,首先准备InP晶锭。该晶锭可由InP制成或者可包含由选自由Fe、S、Sn和Zn组成的组中的至少一种类型的物质制成的掺杂物。
然后,将所准备的晶锭切片,以得到InP晶片。切片方法不受特别限制。该InP晶片包括因这种切片处理造成的受损层。
然而,使用第一抛光布,对通过切片得到的InP晶片的第一主表面和第二主表面进行双面抛光(S20)。可例如使用图6(a)中示出的双面抛光设备60来执行双面抛光。双面抛光设备60包括旋转移动的上表面板61和围绕与上表面板61共用的旋转轴旋转移动的下表面板62。另外,将第一抛光布63附接于上表面板61的下表面和下表面板62的上表面中的每个。此外,双面抛光设备60包括被配置成保持InP晶片66的晶片载体65。晶片载体65被布置成夹在上表面板61和下表面板62之间并且围绕与上表面板和下表面板共用的旋转轴旋转移动。上表面板61设置有抛光液体引入孔64,抛光液体从外部通过抛光液体引入孔64被供应到InP晶片66的被抛光表面上。在双面抛光步骤中,InP晶片66被保持在晶片载体65处,使得第一主表面面对上表面板61并且第二主表面面对下表面板62。优选地,上表面板61与InP晶片66的相对速度与下表面板62与InP晶片66的相对速度相同。
图6(b)是示出InP晶片66放置在双面抛光设备的晶片载体65上的状态的示意性平面图。如图6(b)中所示,InP晶片66放置在晶片载体65的保持孔内。晶片载体65被形成为使得InP晶片66的厚度大于晶片载体65的厚度。
优选地,上表面板61和下表面板62均被确定大小成具有750mm或更大的直径,因为被抛光的InP晶片的表面平坦度提高。例如,优选地使用通过用聚氨酯树脂浸渍非织造织物的基础材料而得到的第一抛光布。另外,优选地,在抛光InP晶片之前,第一抛光布经受预先使用金刚石丸进行的修整。由此,第一抛光布的表面平坦度和表面粗糙度变得均匀。因此,使用第一抛光布抛光的InP衬底还表现出均匀的表面粗糙度。
至于进行双面抛光的条件,例如,在正常条件下执行双面抛光,直到加工余量的7/10。然后,将旋转速度降至正常旋转速度的50%,以将抛光速率降至1/3,可以以该速率对加工余量的剩余3/10进行双面抛光。至于正常双面抛光条件,例如,上表面板以5rpm至10rpm的旋转速度进行旋转(正向旋转方向);下表面板以20rpm至30rpm的旋转速度进行旋转(正向旋转方向);内部齿轮以5rpm至10rpm的旋转速度进行旋转(正向旋转方向);并且恒星齿轮以10rpm至15rpm的旋转速度进行旋转(正向旋转方向),以在80g/cm2至150g/cm2的表面压力下施加负载,由此在300ml/min的流量下供应抛光剂(例如,Fujimi Incorporated制造的“INSEC IPP”)的同时对衬底进行抛光。根据这样的条件,可有效减小衬底的表面粗糙度。因此,控制衬底的前表面和后表面中的每个上的表面粗糙度。优选地,在以固定流量供应抛光液体和表面活性剂的同时,执行双面抛光。
优选地,被双面抛光后的InP晶片的第一主表面和第二主表面中的每个上的表面粗糙度的平均值是1.0nm或更小。另外,表面粗糙度的平均值指示InP晶片的主表面上的中心位置处的表面粗糙度;以及沿着主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置处的表面粗糙度的平均值。优选地,这些表面粗糙度的标准偏差是0.1nm或更小。由此,可容易地调节InP衬底上的表面粗糙度及其变化,使其落入后续步骤中期望的范围内。
然后,使用第二抛光布对被双面抛光后的晶片的第一主表面进行单面抛光(S30)。可例如使用图7中示出的单面抛光设备70来执行该单面精整抛光。具体地,首先用蜡73将多个InP晶片74附着到抛光板72的形成为圆形板形状并且由陶瓷制成的表面上。可供选择地,将用于晶片吸附的背衬膜附着到抛光板72的形成为圆形板形状并且由陶瓷制成的表面上,利用水的表面张力将多个InP晶片74附着到该表面上。然后,将第二抛光布76附着到直径为600mm或更大并且形成为圆形板形状的抛光表面板77上。通过旋转轴78以可旋转方式来支撑抛光表面板77。通过从抛光头720垂下的轴722以可旋转方式来保持抛光板72。在抛光表面板77上方,设置抛光液体供应管79,从抛光液体供应管79将抛光液体75供应到第二抛光布76上。然后,将抛光表面板77和抛光板72在正向方向上旋转,由此抛光InP晶片74。
优选地,使用非织造织物型抛光布作为第二抛光布76。可使用用于InP抛光的已知抛光剂作为抛光液体75。
至于单面精整抛光条件,例如,在正常条件下执行单面精整抛光,直到加工余量的9/10。然后,将旋转速度降至正常旋转速度的50%,以将抛光速率降至1/2,可以以该速率对加工余量的剩余1/10进行单面抛光。至于正常单面抛光条件,下表面板以50rpm至80rpm的旋转速度进行旋转(正向旋转方向);并且上表面板以50rpm至80rpm的旋转速度进行旋转(正向旋转方向),以在40g/cm2至100g/cm2的表面压力下施加负载,由此以140ml/min的流量供应抛光剂(例如,Fujimi Incorporated制造的“INSEC SP”)的同时对衬底进行抛光。根据这样的条件,可有效减小衬底的表面粗糙度。因此,控制衬底的前表面和后表面中的每个上的表面粗糙度。优选地,在以固定流量供应抛光液体和表面活性剂的同时,执行单面精整抛光。
优选地,已经受单面精整抛光的InP晶片的第一主表面上的表面粗糙度的平均值是0.4nm或更小。表面粗糙度的平均值指示InP晶片的主表面上的中心位置处的表面粗糙度;以及沿着主表面的外边缘等距地布置并且位于从外边缘向内5mm的距离处的四个位置处的表面粗糙度的平均值。优选地,这些表面粗糙度的标准偏差是0.05nm或更小。由此,可容易地调节InP衬底上的表面粗糙度及其变化,使其落入后续步骤中期望的范围内。
然后,冲洗被单面精整抛光后的磷化铟晶片(S40)。冲洗溶液的示例可以是由稀盐酸、稀硫酸、稀硝酸和有机酸中的至少一种制成的酸溶液。在冲洗步骤中,使用酸溶液来减少InP晶片的主表面上的原子级的突起和凹坑,使得InP衬底的第一主表面上的表面粗糙度的平均值m1可被设置成0.4nm或更小。
冲洗步骤(S40)中使用的酸溶液是稀盐酸、稀硫酸、稀硝酸和有机酸中的至少一种。例如,优选地,使用甲酸、乙酸、草酸、乳酸、苹果酸、柠檬酸等作为有机酸。酸溶液的PH优选地是0至4,更优选地是1至3。优选地,稀盐酸的浓度是0.001%至0.5%,稀硫酸的浓度是0.001%至0.5%,稀硝酸的浓度是0.001%至0.5%,并且有机酸的浓度是0.1%至1%。通过在上述范围中的对应一个中准备酸溶液,可进一步减小InP衬底的表面粗糙度。
在冲洗步骤(S40)中,优选地,在酸溶液中添加氧化剂。氧化剂不受特别限制,但是例如可以是过氧化氢溶液等。使用添加了氧化剂的酸溶液来冲洗InP晶片的表面,使得可将冲洗步骤的速率升高。虽然氧化剂的浓度不受特别限制,但例如浓度优选地是0.5ppm或更大且10ppm或更小,更优选地是1ppm或更大且5ppm或更小。浓度为0.5ppm或更大的氧化剂可抑制酸溶液的冲洗性能下降。具有10ppm或更低浓度的氧化剂可防止与InP晶片表面上的氧化物、有机物质、颗粒等的反应。
虽然不受特别限制,但冲洗步骤(S40)中使用的酸溶液的温度优选地被设置成室温。在此室温下,可简化用于对InP晶片进行表面处理的设备。
虽然不受特别限制,但冲洗时间优选地被设置成例如10秒或更长且300秒或更短。当在此范围内执行冲洗步骤(S40)时,可降低酸溶液的成本,同时可提高产率。另外,在以上提到的冲洗步骤之后,为了去除诸如酸或碱溶液的冲洗溶液,可执行纯净水清洗步骤。此外,在最后冲洗步骤之后执行的纯净水清洗步骤之后,通过离心干燥等来去除InP晶片中的湿气。在该纯净水清洗步骤期间,施加900kHz至2000kHz的超声波,使得可防止颗粒粘附。另外,在纯净水清洗期间,使用已经被脱气成100ppb或更低氧浓度的纯净水来防止InP晶片表面被氧化。通过上述步骤,用InP晶片来制造InP衬底。
<第四实施例>
下文中,将描述本实施例中的外延晶片。外延晶片包括第一实施例中的InP衬底和形成在InP衬底的第一主表面上的外延膜。待分层的外延膜的数量可以是一个,或者可以不止一个。
在InP衬底和外延膜之间的界面处,例如,Si浓度是1.8×1017原子/cm3或更低,并且S浓度是2×1013原子/cm3或更低。
然后,下文中将描述制造本实施例中的外延晶片的方法。首先,根据第三实施例来制造InP衬底。
在InP衬底的表面上形成外延膜。形成外延膜的方法不受特别限制,而是可以是有机金属气相外延(OMVPE)方法、混合气相外延(HVPE)方法、分子束外延(MBE)方法等。
另外,为了在InP衬底的第一主表面上形成具有预定结构的外延膜之后将InP衬底划分成个体元件,例如,可执行包括划片等的划分步骤。
通过执行上述步骤,可制造外延晶片。
将以这种方式制造的外延晶片安装在例如引线框架等上。然后,执行引线键合步骤等,使得可得到使用以上提到的元件制成的半导体器件。
使用第一实施例中的InP衬底10来执行制造本实施例中的外延晶片的方法。因此,可制造PL特性劣化较少的外延晶片。
在这样的外延晶片中,当InP衬底10包含由选自由Fe、S、Sn和Zn组成的组中的至少一种物质制成的掺杂物时,实现以下效果。
当掺杂物是Fe时,例如,外延晶片具有1×1016原子/cc或更大且1×1017原子/cc的掺杂物浓度,并且还具有半绝缘电特性。在这种情况下,当InP衬底和外延层之间的界面处的Si和S的浓度高时,电特性变得异常(发生泄漏)。然而,在本实施例中,可减小InP衬底和外延层之间的界面处的Si和S的浓度。因此,外延晶片适用于高电子迁移率晶体管(HEMT)、异质结双极性晶体管(HBT)等。
当掺杂物是S时,例如,外延晶片具有0.5×1018原子/cc或更大且8×1018原子/cc的掺杂物浓度,并且还具有n型电特性。在这种情况下,当InP衬底和外延层之间的界面处的O和C的浓度高时,电特性变得异常并且发光强度降低。然而,在本实施例中,由于可减小InP衬底和外延层之间的界面处的O和C的浓度,因此外延晶片适用于激光器等。此外,当雾度可减小时,可进一步提高外延晶片的发光强度。
当掺杂物是Sn时,例如,外延晶片具有1×1018原子/cc或更大且6×1018原子/cc的掺杂物浓度,并且还具有n型电特性。在这种情况下,当InP衬底和外延层之间的界面处的O和C的浓度高时,电特性变得异常并且发光强度降低。然而,在本实施例中,由于可减小InP衬底和外延层之间的界面处的O和C的浓度,因此外延晶片适用于LD等。此外,当雾度可减小时,可进一步提高外延晶片的发光强度。
当掺杂物是Zn时,例如,外延晶片具有3×1018原子/cc或更大且8×1018原子/cc的掺杂物浓度,并且还具有p型电特性。在这种情况下,当InP衬底10和外延层之间的界面处的Si和S的浓度高时,电特性变得异常并且发光强度降低。然而,在本实施例中,由于可减小InP衬底和外延层之间的界面处的Si和S的浓度,因此外延晶片适用于LD等。此外,当雾度可减小时,可进一步提高外延晶片的发光强度。
示例
然后,下文中将参照示例进一步具体描述本发明。要注意,本发明不限于这些示例。
<制造示例A至L>
(InP衬底的制造)
首先,使用垂直布里奇曼(Vertical Bridgeman,VB)方法在[100]方向上生长InP单晶,从而获得InP晶锭。然后,将InP晶锭切片,得到具有从(100)方向到[110]方向偏离2°的主表面的InP晶片。InP晶片被形成为直径153mm且厚度780μm的盘形状。
然后,使用双面抛光设备(750mm的表面板大小)对InP晶片的主表面二者进行抛光。使用通过用聚氨酯树脂(Nitta Haas Incorporate制造的SubaIV)浸渍非制造织物的基础材料而得到的抛光布。另外,抛光布预先经受用金刚石丸(Fujimi Incorporated制造的Padless 200 H)进行的修整。另外,表1中示出的“(a)双面抛光条件”具体地如下。
正常:上表面板以8rpm的旋转速度进行旋转(正向旋转方向);下表面板以24rpm的旋转速度进行旋转(正向旋转方向);内部齿轮以7rpm的旋转速度进行旋转(正向旋转方向);并且恒星齿轮以11rpm的旋转速度进行旋转(正向旋转方向),以在100g/cm2的表面压力下施加负载,由此以300ml/min的流量供应抛光剂(例如,Fujimi Incorporated制造的“INSEC IPP”)的同时对表面进行抛光。
改变:在上述正常条件下执行双面抛光,直到双面抛光的加工余量的7/10。然后,将旋转速度降至正常旋转速度的50%,以将抛光速率降至1/3,以该速率对加工余量的剩余3/10进行双面抛光。
另外,表1中示出的“(a-1)表面活性剂”具体地如下。
使用:在上述(a)双面抛光条件下,当对加工余量的厚度的剩余3/10进行抛光时,在以固定流量将表面活性剂(Wako Pure Chemical Industries,Ltd.制造的NCW 1001)与抛光液体一起供应的同时执行双面抛光。
未使用:在上述(a)双面抛光条件下不使用表面活性剂。
另外,表1中示出的“(a-2)加工余量(μm)”指示加工余量的厚度。
然后,使用单面抛光设备(830mm的表面板大小)对被双面抛光后的InP晶片的一面(对应于第一主表面)进行抛光。使用非制造织物(Chiyoda Co.,Ltd.制造的CIEGALPS8410)作为抛光布,并且使用精整抛光剂(Fujimi Incorporated制造的INSEC SP)作为抛光剂。另外,表1中示出的“(b)单面精整抛光条件”具体地如下。
正常:下表面板以60rpm的旋转速度进行旋转(正向旋转方向);并且上表面板以60rpm的旋转速度进行旋转(正向旋转方向),以在80g/cm2的表面压力下施加负载,由此以140ml/min的流量供应抛光剂(例如,Fujimi Incorporated制造的“INSEC SP”)的同时对表面进行抛光。单面精整抛光的加工余量是大约1μm。
改变:在上述正常条件下执行单面精整抛光,直到单面精整抛光的加工余量的9/10。然后,将旋转速度降至正常旋转速度的50%,以将抛光速率降至1/2,以该速率对加工余量的剩余1/10进行单面抛光。
另外,表1中示出的“(b-1)表面活性剂”具体如下。
使用:在上述(b)单面精整抛光条件下,当对加工余量的厚度的剩余1/10进行抛光时,在以固定流量将表面活性剂(Wako PureChemical Industries,Ltd.制造的NCW 1001)与抛光液体一起供应的同时执行双面抛光。
未使用:在上述(b)单面精整抛光条件下不使用表面活性剂。
然后,在用0.1%的氟化氢冲洗InP晶片之后,用包含50ppb的溶解氧的超纯水来清洗InP晶片,然后用IPA蒸汽干燥器进行干燥。由此,得到制造示例A至L中的InP衬底。
(InP衬底的测量)
对于所得到的InP衬底中的每个,在如图3和图4中所示的每个衬底上的中心位置和位于从每个衬底的外边缘向内5mm的距离处的每个衬底上的四个位置处的0.2平方微米的视野内,测量表面粗糙度Ra1至Ra10中的每个。具体地,对于每个InP衬底的第一主表面和第二主表面,在每个位置针对512条线(每条线512个样本)以0.40nm的节距使用AFM设备(Veeco制造的“Dimension3000”)来测量表面粗糙度。在这种情况下,使用原子力显微镜操作模式。根据表面粗糙度的测量值,计算表面粗糙度的平均值m1和m2和标准偏差σ1、σ2、σ1/m1、σ2/m2。在表1中示出其结果。
(外延膜的形成)
在所得到的InP衬底的第一主表面上,通过OMVPE方法来形成厚度为300nm的InP膜。在该InP膜上,通过OMVPE方法来形成厚度为5nm的InGaAs膜。在该InGaAs膜上,通过OMVPE方法来形成厚度为300nm的InP膜。由此,制造具有在InP衬底上形成的外延膜的外延晶片。在形成外延膜期间的InP衬底温度是580℃。
<评估>
对于制造示例A至L中的外延晶片中的每个,测量InGaAs膜的PL强度。在例如照射束直径为100μm、测量温度为25℃和激励光强度为300mW的条件下,使用半导体LD用532nm的激励光波长来执行该PL测量。测得的波长范围是与来自InGaAs层的发光波长对应的1250nm至1500nm。PL强度被定义为发光波长的峰值强度。测量机器是Nanometrics Inc.制造的PLM150。在表1中示出其结果。
Figure BDA0002583153950000231
<评估结果>
至于制造示例A至C和E至G中的每个中的第一主表面,表面粗糙度的平均值m1是0.4nm或更小,并且表面粗糙度的标准偏差σ1是平均值m1的10%或更小。至于制造示例A至C和E至G中的每个中的第二主表面,表面粗糙度的平均值m2是0.2nm或更大且3nm或更小,并且表面粗糙度的标准偏差σ2是平均值m2的10%或更小。在这些制造示例中的每个中,在面中控制衬底的前表面和后表面中的每个上的表面粗糙度,使得外延生长期间的衬底温度在面中变得均匀,由此实现具有优异PL特性的外延生长。
在制造示例D、H和L中,第二主表面上的表面粗糙度的平均值m2超过4.4nm,并且没有充分控制衬底的前表面和后表面中的每个上的表面粗糙度。因此,外延生长期间的衬底温度在面中没有变得充分均匀,由此导致具有低劣PL特性的外延生长膜。
在制造示例I、J和K中,第一主表面上的表面粗糙度的平均值m1超过0.4nm,并且外延生长膜的PL特性低劣。
应该理解,本文中公开的实施例和示例是例示性的,在每个方面都不是限制性的。本发明的范围由权利要求书的项而非由以上提供的实施例的描述限定,并且旨在包括在与权利要求书的项等同的含义和范围内的任何修改形式。
工业适用性
当本发明的磷化铟衬底用于半导体LD、LED、光通量器件等时,它是有益的。
参考符号列表
10磷化铟衬底,11第一主表面,12第二主表面,60双面抛光设备,61上表面板,62下表面板,63抛光布,64抛光液体引入孔,70单面抛光设备,74InP晶片,75抛光液体,76第二抛光布,77抛光表面板,78旋转轴,79抛光液体供应管,720抛光头,722轴。

Claims (6)

1.一种磷化铟衬底,所述磷化铟衬底具有第一主表面和第二主表面,
所述第一主表面在中心位置处具有表面粗糙度Ra1,并且在四个位置处具有表面粗糙度Ra2、Ra3、Ra4和Ra5,所述四个位置沿着所述第一主表面的外边缘等距地布置并且位于从所述外边缘向内5mm的距离处,
所述表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的平均值m1是0.4nm或更小,
所述表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的标准偏差σ1是所述平均值m1的10%或更小,
所述第二主表面在中心位置处具有表面粗糙度Ra6,并且在四个位置处具有表面粗糙度Ra7、Ra8、Ra9和Ra10,所述四个位置沿着所述第二主表面的外边缘等距地布置并且位于从所述外边缘向内5mm的距离处,
所述表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的平均值m2是大于0.4nm且3nm或更小,以及
所述表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的标准偏差σ2是所述平均值m2的10%或更小。
2.根据权利要求1所述的磷化铟衬底,其中,所述磷化铟衬底具有150mm或更大的最大直径。
3.一种制造根据权利要求1所述的磷化铟衬底的方法,所述方法包括:
准备具有第一主表面和第二主表面的磷化铟晶片;
使用第一抛光布,对所述磷化铟晶片的所述第一主表面和所述第二主表面进行双面抛光;
使用第二抛光布,对被双面抛光后的磷化铟晶片的所述第一主表面进行单面精整抛光;以及
冲洗被单面精整抛光后的磷化铟晶片。
4.一种磷化铟衬底,所述磷化铟衬底具有第一主表面和第二主表面,
所述第一主表面在中心位置处具有表面粗糙度Ra1,并且在四个位置处具有表面粗糙度Ra2、Ra3、Ra4和Ra5,所述四个位置沿着所述第一主表面的外边缘等距地布置并且位于从所述外边缘向内5mm的距离处,
所述表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的平均值m1是0.1nm或更大且0.3nm或更小,
所述表面粗糙度Ra1、Ra2、Ra3、Ra4和Ra5的标准偏差σ1是所述平均值m1的10%或更小,
所述第二主表面在中心位置处具有表面粗糙度Ra6,并且在四个位置处具有表面粗糙度Ra7、Ra8、Ra9和Ra10,所述四个位置沿着所述第二主表面的外边缘等距地布置并且位于从所述外边缘向内5mm的距离处,
所述表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的平均值m2是0.5nm或更大且2nm或更小,以及
所述表面粗糙度Ra6、Ra7、Ra8、Ra9和Ra10的标准偏差σ2是所述平均值m2的10%或更小。
5.根据权利要求4所述的磷化铟衬底,其中,所述磷化铟衬底具有150mm或更大的最大直径。
6.一种制造根据权利要求4所述的磷化铟衬底的方法,所述方法包括:
准备具有第一主表面和第二主表面的磷化铟晶片;
使用第一抛光布,对所述磷化铟晶片的所述第一主表面和所述第二主表面进行双面抛光;
使用第二抛光布,对被双面抛光后的磷化铟晶片的所述第一主表面进行单面精整抛光;以及
冲洗被单面精整抛光后的磷化铟晶片。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112201B (zh) * 2015-02-09 2020-07-28 住友电气工业株式会社 磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法
KR102086281B1 (ko) 2017-04-28 2020-03-06 제이엑스금속주식회사 반도체 웨이퍼 및 반도체 웨이퍼의 연마 방법
CN109290875B (zh) * 2017-07-25 2021-06-22 北京通美晶体技术股份有限公司 背面有凹坑的磷化铟晶片、制法和制备其的腐蚀液
CN111263833B (zh) * 2018-02-23 2020-10-16 住友电气工业株式会社 磷化铟晶体基板
JP6701418B1 (ja) * 2019-07-26 2020-05-27 Jx金属株式会社 リン化インジウム基板、及びリン化インジウム基板の製造方法
JP6761917B1 (ja) * 2019-11-29 2020-09-30 Jx金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
CN114252397A (zh) * 2021-12-27 2022-03-29 中国电子科技集团公司第十三研究所 一种增透膜剩余反射率测试陪片
WO2023139759A1 (ja) * 2022-01-21 2023-07-27 住友電気工業株式会社 Iii-v族化合物半導体単結晶基板およびその製造方法
TWI831435B (zh) * 2022-10-24 2024-02-01 台亞半導體股份有限公司 基板研磨方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE823075A (fr) * 1973-12-10 1975-04-01 Diodes emettrices-detectrices a base de phosphure d'indium et contenant du cdsnp2
JP2007180270A (ja) * 2005-12-28 2007-07-12 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板の製造方法
CN101038871A (zh) * 2006-03-02 2007-09-19 住友电气工业株式会社 化合物半导体衬底、其表面处理方法及制造方法
CN101075570A (zh) * 2006-05-17 2007-11-21 住友电气工业株式会社 化合物半导体衬底及其检测方法和表面处理方法和制造化合物半导体晶体的方法
US20130032822A1 (en) * 2011-08-05 2013-02-07 Sumitomo Electric Industries, Ltd. Substrate, semiconductor device, and method of manufacturing the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376413A (ja) * 1986-09-19 1988-04-06 Nippon Mining Co Ltd 半導体ウエハ及びその製造方法
JP3456254B2 (ja) 1994-05-31 2003-10-14 昭和電工株式会社 ホール素子用エピタキシャルウェーハ及びその製造方法
JP3306578B2 (ja) * 1996-10-24 2002-07-24 昭和電工株式会社 化合物半導体エピタキシャルウエハ
JPH11207607A (ja) * 1998-01-22 1999-08-03 Japan Energy Corp 研磨方法及びInP基板
JP2001102337A (ja) 1999-09-28 2001-04-13 Hitachi Cable Ltd 半導体結晶ウエハの研磨方法及び半導体結晶ウエハ
US6492279B1 (en) * 2000-01-27 2002-12-10 Micron Technology, Inc. Plasma etching methods
JP3624809B2 (ja) * 2000-02-29 2005-03-02 昭和電工株式会社 洗浄剤組成物、洗浄方法及びその用途
JP2002151448A (ja) * 2000-11-13 2002-05-24 Hitachi Chem Co Ltd 酸化セリウム研磨剤用cmpパッド及び基板の研磨方法
JP2002255692A (ja) * 2001-03-02 2002-09-11 Nippon Steel Corp 炭化珪素エピタキシャル基板およびその製造方法
JP2003218033A (ja) 2002-01-21 2003-07-31 Nikko Materials Co Ltd エピタキシャル成長方法
JP2003257899A (ja) 2002-03-04 2003-09-12 Sumitomo Electric Ind Ltd ウエハー加工方法
KR100550491B1 (ko) * 2003-05-06 2006-02-09 스미토모덴키고교가부시키가이샤 질화물 반도체 기판 및 질화물 반도체 기판의 가공 방법
CN1207756C (zh) * 2003-06-27 2005-06-22 中国科学院上海光学精密机械研究所 ZnAl2O4/α-Al2O3复合衬底材料的制备方法
JP4359770B2 (ja) * 2003-12-26 2009-11-04 日立電線株式会社 Iii−v族窒化物系半導体基板及びその製造ロット
JP2006173425A (ja) * 2004-12-17 2006-06-29 Hitachi Cable Ltd 半導体結晶ウェハ
JP4577138B2 (ja) * 2005-08-01 2010-11-10 トヨタ自動車株式会社 車両用自動変速機の油圧制御装置
JP2007103463A (ja) 2005-09-30 2007-04-19 Sumitomo Electric Ind Ltd ポリシングスラリー、GaxIn1−xAsyP1−y結晶の表面処理方法およびGaxIn1−xAsyP1−y結晶基板
JP5003033B2 (ja) * 2006-06-30 2012-08-15 住友電気工業株式会社 GaN薄膜貼り合わせ基板およびその製造方法、ならびにGaN系半導体デバイスおよびその製造方法
JP2008198855A (ja) * 2007-02-14 2008-08-28 Hitachi Cable Ltd 化合物半導体ウェハ
JP2009182126A (ja) * 2008-01-30 2009-08-13 Sumitomo Electric Ind Ltd 化合物半導体基板の加工方法および化合物半導体基板
JP2009182135A (ja) * 2008-01-30 2009-08-13 Sumitomo Electric Ind Ltd 化合物半導体基板の製造方法および化合物半導体基板
JP5471001B2 (ja) * 2009-04-20 2014-04-16 住友電気工業株式会社 インジウムリン基板の製造方法、エピタキシャルウエハの製造方法、インジウムリン基板およびエピタキシャルウエハ
JP5370393B2 (ja) 2011-03-03 2013-12-18 住友電気工業株式会社 化合物半導体単結晶基板
JP2012190918A (ja) * 2011-03-09 2012-10-04 Sumitomo Metal Mining Co Ltd 表面粗さ測定装置
US8605428B2 (en) * 2011-07-01 2013-12-10 Intel Corporation Apparatus, system and method for concealed venting thermal solution
US9324449B2 (en) * 2012-03-28 2016-04-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, signal processing unit having the driver circuit, method for manufacturing the signal processing unit, and display device
WO2014055752A1 (en) * 2012-10-04 2014-04-10 Sunedison, Inc. Uv treatment of polished wafers
JP2014157979A (ja) 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Iii族窒化物複合基板およびその製造方法、積層iii族窒化物複合基板、ならびにiii族窒化物半導体デバイスおよびその製造方法
JP2015126003A (ja) 2013-12-25 2015-07-06 日立金属株式会社 化合物半導体ウェハの製造方法
CN107112201B (zh) * 2015-02-09 2020-07-28 住友电气工业株式会社 磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE823075A (fr) * 1973-12-10 1975-04-01 Diodes emettrices-detectrices a base de phosphure d'indium et contenant du cdsnp2
JP2007180270A (ja) * 2005-12-28 2007-07-12 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板の製造方法
CN101038871A (zh) * 2006-03-02 2007-09-19 住友电气工业株式会社 化合物半导体衬底、其表面处理方法及制造方法
CN101075570A (zh) * 2006-05-17 2007-11-21 住友电气工业株式会社 化合物半导体衬底及其检测方法和表面处理方法和制造化合物半导体晶体的方法
US20130032822A1 (en) * 2011-08-05 2013-02-07 Sumitomo Electric Industries, Ltd. Substrate, semiconductor device, and method of manufacturing the same
CN103608899A (zh) * 2011-08-05 2014-02-26 住友电气工业株式会社 衬底、半导体器件及其制造方法

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