CN111668120A - 一种高密度芯片的扇出型封装结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种高密度芯片的扇出型封装结构，包括被塑封层塑封的硅基转接板，与被塑封的硅基转接板触点电连接的重新布线层，以及设置于重新布线层表面的锡球，所述硅基转接板包括至少三层二氧化硅互联层，被其中一层表层二氧化硅层包裹的多片硅片以及贯穿三层二氧化硅和硅片空隙的金属互联柱，金属互联柱间间距为5～50um。本发明还公开了此种高密度芯片的扇出型封装结构的制备方法。采用本发明的设计方案，实现了对具有超精细引脚结构的高密度芯片进行扇出型集成封装的工艺结构，弥补了目前常规的扇出型封装技术在该方面的不足，扩展了扇出型封装技术的应用范围和领域。
Description
技术领域
本发明涉及半导体封装技术领域，特别是一种高密度芯片的扇出型封装结构及其制备方法。
背景技术
随着人工智能(AI)和大数据(Big data)处理等相关领域的快速发展，芯片所要传输和高速交互处理的数据量以及数据种类变得越来越多，因此应用于该领域的芯片常常具有数量巨大的引脚(几百甚至上千个)，但同时又由于芯片和系统小型化、便携化的要求，因此这些芯片通常具有非常精细的引脚(引脚大小和间距仅有几个微米左右)。当把这些不同的芯片进行互联组合成一个功能模组时，芯片引脚之间的互联路径要尽可能短从而实现低延时、低功耗，因此芯片引脚间的互联走线精度要比较高(尽可能小的线宽、线距)才行。
目前针对此类超高密度芯片的多芯片集成封装，业界通常采用硅穿孔(TSV)和基板(substrate或者PCB)的方式将最终的信号引脚引出形成一个独立的模组。这种采用了基板的封装方式，有两个缺点：一来由于基板本身具有较大的厚度(约为250～500um甚至更大)，而最终的封装模组是包含基板在内的，因此模组的厚度比较大；二来，基板内部的互联引线的线宽精度比较有限(7～15um范围)，从而使得互联走线的密度受到了较大的限制，导致互联路径较长，信号的延时和功耗不能得到较好的控制。
业界目前流行的扇出型封装技术，是采用在重构晶圆(recon wafer)上制作RDL重新布线层的方式来实现芯片的互联与封装，为多芯片的集成封装提供了很好的平台，但是目前现有的传统扇出型封装技术中(例如eWLB等)，其RDL重新布线层的精度有限，无法对高密度芯片中只有几个微米间距的非常精细的引脚进行互联，或者由于布线精度有限而使得封装体的面积较大，并存在工序繁多、可靠性不高等一些问题。
发明内容
发明目的：本发明的目的在于解决现有的传统扇出型封装在针对多个具有高密度引脚的芯片进行集成封装时存在不足的问题。
技术方案：为解决上述问题，本发明提供以下技术方案：
一种高密度芯片的扇出型封装结构，包括被塑封层塑封的硅基转接板，与被塑封的硅基转接板触点电连接的重新布线层，以及设置于重新布线层表面的锡球，所述硅基转接板包括至少三层二氧化硅互联层，被其中一层表层二氧化硅层包裹的多片硅片以及贯穿三层二氧化硅和硅片空隙的金属互联柱，金属互联柱间间距为5～50um。
进一步地，所述金属互联柱碑廓位于第一二氧化硅互联层中的第一金属互联柱，位于第二二氧化硅互联层中的第二金属互联柱以及位于第三二氧化硅互联层中的第三金属互联柱，作为焊盘的第一金属互联柱相互间间距为5～20um，作为联结柱的第三金属互联柱相互间间距为10～50um，高度为30～100um，用于联结第一金属互联柱和第三金属互联柱的第二金属互联柱线宽为0.1～1um。
进一步地，至少包含两层第二二氧化硅互联层，互相间通过第二金属互联柱连接。
一种高密度芯片的扇出型封装结构的制备方法，包括以下步骤：
1)采用二氧化硅作为基底并通过光刻、刻蚀和气相沉积的方法制作硅基转接板整板；
2)在硅基转接板整板上贴装芯片，并将硅基转接板整板切割为多个具有单独硅基转接板的封装单元；
3)将切割下来的封装单元贴装在贴附有临时键合胶的临时承载片上；
4)将封装单元进行塑封，制作塑封体；
5)去除临时载片和临时键合胶，并在塑封体上硅基转接板所在的面上制作重新布线层；
6)在重新布线层的金属焊盘上植入锡球，然后回流固化；
7)对所制作完成的扇出型集成封装体进行单元切割，便形成了一种高密度的三维扇出型集成封装结构。
进一步地，所述步骤5)中，重新布线层由使用光刻的方法制作成的光敏性的聚酰亚胺有机介电层和由使用电化学镀ECD的方法制成的金属导线层构成，用于将硅基转接板上铜金属柱的信号进行引出或者互联。
进一步地，所述步骤1)中，具体包括以下步骤：
11)在圆形的用于制造半导体集成电路的硅片上面，涂覆一层光刻胶；
12)对光刻胶进行光刻工艺，曝光显影后形成凹槽状结构；
13)使用等离子干法刻蚀的方法刻蚀硅片，就可以在硅片上未被光刻胶覆盖的区域刻蚀出凹槽；
14)去除光刻胶；
15)在硅片上用化学气相沉积的方法淀积第三二氧化硅互联层，硅片的上表面以及凹槽的整个侧面和底部便被第三二氧化硅互联层所覆盖；
16)在第三二氧化硅互联层上用物理气相沉积的方法淀积一层材质为铜的金属种子层；
17)涂覆一层光刻胶并对其进行光刻工艺，曝光显影后去除硅片凹槽处的光刻胶，使凹槽处的金属种子层裸露出来；
18)使用电化学镀的方法在凹槽内填充金属铜，形成第三金属互联柱结构；
19)然后使用研磨的方法去除光刻胶以及下方的铜金属种子层，并对下方的第三二氧化硅互联层进行平坦化，使得第三金属互联柱的上表面与第三二氧化硅互联层的上表面平齐，处于同一平面；
20)在第三二氧化硅互联层的上表面，使用化学气相沉积的方法再淀积第二二氧化硅互联层，然后在其上涂覆光刻胶并进行光刻工艺使其图形化；
21)对作为介电层的第二二氧化硅互联层进行等离子体干法刻蚀，在第二二氧化硅互联层没有被光刻胶覆盖的区域刻蚀出凹槽，使得第二二氧化硅互联层下方的第三二氧化硅互联层以及第三金属互联柱的表面裸露出来，然后去除光刻胶；
22)继续淀积一层材质为铜的金属种子层；
23)在铜金属种子层上面，使用电化学镀的方法淀积第二金属互联柱；
24)使用研磨的方法对第二二氧化硅互联层进行表面平坦化，以去除第二二氧化硅互联层的凹槽以外区域的铜，使铜下方的第二二氧化硅互联层裸露出来；
25)继续使用与步骤(20)～(24)相同的方法，制作第一二氧化硅互联层与位于第一二氧化硅互联层凹槽中的第一金属互联柱，作为焊盘的第一金属互联柱的上表面与第一二氧化硅互联层的上表面平齐，处于同一平面；
26)对硅片的底部进行研磨减薄，直至露出在先前已经制作完成的第三金属互联柱。
进一步地，所述步骤16)和步骤22)中，在铜的下方加一薄层金属钛作为衬垫层，用以加强铜和下方二氧化硅的粘附性。
进一步地，所述步骤24)中，第二二氧化硅互联层凹槽处的第二金属互联柱的上表面，与第二二氧化硅互联层凹槽以外区域的二氧化硅的上表面平齐，处于同一平面。
有益效果：本发明与现有技术相比：
目前业界已有的多芯片集成封装方法，主要有常规的扇出型封装(如eWLB等)，或者通过硅穿孔(TSV)和基板结合(substrate)的封装技术，而本发明：
1)实现了对具有超精细引脚结构(引脚大小与间距只有几个微米)的高密度芯片进行扇出型集成封装的工艺结构，弥补了目前常规的扇出型封装技术(如eWLB)在该方面的不足，扩展了扇出型封装技术的应用范围和领域；
2)对于具有超精细结构引脚的多芯片的集成封装，无需使用基板substrate，因此封装厚度可以大幅降低，而是由于本发明使用的是扇出RDL布线的方式，其封装走线的精度高于基板(substrate)，可以提高封装集成度，对于5G、AI等高密度芯片的应用场景尤为适合。
附图说明
图1为本发明的产品结构示意图；
图2为本发明步骤1完成后的结构示意图；
图3为本发明步骤2完成后的结构示意图；
图4为本发明步骤3完成后的结构示意图；
图5为本发明步骤4完成后的结构示意图；
图6为本发明步骤5完成后的结构示意图；
图7为本发明步骤6完成后的结构示意图；
图8为本发明步骤7完成后的结构示意图；
图9为本发明步骤8完成后的结构示意图；
图10为本发明步骤9完成后的结构示意图；
图11为本发明步骤10完成后的结构示意图；
图12为本发明步骤11完成后的结构示意图；
图13为本发明步骤12完成后的结构示意图；
图14为本发明步骤13完成后的结构示意图；
图15为本发明步骤14完成后的结构示意图；
图16为本发明步骤15完成后的结构示意图；
图17为本发明步骤16完成后的结构示意图；
图18为本发明步骤17完成后的结构示意图；
图19为本发明步骤18完成后的结构示意图；
图20为本发明步骤19完成后的结构示意图；
图21为本发明步骤20完成后的结构示意图；
图22为本发明步骤21完成后的结构示意图。
具体实施方式
下面结合附图和实施例对本发明进行进一步地说明。
实施例1
一种高密度芯片的扇出型封装结构，包括被塑封层塑封的硅基转接板，与被塑封的硅基转接板触点电连接的重新布线层270，以及设置于重新布线层270表面的锡球280，所述硅基转接板包括至少三层二氧化硅互联层，被其中一层表层二氧化硅层包裹的多片硅片以及贯穿三层二氧化硅和硅片空隙的金属互联柱，金属互联柱间间距为5～50um。
金属互联柱碑廓位于第一二氧化硅互联层200中的第一金属互联柱210，位于第二二氧化硅互联层160中的第二金属互联柱190以及位于第三二氧化硅互联层120中的第三金属互联柱150，作为焊盘的第一金属互联柱210相互间间距为5～20um，作为联结柱的第三金属互联柱150相互间间距为10～50um，高度为30～100um，用于联结第一金属互联柱210和第三金属互联柱150的第二金属互联柱190线宽为0.1～1um。
实施例2(未图示)
在实施例1的基础上，包含两层第二二氧化硅互联层，互相间通过第二金属互联柱连接。
实施例3
一种高密度芯片的扇出型封装结构的制备方法，包括以下步骤：
1)采用二氧化硅作为基底并通过光刻、刻蚀和气相沉积的方法制作硅基转接板整板：在圆形的用于制造半导体集成电路的硅片100上面，涂覆一层光刻胶110；
2)对光刻胶110进行光刻工艺，曝光显影后形成凹槽状结构；
3)使用等离子干法刻蚀的方法刻蚀硅片100，就可以在硅片100上未被光刻胶110覆盖的区域刻蚀出凹槽；
4)去除光刻胶110；
5)在硅片100上用化学气相沉积的方法淀积第三二氧化硅互联层120，硅片100的上表面以及凹槽的整个侧面和底部便被第三二氧化硅互联层120所覆盖；
6)在第三二氧化硅互联层120上用物理气相沉积的方法淀积一层材质为铜的金属种子层130；
在铜的下方加一薄层金属钛作为衬垫层(未图示)，用以加强铜和下方二氧化硅的粘附性。
7)涂覆一层光刻胶110并对其进行光刻工艺，曝光显影后去除硅片凹槽处的光刻胶110，使凹槽处的金属种子层130裸露出来；
8)使用电化学镀的方法在凹槽内填充金属铜，形成第三金属互联柱150结构；
9)然后使用研磨的方法去除光刻胶110以及下方的铜金属种子层130，并对下方的第三二氧化硅互联层120进行平坦化，使得第三金属互联柱150的上表面与第三二氧化硅互联层120的上表面平齐，处于同一平面；
10)在第三二氧化硅互联层120的上表面，使用化学气相沉积的方法再淀积第二二氧化硅互联层160，然后在其上涂覆光刻胶110并进行光刻工艺使其图形化；
11)对作为介电层的第二二氧化硅互联层160进行等离子体干法刻蚀，在第二二氧化硅互联层160没有被光刻胶110覆盖的区域刻蚀出凹槽，使得第二二氧化硅互联层160下方的第三二氧化硅互联层120以及第三金属互联柱150的表面裸露出来，然后去除光刻胶110；
12)继续淀积一层材质为铜的金属种子层130；
在铜的下方加一薄层金属钛作为衬垫层，用以加强铜和下方二氧化硅的粘附性。
13)在铜金属种子层130上面，使用电化学镀的方法淀积第二金属互联柱190；
14)使用研磨的方法对第二二氧化硅互联层160进行表面平坦化，以去除第二二氧化硅互联层160的凹槽以外区域的铜，使铜下方的第二二氧化硅互联层160裸露出来；
第二二氧化硅互联层凹槽处的第二金属互联柱的上表面，与第二二氧化硅互联层凹槽以外区域的二氧化硅的上表面平齐，处于同一平面。
15)继续使用与步骤(10)～(14)相同的方法，制作第一二氧化硅互联层200与位于第一二氧化硅互联层200凹槽中的第一金属互联柱210，作为焊盘的第一金属互联柱210的上表面与第一二氧化硅互联层200的上表面平齐，处于同一平面；
16)对硅片100的底部进行研磨减薄，直至露出在先前已经制作完成的第三金属互联柱150。
17)在硅基转接板整板上贴装芯片220和无源器件230，并将硅基转接板整板切割为多个具有单独硅基转接板的封装单元；
本发明不限定每个封装单元内芯片的个数，即每个封装单元内可以包括多个需要互联和集成封装的芯片。这些芯片上有预先制作好的金属凸点，这些凸点是芯片上需要进行互联或者引出的I/O端口，芯片上的凸点与硅基转接板上的作为焊盘的第一金属互联柱210一一对应，进行电连接。
18)将切割下来的封装单元贴装在贴附有临时键合胶240的临时承载片250上；
19)将封装单元进行塑封，制作塑封体260；
20)去除临时载片250和临时键合胶240，并在塑封体260上硅基转接板所在的面上制作重新布线层270；
重新布线层270由使用光刻的方法制作成的光敏性的聚酰亚胺有机介电层271和由使用电化学镀ECD的方法制成的金属导线层272构成，用于将硅基转接板上铜金属柱的信号进行引出或者互联。
21)在重新布线层270的金属焊盘上植入锡球280，然后回流固化；
22)对所制作完成的扇出型集成封装体进行单元切割，便形成了一种高密度的三维扇出型集成封装结构。
Claims (8)
1.一种高密度芯片的扇出型封装结构，其特征在于：包括被塑封层塑封的硅基转接板，与被塑封的硅基转接板触点电连接的重新布线层，以及设置于重新布线层表面的锡球，所述硅基转接板包括至少三层二氧化硅互联层，被其中一层表层二氧化硅层包裹的多片硅片以及贯穿三层二氧化硅和硅片空隙的金属互联柱，金属互联柱间间距为5～50um。
2.根据权利要求1所述的高密度芯片的扇出型封装结构，其特征在于：所述金属互联柱碑廓位于第一二氧化硅互联层中的第一金属互联柱，位于第二二氧化硅互联层中的第二金属互联柱以及位于第三二氧化硅互联层中的第三金属互联柱，作为焊盘的第一金属互联柱相互间间距为5～20um，作为联结柱的第三金属互联柱相互间间距为10～50um，高度为30～100um，用于联结第一金属互联柱和第三金属互联柱的第二金属互联柱线宽为0.1～1um。
3.根据权利要求1所述的高密度芯片的扇出型封装结构，其特征在于：至少包含两层第二二氧化硅互联层，互相间通过第二金属互联柱连接。
4.一种如权利要求1所述的高密度芯片的扇出型封装结构的制备方法，其特征在于：包括以下步骤：
1)采用二氧化硅作为基底并通过光刻、刻蚀和气相沉积的方法制作硅基转接板整板；
2)在硅基转接板整板上贴装芯片，并将硅基转接板整板切割为多个具有单独硅基转接板的封装单元；
3)将切割下来的封装单元贴装在贴附有临时键合胶的临时承载片上；
4)将封装单元进行塑封，制作塑封体；
5)去除临时载片和临时键合胶，并在塑封体上硅基转接板所在的面上制作重新布线层；
6)在重新布线层的金属焊盘上植入锡球，然后回流固化；
7)对所制作完成的扇出型集成封装体进行单元切割，便形成了一种高密度的三维扇出型集成封装结构。
5.根据权利要求4所述的高密度芯片的扇出型封装结构的制备方法，其特征在于：所述步骤5)中，重新布线层由使用光刻的方法制作成的光敏性的聚酰亚胺有机介电层和由使用电化学镀ECD的方法制成的金属导线层构成，用于将硅基转接板上铜金属柱的信号进行引出或者互联。
6.根据权利要求4所述的高密度芯片的扇出型封装结构的制备方法，其特征在于：所述步骤1)中，具体包括以下步骤：
11)在圆形的用于制造半导体集成电路的硅片上面，涂覆一层光刻胶；
12)对光刻胶进行光刻工艺，曝光显影后形成凹槽状结构；
13)使用等离子干法刻蚀的方法刻蚀硅片，就可以在硅片上未被光刻胶覆盖的区域刻蚀出凹槽；
14)去除光刻胶；
15)在硅片上用化学气相沉积的方法淀积第三二氧化硅互联层，硅片的上表面以及凹槽的整个侧面和底部便被第三二氧化硅互联层所覆盖；
16)在第三二氧化硅互联层上用物理气相沉积的方法淀积一层材质为铜的金属种子层；
17)涂覆一层光刻胶并对其进行光刻工艺，曝光显影后去除硅片凹槽处的光刻胶，使凹槽处的金属种子层裸露出来；
18)使用电化学镀的方法在凹槽内填充金属铜，形成第三金属互联柱结构；
19)然后使用研磨的方法去除光刻胶以及下方的铜金属种子层，并对下方的第三二氧化硅互联层进行平坦化，使得第三金属互联柱的上表面与第三二氧化硅互联层的上表面平齐，处于同一平面；
20)在第三二氧化硅互联层的上表面，使用化学气相沉积的方法再淀积第二二氧化硅互联层，然后在其上涂覆光刻胶并进行光刻工艺使其图形化；
21)对作为介电层的第二二氧化硅互联层进行等离子体干法刻蚀，在第二二氧化硅互联层没有被光刻胶覆盖的区域刻蚀出凹槽，使得第二二氧化硅互联层下方的第三二氧化硅互联层以及第三金属互联柱的表面裸露出来，然后去除光刻胶；
22)继续淀积一层材质为铜的金属种子层；
23)在铜金属种子层上面，使用电化学镀的方法淀积第二金属互联柱；
24)使用研磨的方法对第二二氧化硅互联层进行表面平坦化，以去除第二二氧化硅互联层的凹槽以外区域的铜，使铜下方的第二二氧化硅互联层裸露出来；
25)继续使用与步骤(20)～(24)相同的方法，制作第一二氧化硅互联层与位于第一二氧化硅互联层凹槽中的第一金属互联柱，作为焊盘的第一金属互联柱的上表面与第一二氧化硅互联层的上表面平齐，处于同一平面；
26)对硅片的底部进行研磨减薄，直至露出在先前已经制作完成的第三金属互联柱。
7.根据权利要求5所述的高密度芯片的扇出型封装结构的制备方法，其特征在于：所述步骤16)和步骤22)中，在铜的下方加一薄层金属钛作为衬垫层，用以加强铜和下方二氧化硅的粘附性。
8.据权利要求5所述的高密度芯片的扇出型封装结构的制备方法，其特征在于：所述步骤24)中，第二二氧化硅互联层凹槽处的第二金属互联柱的上表面，与第二二氧化硅互联层凹槽以外区域的二氧化硅的上表面平齐，处于同一平面。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112201630A (zh) * | 2020-11-02 | 2021-01-08 | 杭州晶通科技有限公司 | 一种高密度芯片三维堆叠键合的结构及其制备方法 |
| CN112768416A (zh) * | 2021-02-01 | 2021-05-07 | 杭州晶通科技有限公司 | 一种高频多芯片模组的扇出型封装及其制备方法 |
| CN114784473A (zh) * | 2022-03-16 | 2022-07-22 | 上海交通大学 | 基于硅基光敏薄膜的双重折叠基片集成波导滤波巴伦 |
Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120162928A1 (en) * | 2010-10-22 | 2012-06-28 | Endicott Interconnect Technologies, Inc. | Electronic package and method of making same |
| CN103787268A (zh) * | 2014-01-21 | 2014-05-14 | 华进半导体封装先导技术研发中心有限公司 | 一种高速宽带硅光转接板的制造方法及硅基光互连器件 |
| CN204333024U (zh) * | 2014-11-21 | 2015-05-13 | 江阴长电先进封装有限公司 | 一种半导体器件的圆片级封装结构 |
| TW201613020A (en) * | 2014-07-14 | 2016-04-01 | Nat Inst Of Advanced Ind Scien | Semiconductor process carrier |
| CN106548973A (zh) * | 2015-09-17 | 2017-03-29 | 中芯长电半导体（江阴）有限公司 | 扇出型晶圆级封装方法 |
| CN107146785A (zh) * | 2017-06-21 | 2017-09-08 | 中芯长电半导体（江阴）有限公司 | 具有3d堆叠天线的扇出型封装结构及其制备方法 |
| CN108122835A (zh) * | 2017-12-12 | 2018-06-05 | 华进半导体封装先导技术研发中心有限公司 | 转接板的制造方法及其所制造的转接板 |
| CN108389823A (zh) * | 2018-01-31 | 2018-08-10 | 浙江卓晶科技有限公司 | 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺 |
| CN108389822A (zh) * | 2018-01-31 | 2018-08-10 | 浙江卓晶科技有限公司 | 一种三维扇出型集成封装结构及其封装工艺 |
| CN110010563A (zh) * | 2018-10-10 | 2019-07-12 | 浙江集迈科微电子有限公司 | 一种底部散热型射频芯片转接板封装工艺 |
| CN110310895A (zh) * | 2019-07-31 | 2019-10-08 | 中国电子科技集团公司第五十八研究所 | 一种埋入tsv转接芯片硅基扇出型三维集成封装方法及结构 |
| CN110400780A (zh) * | 2019-07-23 | 2019-11-01 | 杭州晶通科技有限公司 | 一种采用金属导电柱的扇出型堆叠封装结构及其制备方法 |
| CN110634832A (zh) * | 2019-08-29 | 2019-12-31 | 上海先方半导体有限公司 | 一种基于硅通孔转接板的封装结构及其制作方法 |
| CN110707075A (zh) * | 2019-11-07 | 2020-01-17 | 杭州晶通科技有限公司 | 超高密度多芯片模组的三维扇出型封装结构与制备方法 |
| CN210640243U (zh) * | 2019-11-07 | 2020-05-29 | 杭州晶通科技有限公司 | 超高密度多芯片模组的三维扇出型封装结构 |
| CN212084946U (zh) * | 2020-06-01 | 2020-12-04 | 杭州晶通科技有限公司 | 一种高密度芯片的扇出型封装结构 |
-
2020
- 2020-06-01 CN CN202010483217.8A patent/CN111668120A/zh active Pending
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120162928A1 (en) * | 2010-10-22 | 2012-06-28 | Endicott Interconnect Technologies, Inc. | Electronic package and method of making same |
| CN103787268A (zh) * | 2014-01-21 | 2014-05-14 | 华进半导体封装先导技术研发中心有限公司 | 一种高速宽带硅光转接板的制造方法及硅基光互连器件 |
| TW201613020A (en) * | 2014-07-14 | 2016-04-01 | Nat Inst Of Advanced Ind Scien | Semiconductor process carrier |
| CN204333024U (zh) * | 2014-11-21 | 2015-05-13 | 江阴长电先进封装有限公司 | 一种半导体器件的圆片级封装结构 |
| CN106548973A (zh) * | 2015-09-17 | 2017-03-29 | 中芯长电半导体（江阴）有限公司 | 扇出型晶圆级封装方法 |
| CN107146785A (zh) * | 2017-06-21 | 2017-09-08 | 中芯长电半导体（江阴）有限公司 | 具有3d堆叠天线的扇出型封装结构及其制备方法 |
| CN108122835A (zh) * | 2017-12-12 | 2018-06-05 | 华进半导体封装先导技术研发中心有限公司 | 转接板的制造方法及其所制造的转接板 |
| CN108389822A (zh) * | 2018-01-31 | 2018-08-10 | 浙江卓晶科技有限公司 | 一种三维扇出型集成封装结构及其封装工艺 |
| CN108389823A (zh) * | 2018-01-31 | 2018-08-10 | 浙江卓晶科技有限公司 | 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺 |
| CN110010563A (zh) * | 2018-10-10 | 2019-07-12 | 浙江集迈科微电子有限公司 | 一种底部散热型射频芯片转接板封装工艺 |
| CN110400780A (zh) * | 2019-07-23 | 2019-11-01 | 杭州晶通科技有限公司 | 一种采用金属导电柱的扇出型堆叠封装结构及其制备方法 |
| CN110310895A (zh) * | 2019-07-31 | 2019-10-08 | 中国电子科技集团公司第五十八研究所 | 一种埋入tsv转接芯片硅基扇出型三维集成封装方法及结构 |
| CN110634832A (zh) * | 2019-08-29 | 2019-12-31 | 上海先方半导体有限公司 | 一种基于硅通孔转接板的封装结构及其制作方法 |
| CN110707075A (zh) * | 2019-11-07 | 2020-01-17 | 杭州晶通科技有限公司 | 超高密度多芯片模组的三维扇出型封装结构与制备方法 |
| CN210640243U (zh) * | 2019-11-07 | 2020-05-29 | 杭州晶通科技有限公司 | 超高密度多芯片模组的三维扇出型封装结构 |
| CN212084946U (zh) * | 2020-06-01 | 2020-12-04 | 杭州晶通科技有限公司 | 一种高密度芯片的扇出型封装结构 |
Non-Patent Citations (3)
| Title |
|---|
| KIM, TAEYOO ET AL.: "Silicon Interposer BGA Package with a Cu-Filled Through Silicon via and a Multi layer Redistribution Layer Fabricated via Electroplating", 《JOURNAL OF NANOSCIENCE AND NANOTECHNOLOGY》, vol. 14, no. 12, 1 December 2014 (2014-12-01), pages 8987 - 8992 * |
| 冉红雷 等: "三维封装微系统中TSV技术研究", 《电子质量》, no. 12, 20 December 2018 (2018-12-20), pages 111 - 115 * |
| 罗驰 等: "一种高密度系统封装的设计与制作", 《微电子学》, vol. 43, no. 02, 20 April 2013 (2013-04-20), pages 263 - 265 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112201630A (zh) * | 2020-11-02 | 2021-01-08 | 杭州晶通科技有限公司 | 一种高密度芯片三维堆叠键合的结构及其制备方法 |
| CN112768416A (zh) * | 2021-02-01 | 2021-05-07 | 杭州晶通科技有限公司 | 一种高频多芯片模组的扇出型封装及其制备方法 |
| CN114784473A (zh) * | 2022-03-16 | 2022-07-22 | 上海交通大学 | 基于硅基光敏薄膜的双重折叠基片集成波导滤波巴伦 |
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