CN110400780A - 一种采用金属导电柱的扇出型堆叠封装结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种采用金属导电柱的扇出型堆叠封装结构，从上至下依次设置塑封层和重新布线层，塑封层内塑封有若干带有金属触点的第一芯片或器件，在塑封层内对应于重新布线层的上触点处还塑封了若干金属导电柱，金属导电柱的两端，一端与塑封层的表面齐平，另一端与重新布线层的上触点接触，重新布线层的下触点上设置锡球，在塑封层的上表面对应于金属导电柱的露出端处还设有第二芯片或器件。本发明还公开了此种扇出堆叠封装结构的制备方法。采用本发明的设计方案，相比较于传统方法中使用的较为复杂的多步骤光刻工艺来制作铜柱的方式，大大提高了封装的灵活度和便捷性，简化了整个工艺制程，节省了成本。

Description

一种采用金属导电柱的扇出型堆叠封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，具体涉及一种采用金属导电柱的扇出型堆叠封装结构及其制备方法。
背景技术
半导体芯片的多功能化和小型化已成为大趋势，需要集成封装在一起的芯片种类和数量也日益提高，例如PA/PMU/IoT等应用常常需要将具有不同功能的芯片(裸晶片或无源被动元器件)组装到一起，实现具有一定功能的单个封装件，从而形成一个封装模块或者子模块。
目前广泛采用的扇出型封装是对由已经塑封在一起的芯片(包括被动元件，及裸晶片)构成的塑封体上进行重新布线以达到元器件之间的互联封装，该类封装方法在应对数量较多且较复杂多样的芯片与无源被动器件的集成封装时存在诸如翘曲度控制难度较大,精度差,封装面积较大，可靠性不高等问题。而且其用于上下层芯片之间互联的铜柱是通过光刻加电镀的工艺制作出来的，工艺步骤较多，工序复杂且成本相对较高。
发明内容
发明目的：本发明的目的在于解决现有的扇出型封装多层芯片的封装方式是采用在塑封层上再次制备重新布线层和塑封层以达到多层封装的目的，但是对于数量较多且较复杂多样的芯片与无源被动器件的集成封装时存在诸如翘曲度控制难度较大,精度差,封装面积较大，可靠性不高的问题。
技术方案：为解决上述问题，本发明采用以下技术方案：
一种采用金属导电柱的扇出型堆叠封装结构，从上至下依次设置塑封层和重新布线层，塑封层内塑封有若干带有金属触点的第一芯片或器件，在塑封层内对应于重新布线层的上触点处还塑封了若干金属导电柱，金属导电柱的两端，一端与塑封层的表面齐平，另一端与重新布线层的上触点接触，重新布线层的下触点上设置锡球，在塑封层的上表面对应于金属导电柱的露出端处还设有第二芯片或器件。
进一步地，所述金属导电柱为圆柱形的铜柱或银柱(或其它种类的金属材质)，且两端具有能够和金属触点联结的接触部，接触部直径相较于金属导电柱的中部直径缩小1～2μm，且位于两端的端面的粗糙约为1μm左右。
若直径不符合要求，和触点的接触会有误差，导致安装不稳定，同时采用端面的粗糙度不小于1μm的设计，使得接触部和触点具有一定的摩擦力，防止安装过程中金属导电柱滑出触点，但又由于存在了粗糙度，使得金属导电柱和触点的接触并不是平滑的接触，电流的汇集会存在一定的差异，故需要控制金属导电柱和触点接触的端面直径。
进一步地，所述重新布线层包括若干介电层与金属互联层。
一种采用金属导电柱的扇出型堆叠封装结构的制备方法，包括以下步骤：
1)在临时承载片表面粘附临时键合胶；
2)在步骤(1)得到的临时键合胶表面用薄膜工艺制作重新布线层；
3)在重新布线层上贴附所需要封装的第一芯片或器件，贴装时第一芯片的器件面朝向重新布线层并且第一芯片的金属管脚与重新布线层上对应的触点连接；
4)制作金属导电柱，将金属磨边形成圆柱形导电柱，同时对金属导电柱的两个端面进行粗糙度处理，并将靠近两个端面的接触部研磨边缘；
5)在重新布线层对应于触点上，用丝网印刷的方式将制作好的金属导电柱放置在对应的触点上；
6)将贴附在重新布线层上的金属导电柱和第一芯片以及器件进行整体塑封形成塑封层，并减薄塑封层的厚度使金属导电柱远离重新布线层的端面露出，使得金属导电柱远离重新布线层的端面与塑封层远离重新布线层的端面处于同一平面；
7)采用激光或热剥离的办法将临时承载片与其上的塑封体分离，并去除临时键合胶，从而使封装体上的重新布线层裸露出来；
8)在塑封体的重新布线层上植球并完成锡球的焊接；
9)在塑封层远离重新布线层的端面上对应于金属导电柱远离重新布线层的端面处，贴附其余的已经封装好的带有导电片和焊点的第二芯片；
10)将封装好的芯片进行单元切割得到单独的封装体单元。
第二芯片是直接通过金属导电柱设置与塑封层的表面，省却了一层重新布线层。
进一步地，所述步骤6)后可以在塑封层上用薄膜工艺再次制作重新布线层，再在重新布线层上设置芯片或器件，以实现更复杂芯片的堆叠。
如果需要堆叠两层以上更复杂芯片或三层以上芯片，那就可以采用此种方式，采用两层重新布线层或两层重新布线层和两层塑封层，位于最外层的芯片是直接通过金属导电柱/重新布线层的触点贴装在外侧的塑封层上。
进一步地，所述临时键合胶可为热剥离胶，UV胶或激光解键合胶。
进一步地，所述临时承载片为石英片或玻璃片或金属片或硅片或陶瓷片。
进一步地，所述步骤9)中，在贴附前将上述完成的封装体放置另一个临时承载片上，中间用临时键合胶粘合，锡球面朝向临时承载片；在贴附后再次去除临时承载片和临时键合胶。
有益效果：本发明与现有技术相比：
本发明相比较于传统方法中使用的较为复杂的多步骤光刻工艺来制作金属导电柱的方式，大大提高了封装的灵活度和便捷性，简化了整个工艺制程，节省了成本。
附图说明
图1为本发明封装工艺步骤1)结束后的状态图；
图2为本发明封装工艺步骤2)结束后的状态图；
图3为本发明封装工艺步骤5)结束后的状态图；
图4为本发明封装工艺步骤6)形成塑封层后的状态图；
图5为本发明封装工艺步骤6)减薄塑封层的厚度使金属导电柱远离重新布线层的端面露出的状态图；
图6为本发明封装工艺步骤7)结束后的状态图；
图7为本发明封装工艺步骤8)结束后的状态图；
图8为本发明封装工艺步骤91)结束后的状态图；
图9为本发明封装工艺步骤9)贴附第二芯片或器件结束后的状态图；
图10为本发明封装工艺步骤92)结束后的状态图；
图11为本发明封装工艺采用两层重新布线层进行更复杂芯片封装的示意图；
图中100-临时承载片，110-临时键合胶，120重新布线层，130-带有金属触点的第一芯片或器件，140-金属导电柱，150-塑封层，160-锡球，170-第二芯片或器件。
具体实施方式
下面结合附图和实施例对本发明进行进一步地说明。
实施例1
一种采用金属导电柱的扇出型堆叠封装结构，从上至下依次设置塑封层和重新布线层120，塑封层150内塑封有若干带有金属触点的第一芯片或器件130，在塑封层150内对应于重新布线层120的上触点处还塑封了若干金属导电柱140，金属导电柱140的两端，一端与塑封层150的表面齐平，另一端与重新布线层120的上触点接触，重新布线层120的下触点上设置锡球160，在塑封层150的上表面对应于金属导电柱140的露出端处还设有第二芯片或器件170。
金属导电柱140为圆柱形的铜柱或银柱，且两端具有能够和金属触点联结的接触部，接触部直径相较于金属导电柱的中部直径缩小1～2μm，且位于两端的端面的粗糙度约为1μm。
若直径不符合要求，和触点的接触会有误差，导致安装不稳定，同时采用端面的粗糙度不小于1μm的设计，使得接触部和触点具有一定的摩擦力，防止安装过程中金属导电柱滑出触点，但又由于存在了粗糙度，使得金属导电柱和触点的接触并不是平滑的接触，电流的汇集会存在一定的差异，故需要控制金属导电柱和触点接触的端面直径。
重新布线层120包括若干介电层与金属互联层。
实施例2
一种采用金属导电柱的扇出型堆叠封装结构的制备方法，包括以下步骤：
1)如图1，在临时承载片100表面粘附临时键合胶110；
2)如图2，在步骤(1)得到的临时键合胶110表面用薄膜工艺制作重新布线层120；
3)在重新布线层120上贴附所需要封装的第一芯片或器件130，贴装时第一芯片130的器件面朝向重新布线层120并且第一芯片130的金属管脚与重新布线层120上对应的触点连接；
4)制作金属导电柱140，将金属磨边形成圆柱形导电柱，同时对金属导电柱的两个端面进行粗糙度处理，并将靠近两个端面的接触部研磨边缘；
5)如图3，在重新布线层120对应于触点上，用丝网印刷的方式将制作好的金属导电柱140放置在对应的触点上；
6)如图4和5，将贴附在重新布线层120上的金属导电柱140和第一芯片以及器件130进行整体塑封形成塑封层150，并减薄塑封层150的厚度使金属导电柱140远离重新布线层120的端面露出，使得金属导电柱140远离重新布线层120的端面与塑封层150远离重新布线层120的端面处于同一平面；
7)如图6，采用激光或热剥离的办法将临时承载片100与其上的塑封体分离，并去除临时键合胶110，从而使封装体上的重新布线层120裸露出来；
8)如图7，在塑封体的重新布线层120上植球并完成锡球的焊接；
9)如图9，在塑封层150远离重新布线层120的端面上对应于金属导电柱140远离重新布线层120的端面处，贴附其余的已经封装好的带有导电片和焊点的第二芯片170；
91)如图8，在贴附前将上述完成的封装体放置另一个临时承载片100上，中间用临时键合胶110粘合，锡球160面朝向临时承载片100；
92)如图10，在贴附后再次去除临时承载片100和临时键合胶110；
10)将封装好的芯片进行单元切割得到单独的封装体单元。
第二芯片170是直接通过金属导电柱140设置与塑封层150的表面，省却了一层重新布线层120。
步骤6)后可以在塑封层150上用薄膜工艺再次制作重新布线层120，再在重新布线层120上设置芯片或器件，以实现更复杂芯片的堆叠。
如果需要堆叠两层以上更复杂芯片或三层以上芯片，那就可以采用此种方式，采用两层重新布线层或两层重新布线层和两层塑封层，位于最外层的芯片是直接通过金属导电柱/重新布线层的触点贴装在外侧的塑封层上。如图11。
临时键合胶可为热剥离胶，UV胶或激光解键合胶。
临时承载片为石英片或玻璃片或金属片或硅片或陶瓷片。

Claims (8)

1.一种采用金属导电柱的扇出型堆叠封装结构，其特征在于：从上至下依次设置塑封层和重新布线层，塑封层内塑封有若干带有金属触点的第一芯片或器件，在塑封层内对应于重新布线层的上触点处还塑封了若干金属导电柱，金属导电柱的两端，一端与塑封层的表面齐平，另一端与重新布线层的上触点接触，重新布线层的下触点上设置锡球，在塑封层的上表面对应于金属导电柱的露出端处还设有第二芯片或器件。
2.根据权利要求1所述的采用金属导电柱的扇出型堆叠封装结构，其特征在于：所述金属导电柱为圆柱形的铜柱或银柱(或其它种类的金属材质)，且两端具有能够和金属触点联结的接触部，接触部直径相较于金属导电柱的中部直径缩小1～2μm，且位于两端的端面的粗糙度约为1μm左右。
3.根据权利要求1所述的采用金属导电柱的扇出型堆叠封装结构，其特征在于：所述重新布线层包括若干介电层与金属互联层。
4.一种如权利要求1所述的采用金属导电柱的扇出型堆叠封装结构的制备方法，其特征在于：包括以下步骤：
1)在临时承载片表面粘附临时键合胶；
2)在步骤(1)得到的临时键合胶表面用薄膜工艺制作重新布线层；
3)在重新布线层上贴附所需要封装的第一芯片或器件，贴装时第一芯片的器件面朝向重新布线层并且第一芯片的金属管脚与重新布线层上对应的触点连接；
4)制作金属导电柱，将金属磨边形成圆柱形导电柱，同时对金属导电柱的两个端面进行粗糙度处理，并将靠近两个端面的接触部研磨边缘；
5)在重新布线层对应于触点上，用丝网印刷的方式将制作好的金属导电柱放置在对应的触点上；
6)将贴附在重新布线层上的金属导电柱和第一芯片以及器件进行整体塑封形成塑封层，并减薄塑封层的厚度使金属导电柱远离重新布线层的端面露出，使得金属导电柱远离重新布线层的端面与塑封层远离重新布线层的端面处于同一平面；
7)采用激光或热剥离的办法将临时承载片与其上的塑封体分离，并去除临时键合胶，从而使封装体上的重新布线层裸露出来；
8)在塑封体的重新布线层上植球并完成锡球的焊接；
9)在塑封层远离重新布线层的端面上对应于金属导电柱远离重新布线层的端面处，贴附其余的已经封装好的带有导电片和焊点的第二芯片；
10)将封装好的芯片进行单元切割得到单独的封装体单元。
5.根据权利要求4所述的采用金属导电柱的扇出型堆叠封装结构的制备方法，其特征在于：所述步骤6)后可以在塑封层上用薄膜工艺再次制作重新布线层，再在重新布线层上设置芯片或器件，以实现多层芯片的堆叠。
6.根据权利要求4所述的采用金属导电柱的扇出型堆叠封装结构的制备方法，其特征在于：所述临时键合胶可为热剥离胶，UV胶或激光解键合胶。
7.根据权利要求4所述的采用金属导电柱的扇出型堆叠封装结构的制备方法，其特征在于：所述临时承载片为石英片或玻璃片或金属片或硅片或陶瓷片。
8.根据权利要求4所述的采用金属导电柱的扇出型堆叠封装结构的制备方法，其特征在于：所述步骤9)中，在贴附前将上述完成的封装体放置另一个临时承载片上，中间用临时键合胶粘合，锡球面朝向临时承载片；在贴附后再次去除临时承载片和临时键合胶。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599696A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块
CN111599697A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块
CN111599698A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块
CN111725178A (zh) * 2020-06-16 2020-09-29 杰群电子科技（东莞）有限公司 一种无基板芯片堆叠封装结构、方法及电子产品
CN111732069A (zh) * 2020-06-18 2020-10-02 南通智通达微电子物联网有限公司 气敏传感器及其制备方法
CN114267598A (zh) * 2021-12-07 2022-04-01 宜确半导体（苏州）有限公司 一种射频前端集成电路的封装结构以及封装方法
WO2023103965A1 (zh) * 2021-12-06 2023-06-15 青岛歌尔智能传感器有限公司 一种封装系统、制作方法及智能穿戴设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170133351A1 (en) * 2015-11-10 2017-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Stack Package-on-Package Structures
US20170317053A1 (en) * 2016-04-29 2017-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Three-Layer Package-on-Package Structure and Method Forming Same
CN108389822A (zh) * 2018-01-31 2018-08-10 浙江卓晶科技有限公司 一种三维扇出型集成封装结构及其封装工艺
CN210073816U (zh) * 2019-07-23 2020-02-14 杭州晶通科技有限公司 一种采用金属导电柱的扇出型堆叠封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170133351A1 (en) * 2015-11-10 2017-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Stack Package-on-Package Structures
US20170317053A1 (en) * 2016-04-29 2017-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Three-Layer Package-on-Package Structure and Method Forming Same
CN108389822A (zh) * 2018-01-31 2018-08-10 浙江卓晶科技有限公司 一种三维扇出型集成封装结构及其封装工艺
CN210073816U (zh) * 2019-07-23 2020-02-14 杭州晶通科技有限公司 一种采用金属导电柱的扇出型堆叠封装结构

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599696A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块
CN111599697A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块
CN111599698A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块
CN111725178A (zh) * 2020-06-16 2020-09-29 杰群电子科技（东莞）有限公司 一种无基板芯片堆叠封装结构、方法及电子产品
CN111732069A (zh) * 2020-06-18 2020-10-02 南通智通达微电子物联网有限公司 气敏传感器及其制备方法
WO2023103965A1 (zh) * 2021-12-06 2023-06-15 青岛歌尔智能传感器有限公司 一种封装系统、制作方法及智能穿戴设备
CN114267598A (zh) * 2021-12-07 2022-04-01 宜确半导体（苏州）有限公司 一种射频前端集成电路的封装结构以及封装方法
CN114267598B (zh) * 2021-12-07 2022-10-11 宜确半导体（苏州）有限公司 一种射频前端集成电路的封装结构以及封装方法

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