CN107910307B - 一种半导体芯片的封装结构及其封装方法 - Google Patents

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Abstract

本发明公开了一种半导体芯片的封装结构及其封装方法，属于半导体芯片封装技术领域。其硅基本体的上方设置再布线金属层Ⅰ，在所述输入/输出端Ⅰ设置金属柱，所述包封层包裹金属柱和再布线金属层Ⅰ的裸露面以及硅基本体的侧壁，并露出金属柱的上表面，所述介电层设置在包封层的上表面，并开设介电层开口露出金属柱的上表面，所述介电层的上表面设置再布线金属层Ⅱ，所述再布线金属层Ⅱ通过介电层开口与金属柱固连，所述输入/输出端Ⅱ设置在金属柱的垂直区域之外，所述保护层填充再布线金属层Ⅱ和介电层的裸露面并露出连接件的上表面；所述包封层于硅基本体至介电层的厚度H＞40微米。提供了一种有效保护芯片的封装结构及其封装方法。

Description

一种半导体芯片的封装结构及其封装方法
技术领域
本发明涉及一种半导体芯片的封装结构及其封装方法，属于半导体芯片封装技术领域。
背景技术
在当前的半导体封装技术中，晶圆级芯片尺寸封装是一种先进封装方法，它是先将整片晶圆进行封装，再切割得到单颗芯片的封装方法。随着电子产品的发展，要求芯片尺寸更小、厚度越薄，产品不仅在封装过程中容易损伤；而且在后端应用过程中也易出现产品失效，因此需要对芯片六个面提供足够的保护，以满足日益苛刻的要求。
传统的封装结构，如图1所示，芯片1的芯片电极11与铜柱4通过钝化层2的钝化层开口21直接连接，焊球5设置在铜柱4的顶端，芯片电极11的电信号通过铜柱4向外传导。由于焊球5位置在铜柱4的顶端，不可避免将焊球5应力直接通过铜柱4作用到芯片1上，导致了可靠性的降低。
因焊球5通过铜柱4与芯片电极11连接，焊球5需要有足够的焊料来保证与PCB等基板的连接，因而，反过来约束了铜柱4不能太细，芯片电极11不能太小，也就是说，芯片1不能太小，不符合芯片尺寸的小型化发展要求。
发明内容
本发明的目的在于克服传统的封装结构的不足，提供一种半导体芯片的封装结构及其封装方法，以提高封装结构的可靠性。
本发明的目的是这样实现的：
本发明一种半导体芯片封装结构，其包括硅基本体，所述硅基本体的正面设有钝化层并嵌有芯片电极，其钝化层开口露出芯片电极的上表面，其特征在于，
在所述硅基本体的上方设置再布线金属层Ⅰ并设置若干个输入/输出端Ⅰ，所述再布线金属层Ⅰ与芯片电极固连，在所述输入/输出端Ⅰ设置金属柱，所述金属柱的高度＞40微米，
还包括包封层、介电层和保护层，所述包封层包裹金属柱和再布线金属层Ⅰ的裸露面以及硅基本体的侧壁，并露出金属柱的上表面，
所述介电层设置在包封层的上表面，并开设介电层开口露出金属柱的上表面，
所述介电层的上表面设置再布线金属层Ⅱ和输入/输出端Ⅱ，所述再布线金属层Ⅱ通过介电层开口与金属柱固连，所述输入/输出端Ⅱ设置在金属柱的垂直区域之外，
在所述输入/输出端Ⅱ设置连接件，所述保护层填充再布线金属层Ⅱ和介电层的裸露面并露出连接件的上表面；
所述包封层于硅基本体至介电层的厚度H＞40微米；
所述硅基本体的背面设置背面保护层。
可选地所述硅基本体的背面与背面保护层之间设置背面金属层。
可选地所述连接件为焊球、焊块或焊盘结构。
可选地所述焊盘结构为Ni/Au层。
可选地所述焊盘结构为Cu/Sn层。
本发明还提供了一种半导体芯片封装结构的封装方法，其实施步骤如下：
步骤一、提供硅基晶圆，其正面有钝化层并嵌有芯片电极，钝化层开口露出芯片电极的上表面（上述钝化层、芯片电极、钝化层开口均未示出），并设有切割道。通过干法刻蚀方法沿切割道刻蚀硅基晶圆形成沟槽，沟槽不穿透硅基晶圆，硅基晶圆的背面仍旧连接，亦可用刀片直接切割形成沟槽；
步骤二、在硅基晶圆正面依次通过溅射、光刻、电镀制作再布线金属层Ⅰ和输入/输出端Ⅰ；
步骤三、在再布线金属层Ⅰ的上表面依次通过溅射、光刻、电镀方式形成高度大于微米的金属柱，所述金属柱与输入/输出端Ⅰ固连；
步骤四、用包封料通过层压方式包封金属柱、再布线金属层Ⅰ和沟槽以及硅基晶圆的裸露部分，形成包封层；
步骤五、研磨包封层露出金属柱的上表面；
步骤六、在上述包封层上覆盖介电层，并形成介电层开口，露出金属柱的上表面；
步骤七、在介电层的上表面依次通过溅射、光刻、电镀形成再布线金属层Ⅱ和输入/输出端Ⅱ；
步骤八、用保护层通过层压方式保护再布线金属层Ⅱ和介电层的裸露部分，并形成保护层开口露出输入/输出端Ⅱ，在输入/输出端Ⅱ形成焊球，完成硅基晶圆正面的包封工艺；
步骤九、对硅基晶圆背面进行研磨减薄，减薄至露出沟槽的底部，并对减薄后的硅基晶圆的背面用硝酸、氢氟酸这些强酸进行腐蚀，再用弱碱性清洁的方法，形成较利于背金层粘结紧密的背面预处理面；
步骤十、在背面预处理面贴上背胶膜形成背面保护层；
步骤十一、进行切割形成单颗半导体芯片封装结构。
可选地，所述再布线金属层Ⅰ为多层再布线。
可选地，所述金属柱的材质为铜、锡、镍。
可选地，在步骤十中、在背面预处理面依次蒸镀若干层金属形成背面金属层。
本发明的技术方案具有以下优点：
1）本发明实现了芯片的全面包覆，芯片得到了妥善保护，不会产生崩边，开裂等物理缺陷；
2）本发明是通过金属柱和再布线实现电信号连接与应力结构设计，焊球位置不在金属柱的上面，有效的避免了焊球应力直接通过铜柱作用到芯片上，提升了可靠性；该金属柱可以有效的将产品在再布线或凸块工艺中产生的应力进行转移，从而有效的保护芯片焊盘等区域，提升了产品的力学性能；同时该模块由于较短的互联传输路径，保证了产品极佳的电学性能；
3）不需要考虑铜柱的截面与焊球的尺寸的匹配，有效地缩小了铜柱的直径，有利于芯片尺寸的小型化发展；本发明采用扇入结构，芯片尺寸与封装尺寸几乎等当大小；
4）本发明半导体芯片封装结构，其在再布线金属层与包覆树脂之间设置介电层，解决了再布线金属层与包覆树脂直接结合黏附力差的问题，提升了可靠性。
附图说明
图1为传统半导体芯片封装结构的剖面示意图；
图2和3为本发明一种半导体芯片封装结构的实施例的剖面示意图；
图4A-图4L为本发明一种半导体芯片封装结构的封装方法的工艺流程的示意图；
图中：
硅基本体10
再布线金属层Ⅰ14
输入/输出端Ⅰ141
背面预处理面13
背面金属层16
背面保护层18
金属柱20
包封层40
再布线金属层Ⅱ30
输入/输出端Ⅱ31
介电层50
介电层开口501
连接件60。
具体实施方式
下面结合附图对本发明的具体实施方式进行详细说明。
实施例
本发明一种半导体芯片封装结构，如图2和图3所示，其硅基本体10的正面设有钝化层并嵌有芯片电极，钝化层开口露出芯片电极的上表面，上述钝化层、芯片电极、钝化层开口均未示出。
在所述硅基本体的上方设置再布线金属层Ⅰ14并设置若干个输入/输出端Ⅰ141，所述再布线金属层Ⅰ14与芯片电极固连，在所述输入/输出端Ⅰ141设置金属柱20，所述金属柱20的高度＞40微米。包封层40包裹金属柱20和再布线金属层Ⅰ14的裸露面以及硅基本体10的侧壁，并露出金属柱20的上表面。
在包封层40的上表面设置介电层50，并开设介电层开口501露出金属柱20的上表面。在介电层50的上表面设置再布线金属层Ⅱ30和输入/输出端Ⅱ31，所述再布线金属层Ⅱ30通过介电层开口501与金属柱20固连，所述输入/输出端Ⅱ31设置在金属柱20的垂直区域之外。
在所述输入/输出端Ⅱ31设置连接件60，所述连接件60为焊球、焊块或Ni/Au层焊盘结构、Cu/Sn层焊盘结构。连接件60呈陈列排布，如图3所示，为2*2的矩阵。所述保护层70填充再布线金属层Ⅱ30和介电层50的裸露面并露出连接件60的上表面。
所述包封层40于硅基本体10至介电层50的厚度H＞40微米，包封层40有很好的强度和厚度，有效的缓冲来自焊球的应力。
所述硅基本体10的背面直接设置背面保护层18。也可以在硅基本体10的背面先设置背面金属层16再设置背面保护层18。
本发明的半导体芯片封装结构，该介电层50具有与包封层40的包覆树脂和再布线金属层Ⅱ30很好的结合力，解决了再布线金属层Ⅱ30与包覆树脂直接结合黏附力差的问题。
本发明一种半导体芯片封装结构的封装方法，其实施步骤：
步骤一、如图4A和4B所示，提供硅基晶圆100，其正面有钝化层并嵌有芯片电极，在金属焊盘处设有钝化层开口露出芯片电极的上表面（上述钝化层、芯片电极、钝化层开口均未示出），并设有切割道107。一般地，在切割道107内若有无效的钝化层或金属焊盘，可用激光切割去除。通过干法刻蚀方法沿切割道107刻蚀硅基晶圆100形成沟槽109，沟槽109不穿透硅基晶圆100，硅基晶圆100的背面仍旧连接。亦可用刀片直接切割形成切割后的沟槽109。
步骤二、如图4C所示，在硅基晶圆100正面依次通过溅射、光刻、电镀制作再布线金属层Ⅰ14和输入/输出端Ⅰ141。根据需要可以多次布线，形成多层再布线。
步骤三、如图4D所示，在再布线金属层Ⅰ14是上表面依次通过溅射、光刻、电镀方式形成一定高度的金属柱20，所述金属柱20与输入/输出端Ⅰ141固连。该金属柱20的材质可为铜、锡、镍等金属，其高度大于40微米。该金属柱20将电信号从芯片电极通过再布线金属层Ⅰ14引出。
步骤四、如图4E所示，用包封料通过层压方式包封金属柱20、再布线金属层Ⅰ14和沟槽109以及硅基晶圆100的裸露部分，形成包封层40。
步骤五、研磨包封层40露出金属柱20的上表面。
步骤六、如图4F所示，在上述包封层40上覆盖介电层50，并形成介电层开口501，露出金属柱20的上表面。
步骤七、如图4G所示，在介电层50的上表面依次通过溅射、光刻、电镀形成再布线金属层Ⅱ30和输入/输出端Ⅱ31；所述再布线金属层Ⅱ30为多层再布线。
步骤八、如图4H所示，用保护层70通过层压方式保护再布线金属层Ⅱ30和介电层50的裸露部分，并形成保护层开口701露出输入/输出端Ⅱ31，在输入/输出端Ⅱ31形成焊球60，完成硅基晶圆100正面的包封工艺。
步骤九、如图4I所示，对硅基晶圆100背面进行研磨减薄，减薄至露出沟槽109的底部，并对减薄后的硅基晶圆100的背面用硝酸、氢氟酸这些强酸进行腐蚀，再用弱碱性清洁的方法，形成较利于背金层粘结紧密的背面预处理面13；
步骤十、如图4J和图4K所示，可以在背面预处理面13依次蒸镀若干层金属形成背面金属层16，之后再在背面金属层16的背面贴上背胶膜形成背面保护层18。也可以在背面预处理面13贴上背胶膜形成背面保护层18，以保护硅基晶圆100的背面，并加强可靠性。
步骤十一、如图4L所示，采用激光或刀片方式，进行切割形成单颗半导体芯片封装结构。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步地详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种半导体芯片的封装结构的封装方法，其实施步骤如下：
步骤一、提供硅基晶圆，其正面有钝化层并嵌有芯片电极，钝化层开口露出芯片电极的上表面，并设有切割道；
通过干法刻蚀方法沿切割道刻蚀硅基晶圆形成沟槽，沟槽不穿透硅基晶圆，硅基晶圆的背面仍旧连接，或用刀片直接切割形成沟槽；
步骤二、在硅基晶圆正面依次通过溅射、光刻、电镀制作再布线金属层Ⅰ和输入/输出端Ⅰ；
步骤三、在再布线金属层Ⅰ的上表面依次通过溅射、光刻、电镀方式形成高度大于40微米的金属柱，所述金属柱与输入/输出端Ⅰ固连；
步骤四、用包封料通过层压方式包封金属柱、再布线金属层Ⅰ和沟槽以及硅基晶圆的裸露部分，形成包封层；
步骤五、研磨包封层露出金属柱的上表面；
步骤六、在上述包封层上覆盖介电层，并形成介电层开口，露出金属柱的上表面；
步骤七、在介电层的上表面依次通过溅射、光刻、电镀形成再布线金属层Ⅱ和输入/输出端Ⅱ；
步骤八、用保护层通过层压方式保护再布线金属层Ⅱ和介电层的裸露部分，并形成保护层开口露出输入/输出端Ⅱ，在输入/输出端Ⅱ形成焊球，完成硅基晶圆正面的包封工艺；
步骤九、对硅基晶圆背面进行研磨减薄，减薄至露出沟槽的底部，并对减薄后的硅基晶圆的背面用硝酸、氢氟酸这些强酸进行腐蚀，再用弱碱性清洁的方法，形成较利于背面金属层粘结紧密的背面预处理面；
步骤十、在背面预处理面贴上背胶膜形成背面保护层；
步骤十一、进行切割形成单颗半导体芯片封装结构。
2.根据权利要求1所述的半导体芯片的封装结构的封装方法，其特征在于，所述再布线金属层Ⅰ为多层再布线。
3.根据权利要求1所述的半导体芯片的封装结构的封装方法，其特征在于，所述金属柱的材质为铜、锡、镍。
4.根据权利要求1所述的半导体芯片的封装结构的封装方法，其特征在于，在步骤十中，在背面预处理面依次蒸镀若干层金属形成背面金属层。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411597B (zh) * 2018-11-09 2024-03-15 江阴长电先进封装有限公司 一种声表面滤波芯片的封装结构及其封装方法
CN110421270B (zh) * 2019-06-26 2021-09-10 福建省福联集成电路有限公司 一种晶圆切割方法
CN112582284A (zh) * 2019-09-30 2021-03-30 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构及封装方法
CN112582287A (zh) * 2019-09-30 2021-03-30 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构及封装方法
CN112951791A (zh) * 2019-12-11 2021-06-11 江苏长电科技股份有限公司 堆叠式封装结构及封装方法
CN112490130A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 芯片封装方法、芯片封装结构及散热封装器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090160053A1 (en) * 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device
CN101552248B (zh) * 2008-03-31 2013-01-23 兆装微股份有限公司 半导体装置及其制造方法
KR101003678B1 (ko) * 2008-12-03 2010-12-23 삼성전기주식회사 웨이퍼 레벨 패키지와 그 제조방법 및 칩 재활용방법
CN104617050B (zh) * 2014-12-11 2017-08-11 通富微电子股份有限公司 晶圆级封装方法
CN104795380A (zh) * 2015-03-27 2015-07-22 江阴长电先进封装有限公司 一种三维封装结构
CN105225973A (zh) * 2015-11-05 2016-01-06 南通富士通微电子股份有限公司 封装方法
CN105304586A (zh) * 2015-11-20 2016-02-03 江阴长电先进封装有限公司 一种带有加强结构的芯片嵌入式封装结构及其封装方法
US10037961B2 (en) * 2016-05-17 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
CN207818561U (zh) * 2017-12-28 2018-09-04 江阴长电先进封装有限公司 一种半导体芯片的封装结构

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