CN111599698A - 半导体模块封装方法及半导体模块 - Google Patents
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Abstract
本申请提供一种半导体模块封装方法及半导体模块。该半导体模块封装方法包括：将芯片、被动件贴装于DBC板的第一导电金属层上；将所述DBC板贴装于载板上；通过包封层覆盖在整个所述载板上，对所述芯片、所述被动件以及所述DBC板进行塑封形成包封结构件；在所述包封结构件的第一表面形成再布线结构，所述芯片、所述被动件的焊脚均直接与所述再布线结构电连接。该半导体模块通过该半导体模块封装方法制得。本申请的半导体模块具有优异的散热效果，且具有体积小，结构紧凑，可靠性高的优势，适合小型轻量电子设备；相对于传统的引线键合封装方式，具有阻抗小，通流能力强的优势。
Description
技术领域
本申请涉及一种半导体技术领域，尤其涉及一种半导体模块封装方法及半导体模块。
背景技术
塑封式IPM模块(IntelligentPowerModule，智能功率模块)是将IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)芯片及其驱动电路、控制电路和过流、欠压、短路、过热等保护电路集成于一体的新型控制模块。
塑封式IPM模块是一种复杂、先进的功率模块，能自动实现过流、欠压、短路和过热等复杂保护功能，因而具有智能特征。同时它具有低成本、小型化、高可靠、易使用等优点，广泛应用于变频家电、逆变电源、工业控制等领域，社会效益和经济效益十分可观。
对于塑封式IPM模块来说，如图1所示，其内部通常设有DBC板30’和引线框架40’，通过将芯片11’及被动件12’固定在引线框架40’上制作封装结构，同时通过引线20’键合完成电气连接的功能，然后将封装结构固定在DBC板30’上，DBC板30’与引线框架40’之间是通过焊接的方式完成固定和电气连接的，最后通过引线框架40’的引脚41’实现外部电气连接。
但是，现有技术中的IPM模块由于需要引线框架而造成散热效果不佳、体积较大，而且由于通过引线互连封装结构内的电子元件以及引线框架，存在产出效率低、通流能力差的问题。
发明内容
本申请的一个方面提供半导体模块封装方法，其包括：
S1：将芯片、被动件贴装于DBC板的第一导电金属层上，所述芯片的背面朝向所述DBC板的第一导电金属层；
S2：将所述DBC板贴装于载板上，所述DBC板中与所述第一导电金属层相对设置的第二导电金属层朝向所述载板；
S3：通过包封层覆盖在整个所述载板上，对所述芯片、所述被动件以及所述DBC板进行塑封形成包封结构件；
S4：在所述包封结构件的第一表面形成再布线结构，所述芯片、所述被动件的焊脚均直接与所述再布线结构电连接。
可选的，所述包封结构件包括相对设置的所述第一表面和第二表面，所述第二表面朝向所述载板，在步骤S3中，包括：
对所述包封结构件的第一表面进行研磨，使所述被动件的焊脚露出于所述包封结构件的第一表面。
可选的，在步骤S4中，包括：
S41：在所述包封结构件的第一表面依次形成第一再布线层和导电凸柱，所述芯片、所述被动件的焊脚均与所述第一再布线层电连接；
S42：在所述第一再布线层以及露出的所述包封结构件的第一表面上形成第一介电层，并使所述导电凸柱远离所述第一再布线层的一端露出于所述第一介电层远离所述包封结构件的一表面。
可选的，在步骤S42中包括：
在所述第一再布线层、所述导电凸柱、以及露出的所述包封结构件的第一表面上形成第一介电层；
对所述第一介电层中远离所述包封结构件的一表面进行研磨，使所述导电凸柱远离所述第一再布线层的一端露出于所述第一介电层远离所述包封结构件的一表面。
可选的，在步骤S42之后，还包括：
S43：在所述第一介电层以及所述导电凸柱上形成第二再布线层；
S44：在所述第一介电层上形成第二介电层，并使所述第二再布线层远离所述导电凸柱的一端露出于所述第二介电层远离所述第一介电层的一表面露出。
在步骤S44中包括：
在所述第二再布线层以及露出的所述第一介电层上形成第二介电层；
对所述第二介电层中远离所述包封结构件的一表面进行研磨，使所述第二再布线层远离所述第一再布线层的一端露出于所述第二介电层远离所述包封结构件的一表面。
可选的，在步骤S4之后还包括：
S5：在所述再布线结构的远离所述包封结构件的一侧形成金属连接层，所述金属连接层与所述再布线结构直接连接。
可选的，在步骤S5之前，还包括：剥离所述载板；或者，
在步骤S5之后，还包括：剥离所述载板。
本申请的第二个方面提供一种半导体模块，其包括：
包封结构件，包括相对的第一表面和第二表面，且设有内凹的腔体，DBC板、芯片、被动件均位于所述腔体内，所述DBC板包括相对设置的第一导电金属层和第二导电金属层，所述芯片、所述被动件均固定于所述DBC板的第一导电金属层，所述DBC板的第二导电金属层露出于所述包封结构件的第二表面，所述芯片包括相对设置的正面和背面，所述芯片的正面朝向所述腔体的底部，所述被动件的焊脚朝向远离所述DBC板的方向；
再布线结构，对应于所述芯片的正面形成于所述包封结构件的第一表面，所述芯片、所述被动件均直接与所述再布线结构电连接。
可选的，所述半导体模块还包括金属连接层，所述金属连接层位于所述再布线结构远离所述包封结构件的一表面，且与所述再布线结构直接连接。
可选的，沿所述半导体模块的厚度方向，所述被动件的厚度不小于所述芯片的厚度；所述被动件的焊脚露出于所述包封结构件的第一表面。
可选的，所述再布线结构包括：
第一再布线层，形成于所述包封结构件的第一表面，所述芯片、所述被动件的焊脚均与所述第一再布线层电连接；
导电凸柱，形成于所述第一再布线层远离所述包封结构件的一侧；
第一介电层，形成于所述第一再布线层以及露出的所述包封结构件的第一表面上，且所述导电凸柱远离所述包封结构件的一端露出于所述第一介电层远离所述包封结构件的一表面。
可选的，所述再布线结构还包括：
第二再布线层，形成于所述第一介电层上，所述第二再布线层与所述导电凸柱电连接；
第二介电层，形成于所述第一介电层上，且所述第二再布线层远离所述导电凸柱的一端露出于所述第二介电层远离所述第一介电层的一表面露出。
本申请实施例提供的上述半导体模块封装方法及半导体模块，相对于现有技术，由于半导体模块中不需要引线框架，从而大大地缩小了半导体模块的整体体积以及产品成本，使半导体模块具有体积小、结构紧凑的优势，适合小型轻量电子设备；由于被动件的焊脚直接与再布线结构电连接，大大地减少了线路长度，从而减少了阻抗、增加了通流能力；通过DBC板和再布线结构实现双面散热；且由于无引线互连，能够减少阻抗、增加通流能力，布局更自由灵活；同时产品厚度自由可控，无需独立塑封模具，产品尺寸切换自由。
附图说明
图1为现有技术中的IPM模块的剖面图。
图2是根据本申请的实施例1提出的半导体模块封装方法的流程图。
图3(a)-图3(s)是根据本申请的实施例1提出的中半导体模块封装方法的工艺流程图。
图4是根据本申请的实施例1提出的利用上述半导体模块封装方法得到的半导体模块的结构示意图。
图5(a)-图5(j)是根据本申请的实施例2中半导体模块封装方法的工艺流程图。
图6是根据本申请的实施例2提供的利用上述半导体模块封装方法得到的半导体模块的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
实施例1
如图2、图3(a)-图3(s)以及图4所示，本申请提供一种半导体模块封装方法及半导体模块1。
图2是根据本实施例提出的半导体模块封装方法的流程图。如图2所示，所述半导体模块封装方法包括下述步骤：
步骤100：将芯片、被动件贴装于DBC板的第一导电金属层上，所述芯片的背面朝向所述DBC板的第一导电金属层，所述被动件的焊脚朝向远离所述DBC板的方向；
步骤200：将所述DBC板贴装于载板上，所述DBC板中与所述第一导电金属层相对设置的第二导电金属层朝向所述载板；
步骤300：通过包封层覆盖在整个所述载板上，对所述芯片、所述被动件以及所述DBC板进行塑封形成包封结构件；
步骤400：在所述包封结构件的第一表面形成再布线结构，所述芯片、所述被动件的焊脚均直接与所述再布线结构电连接；
步骤500：在所述再布线结构的远离所述包封结构件的一侧形成金属连接层，所述金属连接层与所述再布线结构直接连接。
本实施例的半导体模块封装方法，相对于现有技术，由于半导体模块1中不需要引线框架，从而大大地缩小了半导体模块1的整体体积以及产品成本，使半导体模块1具有体积小、结构紧凑的优势，适合小型轻量电子设备；由于被动件的焊脚直接与再布线结构电连接，大大地减少了线路长度，从而减少了阻抗、增加了通流能力；通过DBC板和再布线结构实现双面散热；且由于无引线互连，能够减少阻抗、增加通流能力，布局更自由灵活；同时产品厚度自由可控，无需独立塑封模具，产品尺寸切换自由。
在步骤100中，如图3(a)和图3(b)所示，将芯片11、被动件12贴装于DBC板14的第一导电金属层141上。其中，DBC板14包括依次叠设的第一导电金属层141、绝缘层143和第二导电金属层142，其中，第一导电金属层141和第二导电金属层142相对设置。第一导电金属层141为图形化金属层，第一导电金属层141由若干相互隔离的导电块组成。被动件12和芯片11分别位于不同的、相互隔离的导电块1411上。第一导电金属层141的具体图形对应于贴装在其上的电子元件的电气引出的需求设计。第一导电金属层141和第二导电金属层142可采用相同的材料，如铜等金属材料；绝缘层143的材料可以为陶瓷材料。
在步骤100中，具体包括：
如图3(a)所示，将芯片11通过胶层15贴装在DBC板14的第一导电金属层141的与芯片11相对应的导电块1411上，芯片11包括设有焊垫的正面(活性面)、以及相对于正面设置的背面，在本实施例中，芯片11的正面朝上，芯片11的背面朝向DBC板14，并通过胶层15贴装在DBC板14上；
如图3(b)所示，将被动件12的主体120通过胶层15贴装在DBC板14上的第一导电金属层141上，具体地，将被动件12的主体120通过胶层15贴装在DBC板14上的第一导电金属层141的与被动件12的主体120相对应的导电块1411上，被动件12的焊脚121朝向远离DBC板14的方向。
其中，胶层15的作用是粘结芯片11和DBC板14、以及被动件12和DBC板14，以将芯片11、被动件12固定在DBC板14上。在此对胶层15的材料不做进一步限定。
芯片11的数量可以是一个也可以是多个。被动件12的数量可以是一个也可以是多个，被动件12包括电容、电阻和电感中的一种或多种。芯片11的数量、被动件12的数量均根据设计要求可以调整。如图3(a)所示，芯片11的数量为2个，按照预定的排布位置放置在DBC板14上。
在步骤200中，如图3(c)所示，通过粘接层(图中未标示)将DBC板14贴装于载板2上，DBC板14的第二导电金属层142朝向载板2。
粘接层用以粘结DBC板14与载板2，粘接层可采用易剥离的材料，以便在后续工序中，将载板2和DBC板14剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。
在其他实施例中，粘接层可采用两层结构，热分离材料层和附着层，热分离材料层粘贴在载板2上，在加热时会失去黏性，进而能够从载板2上剥离下来，而附着层采用具有粘性的材料层，可以用于粘贴DBC板14。而DBC板14从载板2剥离开来后，可以通过化学清洗方式去除其上的附着层。在一实施例中，可通过层压、印刷等方式，在载板2上形成粘接层。
在步骤300中，如图3(d)所示，通过包封层16覆盖在整个载板2上，对芯片11、被动件12以及DBC板进行塑封形成包封结构件10。包封结构件10为一平板结构，接续在该平板结构上进行再布线和封装。
在本实施例中，包封层16可采用层压环氧树脂膜或Molding film(塑封膜)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
包封结构件10包括相对设置的第一表面10a和第二表面10b，其中，包封结构件10的第一表面10a对应于芯片11设有焊垫的正面，第二表面10b朝向载板2。
如图3(e)所示，在本步骤中，还包括对包封结构件10的第一表面10a进行研磨，以减薄包封结构件10的厚度，使被动件12的焊脚121露出于包封结构件10的第一表面10a。这样，一方面，方便使被动件12与后续形成的再布线结构20实现电连接；另一方面，通过减薄包封结构件10的方法能够进一步减小最终的半导体模块1的整体体积。
另外需要说明的是，沿半导体模块1的厚度方向T，导被动件12的厚度不小于芯片11的厚度，导被动件12的厚度是指导被动件12的整体厚度，即包括焊脚121在内的厚度，因此在减薄包封结构件10的厚度，使被动件12的焊脚121露出于包封结构件10的第一表面10a时，芯片11和被动件12的主体120仍均在包封层16中，而不会露出于包封结构件10的第一表面10a。
在步骤400中，在包封结构件10的第一表面10a形成再布线结构20，芯片11、被动件12均与再布线结构20电连接。具体地，包括：
步骤410：在包封结构件10的第一表面10a依次形成第一再布线层21和导电凸柱22，芯片11、被动件12的焊脚均与第一再布线层21电连接，具体地，芯片11的正面的焊垫与第一再布线层21电连接；
步骤420：在第一再布线层21以及露出的包封结构件10的第一表面10a上形成第一介电层23，并使导电凸柱22远离第一再布线层21的一端露出于第一介电层23远离包封结构件10的一表面。
第一再布线层21包括第一金属层211和第二金属层212，在步骤410中包括：
步骤411：如图3(f)所示，在包封结构件10的第一表面10a形成多个开口17，开口17位于芯片11的正上方，以露出芯片11的正面的焊垫；
步骤412：如图3(g)所示，在被动件12的焊脚121上、包封结构件10的第一表面10a上、以及开口17内溅射第一金属层211，第一金属层211与露出包封结构件10的第一表面10a的被动件12的焊脚121以及开口17中的芯片11的正面的焊垫均电连接；
步骤413：如图3(h)和图3(i)所示，在第一金属层211上形成第一感光膜41，并在第一感光膜41上形成多个第一感光膜开口411；
步骤414：如图3(j)所示，在第一感光膜开口411内填充导电介质形成第二金属层212；
步骤415：如图3(k)和图3(l)所示，在第一感光膜41以及第二金属层212上形成第二感光膜42，并在第二感光膜42上形成多个第二感光膜开口421；
步骤416：如图3(m)所示，在第二感光膜开口421内填充导电介质形成导电凸柱22；
步骤417：如图3(n)所示，将导电凸柱22两侧的第二感光膜42、第一感光膜41去除；并将位于第一感光膜41下方的第一金属层211均去除，如图3(o)所示。
在步骤420中包括：
步骤421：如图3(p)所示，在第一再布线层21、导电凸柱22、以及露出的包封结构件10的第一表面10a上形成第一介电层23；
步骤422：如图3(q)所示，对第一介电层23中远离包封结构件10的一表面进行研磨，使导电凸柱22远离第一再布线层21的一端露出于第一介电层23远离包封结构件10的一表面。
在完成上述形成再布线结构20的步骤后，已经完成封装，制成可以使用的半导体模块1。
在上述步骤中，第一介电层23可采用Molding film(塑封膜)的方式形成。第一金属层211的材料为钛，第二金属层212和导电凸柱22的材质均为铜。
由上可知，通过再布线结构20来实现芯片11正面和被动件12的电气引出、以及半导体模块1封装内部各电子元件(芯片11和被动件12)的电气连接，相对于现有技术中通过引线完成电气连接，再布线结构20需要的空间更小，特别是厚度方向的空间；并且，由于不用再将电气连接最后集中于引线框架的引脚引出，再布线结构20的布局更自由灵活。
具体地，芯片11的正面的电气引出，是通过芯片11的正面的焊垫直接与再布线结构20电连接实现的；被动件12的电气引出，是依次通过被动件12的焊脚121直接与再布线结构20电连接实现的。
在进入步骤500之前，如图3(r)所示，还包括剥离载板2，露出包封结构件10的第二表面10b。
由于载板2与DBC板之间具有粘接层为热分离膜，可以通过加热的方式，使得粘接层在遇热后降低黏性，进而剥离载板2。通过加热粘接层剥离载板2的方式，能够将在剥离过程中对DBC板的损害降至最低。在其他实施例中，也可直接机械的剥离载板2。
需要说明的是，剥离载板2的步骤也可以放在步骤500之后。特别是对于多个半导体模块1一起封装的情况，通过批量形成金属连接层，能够简略工序。而在多个半导体模块1一起封装的情况，完成形成金属连接层后，通过激光或机械切割方式将整个封装结构切割成多个半导体模块1。
在剥离载板2后，包封结构件10的第二表面10b露出有DBC板的第二导电金属层142，即半导体模块1的一面露出有DBC板，DBC板具有高导热特性，因此，半导体模块1在该面可以通过DBC板散热；而在半导体模块1相对的另一面，可以通过形成的再布线结构20中露出第一介电层23的导电凸柱22进行散热，从而实现了双面散热的效果。也就是说，通过双面布铜的方式实现半导体模块1的双面散热，所谓双面布铜在这里是指一侧是DBC板帮助芯片11的背面实现散热，一侧是再布线结构20(铜布线)帮助芯片11的正面实现散热。
在步骤500中，如图3(s)所示，在再布线结构20的预定位置刷上金属连接层60，以形成最终的半导体模块1。金属连接层60的作用类似于现有技术中的引线框架的引脚的作用，半导体模块1通过金属连接层60实现和外部的电气连接，并通过金属连接层60进行下一步安装。
具体地，金属连接层60位于导电凸柱22远离第一再布线层21的一侧，且与导电凸柱22直接连接。其中，金属连接层60的材料为锡，但不限于锡，也可以是镍金合金，或者其他金属。
在其他实施例中，也可以不包括步骤500，通过在待安装半导体模块1的其他模块(如PCB板)的表面形成金属连接层60，而通过对位将半导体模块1安装上去。在此情况下，如果是多个半导体模块1一起封装，在完成再布线结构20的封装后，通过激光或机械切割方式将整个封装结构切割成多个半导体模块1。
如图4所示，是根据本申请的实施例提供的利用上述半导体模块封装方法得到的半导体模块1的结构示意图。半导体模块1包括：包封结构件10、再布线结构20和金属连接层60。
包封结构件10包括相对的第一表面10a和第二表面10b，且设有内凹的腔体，DBC板、芯片11、被动件12均位于所述腔体内。
DBC板包括相对设置的第一导电金属层141和第二导电金属层142，具体地，DBC板包括依次叠设的第一导电金属层141、绝缘层143和第二导电金属层142。第一导电金属层141为图形化金属层，第一导电金属层141由若干相互隔离的导电块组成。第一导电金属层141的具体图形对应于贴装在其上的电子元件的电气引出的需求设计。第一导电金属层141和第二导电金属层142可采用相同的材料，如铜等金属材料；绝缘层143的材料可以为陶瓷材料。
芯片11、被动件12均固定于DBC板的第一导电金属层141上，具体地，被动件12和芯片11分别位于不同的、相互隔离的导电块上。
DBC板的第二导电金属层142露出于包封结构件10的第二表面10b。芯片11包括相对设置的正面和背面，芯片11的正面设有焊垫，为活性面。芯片11的正面朝向腔体的底部，被动件12的焊脚121朝向远离DBC板的方向，即，芯片11的正面和被动件12的焊脚121均朝向再布线结构20。
沿半导体模块1的厚度方向T，导被动件12的厚度不小于芯片11的厚度，导被动件12的厚度是指导被动件12的整体厚度，即，包括焊脚121在内的厚度。被动件12的焊脚121露出于包封结构件10的第一表面10a。以到达尽量减小包封结构件10的厚度的效果，从而减小半导体模块1的整体厚度。
再布线结构20对应于芯片11的正面形成于包封结构件10的第一表面10a，芯片11、被动件12均直接与再布线结构20电连接。芯片11通过芯片11的正面的焊垫与再布线结构20直接电连接，被动件12通过焊脚121与再布线结构20直接电连接。
再布线结构20包括：第一再布线层21，形成于包封结构件10的第一表面10a，芯片11、被动件12的焊脚均与第一再布线层21电连接；导电凸柱22，形成于第一再布线层21远离包封结构件10的一侧；第一介电层23，形成于第一再布线层21和导电凸柱22以及露出的包封结构件10的第一表面10a上，且导电凸柱22远离包封结构件10的一端露出于第一介电层23远离包封结构件10的一表面。具体地，芯片11的正面的焊垫与第一再布线层21电连接。
这样，通过再布线结构20来实现芯片11和被动件12的电气引出、以及半导体模块1封装内部各电子元件(芯片11和被动件12)的电气连接，相对于现有技术中通过引线完成电气连接，再布线结构20需要的空间更小，特别是厚度方向的空间；并且，由于不用再将电气连接最后集中于引线框架的引脚引出，再布线结构20的布局更自由灵活。
第一再布线层21包括由靠近包封结构件10至远离包封结构件10依次叠设第一金属层和第二金属层。
第一金属层的材料为钛，第二金属层和导电凸柱22的材质均为铜。
金属连接层60位于再布线结构20远离包封结构件10的一表面，且与再布线结构20直接连接。具体的，金属连接层60位于导电凸柱22远离第一再布线层21的一侧，且金属连接层60与导电凸柱22直接连接。
沿半导体模块1的厚度方向T，再布线结构20的正投影与包封结构件10的正投影重合，金属连接层60的正投影位于再布线结构20的正投影之内，从而相较于现有技术中的IPM模块，本实施例的半导体模块在水平方向的结构更紧凑，不存在沿水平方向设置的引线框架的引脚。
本实施例的半导体模块，相对于现有技术，由于半导体模块1中不需要引线框架，从而大大地缩小了半导体模块1的整体体积以及产品成本，使半导体模块1具有体积小、结构紧凑的优势，适合小型轻量电子设备；由于被动件的焊脚直接与再布线结构电连接，大大地减少了线路长度，从而减少了阻抗、增加了通流能力；通过DBC板和再布线结构实现双面散热；且由于无引线互连，能够减少阻抗、增加通流能力，布局更自由灵活；同时产品厚度自由可控，无需独立塑封模具，产品尺寸切换自由。
实施例2
本实施例的半导体模块封装方法的内容基本和实施例1中的半导体模块封装方法基本相同，其不同的之处在于，本实施例的半导体模块封装方法中的形成再布线结构的步骤中还包括形成第二再布线层和第二介电层。
具体地，如图5(a)-图5(j)所示，本实施例的半导体模块封装方法在步骤420之后，还包括：
步骤430：在所述第一介电层以及所述导电凸柱上形成第二再布线层；
步骤440：在所述第一介电层上形成第二介电层，并使所述第二再布线层远离所述导电凸柱的一端露出于所述第二介电层远离所述第一介电层的一表面露出。
第二再布线层24包括第三金属层241和第四金属层242，在步骤430中包括：
步骤431：如图5(a)所示，在第一介电层23以及导电凸柱22上溅射第三金属层241；
步骤432：如图5(b)和图5(c)所示，在第三金属层241上形成第三感光膜43，并在第三感光膜43上形成多个第三感光膜开口431；
步骤433：如图5(d)所示，在第三感光膜开口431内填充导电介质形成第四金属层242；
步骤434：如图5(e)所示，将第四金属层242两侧的第三感光膜43去除；并将位于第三感光膜43下方的第三金属层241均去除，如图5(f)所示。
在步骤440中包括：
步骤441：如图5(g)所示，在第二再布线层24以及露出的第一介电层23上形成第二介电层25；
步骤442：如图5(h)所示，对第二介电层25中远离包封结构件10的一表面进行研磨，使第二再布线层24远离第一再布线层21的一端露出于第二介电层25远离包封结构件10的一表面。
在上述步骤中，第二介电层25可采用Molding film(塑封膜)的方式形成。第三金属层241的材料为钛，第四金属层242的材质为铜。
在其他实施例中，在形成再布线结构20的步骤中还可以包括形成第三再布线层或更多层在布线结构层、以及更多的介电层，可以根据设计要求进行调整。
同实施例1中关于剥离载板2的步骤一样，在进入步骤500之前，如图5(i)所示，还包括剥离载板2，露出包封结构件10的第二表面10b。
在剥离载板2后，包封结构件10的第二表面10b露出有DBC板的第二导电金属层142，即半导体模块1的一面露出有DBC板，DBC板具有高导热特性，因此，半导体模块1在该面可以通过DBC板散热；而在半导体模块1相对的另一面，可以通过形成的再布线结构20中露出第二介电层25的第二再布线层24进行散热，从而实现了双面散热的效果。需要说明的是，由于第二再布线层24不仅包括位于导电凸柱22上方的第一部分243，还包括位于第一介质层23上方的第二部分244，因此，可以通过第一部分243以及第二部分244同时进行散热，散热面积更大，散热效果更好。
同样，剥离载板2的步骤也可以放在步骤500之后。
在本实施例中，在步骤500中，如图5(j)所示，在再布线结构20的预定位置刷上金属连接层60，以形成最终的半导体模块1。金属连接层60的作用类似于现有技术中的引线框架的引脚的作用，半导体模块1通过金属连接层60实现和外部的电气连接，并通过金属连接层60进行下一步安装。
具体地，金属连接层60位于第二再布线层24远离导电凸柱22的一侧，且与第二再布线层24直接连接。其中，金属连接层60的材料为锡，但不限于锡，也可以是镍金合金，或者其他金属。
在其他实施例中，也可以不包括步骤500，通过在待安装半导体模块1的其他模块(如PCB板)的表面形成金属连接层60，而通过对位将半导体模块1安装上去。
如图6所示，是根据本申请的实施例提供的利用上述半导体模块封装方法得到的半导体模块1的结构示意图。半导体模块1包括：包封结构件10、再布线结构20和金属连接层60。本实施例中的半导体模块1的结构基本与实施例1中的相同，其不同之处在于，本实施例中的半导体模块1的再布线结构20还包括第二再布线层24和第二介电层25。
第二再布线层24形成于所述第一介电层23上，第二再布线层24与导电凸柱22电连接。
第二介电层25形成于第一介电层23上，且第二再布线层24远离导电凸柱22的一端露出于二介电层25远离所述第一介电层23的一表面露出。
第二再布线层24包括由靠近包封结构件10至远离包封结构件10依次叠设第三金属层和第四金属层。
第三金属层的材料为钛，第四金属层的材质为铜。
金属连接层60位于再布线结构20远离包封结构件10的一表面，且与再布线结构20直接连接。具体的，金属连接层60位于第二再布线层24远离导电凸柱22的一侧，且金属连接层60与第二再布线层24直接连接。
在其他实施例中，再布线结构20还可以包括第三再布线层或更多层在布线结构层、以及更多的介电层，可以根据设计要求进行调整。
在本申请中，所述结构实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。
Claims (13)
1.一种半导体模块封装方法，其特征在于，其包括：
S1：将芯片、被动件贴装于DBC板的第一导电金属层上，所述芯片的背面朝向所述DBC板的第一导电金属层；
S2：将所述DBC板贴装于载板上，所述DBC板中与所述第一导电金属层相对设置的第二导电金属层朝向所述载板；
S3：通过包封层覆盖在整个所述载板上，对所述芯片、所述被动件以及所述DBC板进行塑封形成包封结构件；
S4：在所述包封结构件的第一表面形成再布线结构，所述芯片、所述被动件的焊脚均直接与所述再布线结构电连接。
2.如权利要求1所述的半导体模块封装方法，其特征在于，所述包封结构件包括相对设置的所述第一表面和第二表面，所述第二表面朝向所述载板，在步骤S3中，包括：
对所述包封结构件的第一表面进行研磨，使所述被动件的焊脚露出于所述包封结构件的第一表面。
3.如权利要求1所述的半导体模块封装方法，其特征在于，在步骤S4中，包括：
S41：在所述包封结构件的第一表面依次形成第一再布线层和导电凸柱，所述芯片、所述被动件的焊脚均与所述第一再布线层电连接；
S42：在所述第一再布线层以及露出的所述包封结构件的第一表面上形成第一介电层，并使所述导电凸柱远离所述第一再布线层的一端露出于所述第一介电层远离所述包封结构件的一表面。
4.如权利要求3所述的半导体模块封装方法，其特征在于，其特征在于，在步骤S42中包括：
在所述第一再布线层、所述导电凸柱、以及露出的所述包封结构件的第一表面上形成第一介电层；
对所述第一介电层中远离所述包封结构件的一表面进行研磨，使所述导电凸柱远离所述第一再布线层的一端露出于所述第一介电层远离所述包封结构件的一表面。
5.如权利要求3所述的半导体模块封装方法，其特征在于，其特征在于，在步骤S42之后，还包括：
S43：在所述第一介电层以及所述导电凸柱上形成第二再布线层；
S44：在所述第一介电层上形成第二介电层，并使所述第二再布线层远离所述导电凸柱的一端露出于所述第二介电层远离所述第一介电层的一表面露出。
6.如权利要求5所述的半导体模块封装方法，其特征在于，在步骤S44中包括：
在所述第二再布线层以及露出的所述第一介电层上形成第二介电层；
对所述第二介电层中远离所述包封结构件的一表面进行研磨，使所述第二再布线层远离所述第一再布线层的一端露出于所述第二介电层远离所述包封结构件的一表面。
7.如权利要求1所述的半导体模块封装方法，其特征在于，在步骤S4之后还包括：
S5：在所述再布线结构的远离所述包封结构件的一侧形成金属连接层，所述金属连接层与所述再布线结构直接连接。
8.如权利要求7所述的半导体模块封装方法，其特征在于，在步骤S5之前，还包括：剥离所述载板；或者，
在步骤S5之后，还包括：剥离所述载板。
9.一种半导体模块，其特征在于，其包括：
包封结构件，包括相对的第一表面和第二表面，且设有内凹的腔体，DBC板、芯片、被动件均位于所述腔体内，所述DBC板包括相对设置的第一导电金属层和第二导电金属层，所述芯片、所述被动件均固定于所述DBC板的第一导电金属层，所述DBC板的第二导电金属层露出于所述包封结构件的第二表面，所述芯片包括相对设置的正面和背面，所述芯片的正面朝向所述腔体的底部，所述被动件的焊脚朝向远离所述DBC板的方向；
再布线结构，对应于所述芯片的正面形成于所述包封结构件的第一表面，所述芯片、所述被动件均直接与所述再布线结构电连接。
10.如权利要求9所述的半导体模块，其特征在于，所述半导体模块还包括金属连接层，所述金属连接层位于所述再布线结构远离所述包封结构件的一表面，且与所述再布线结构直接连接。
11.如权利要求9所述的半导体模块，其特征在于，沿所述半导体模块的厚度方向，所述被动件的厚度不小于所述芯片的厚度；所述被动件的焊脚露出于所述包封结构件的第一表面。
12.如权利要求9所述的半导体模块，其特征在于，所述再布线结构包括：
第一再布线层，形成于所述包封结构件的第一表面，所述芯片、所述被动件的焊脚均与所述第一再布线层电连接；
导电凸柱，形成于所述第一再布线层远离所述包封结构件的一侧；
第一介电层，形成于所述第一再布线层以及露出的所述包封结构件的第一表面上，且所述导电凸柱远离所述包封结构件的一端露出于所述第一介电层远离所述包封结构件的一表面。
13.如权利要求12所述的半导体模块，其特征在于，所述再布线结构还包括：
第二再布线层，形成于所述第一介电层上，所述第二再布线层与所述导电凸柱电连接；
第二介电层，形成于所述第一介电层上，且所述第二再布线层远离所述导电凸柱的一端露出于所述第二介电层远离所述第一介电层的一表面露出。
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|---|---|---|---|---|
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104217967A (zh) * | 2013-05-31 | 2014-12-17 | 宏启胜精密电子(秦皇岛)有限公司 | 半导体器件及其制作方法 |
| CN105006453A (zh) * | 2014-04-17 | 2015-10-28 | 台达电子国际（新加坡）私人有限公司 | 封装结构 |
| CN110400780A (zh) * | 2019-07-23 | 2019-11-01 | 杭州晶通科技有限公司 | 一种采用金属导电柱的扇出型堆叠封装结构及其制备方法 |
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2020
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104217967A (zh) * | 2013-05-31 | 2014-12-17 | 宏启胜精密电子(秦皇岛)有限公司 | 半导体器件及其制作方法 |
| CN105006453A (zh) * | 2014-04-17 | 2015-10-28 | 台达电子国际（新加坡）私人有限公司 | 封装结构 |
| CN110400780A (zh) * | 2019-07-23 | 2019-11-01 | 杭州晶通科技有限公司 | 一种采用金属导电柱的扇出型堆叠封装结构及其制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115206958A (zh) * | 2022-09-16 | 2022-10-18 | 四川奥库科技有限公司 | 一种基于dbc/dpc基板和引线框架的ipm封装系统及方法 |
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