CN111627934B - 主动阵列基板及其制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 57
- 229920002120 photoresistant polymer Polymers 0.000 claims description 49
- 238000000059 patterning Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 79
- 239000000463 material Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101000805729 Homo sapiens V-type proton ATPase 116 kDa subunit a 1 Proteins 0.000 description 3
- 101000854879 Homo sapiens V-type proton ATPase 116 kDa subunit a 2 Proteins 0.000 description 3
- 101000854873 Homo sapiens V-type proton ATPase 116 kDa subunit a 4 Proteins 0.000 description 3
- 102100020737 V-type proton ATPase 116 kDa subunit a 4 Human genes 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种主动阵列基板及其制造方法，主动阵列基板包括基板、第一及第二栅极驱动器、绝缘层、多个第一及第二电极图案。基板具有显示区及周边区。周边区包括驱动电路区。第一栅极驱动器位于驱动电路区并包括多个第一移位暂存器，第二栅极驱动器位于驱动电路区并包括多个第二移位暂存器。绝缘层具有多个接触洞。第一电极图案各具有位于对应的各接触洞中的桥接部与位于接触洞外且与桥接部连接的延伸部。各第一移位暂存器的第一导电图案通过对应的第一电极图案电性连接至另一第一移位暂存器的第一导电图案。第二电极图案沿着绝缘层的顶面延伸。
Description
技术领域
本发明涉及一种主动阵列基板及其制造方法，且特别涉及一种具有窄边框的主动阵列基板及其制造方法。
背景技术
为了实现窄边框的面板，目前已发展出栅极驱动电路基板(Gate driver onArray，GOA)技术。而面板的发展方向之一是以大尺寸为目标，面板的显示区域会以重复曝光来节省掩模的费用。一般而言，GOA制作于面板的左右二侧，然而，当需要使面板的左右二侧的边框进一步窄化的话会因GOA而受限。若将GOA移到面板的上侧，则由于显示区域是以重复曝光的方式来制作，会使得GOA电路无法断开而短路。
发明内容
本发明提供一种主动阵列基板及其制造方法，使以接曝方法所制作的第一栅极驱动器及第二栅极驱动器可正常操作。
本发明提供一种主动阵列基板，所述主动阵列基板包括基板、第一栅极驱动器、第二栅极驱动器、绝缘层、多个第一电极图案以及多个第二电极图案。基板具有显示区及周边区，周边区位于显示区的一侧且包括驱动电路区，且基板具有法线方向。第一栅极驱动器位于驱动电路区并包括多个第一移位暂存器，各第一移位暂存器包括第一导电图案。第二栅极驱动器位于驱动电路区且相邻于第一栅极驱动器。第二栅极驱动器包括多个第二移位暂存器，各第二移位暂存器包括第二导电图案。绝缘层位于第一导电图案及第二导电图案上并具有多个接触洞。第一电极图案各具有位于对应的各接触洞中的桥接部与位于接触洞外且与桥接部连接的延伸部。各第一移位暂存器的第一导电图案通过对应的第一电极图案电性连接至另一第一移位暂存器的第一导电图案，且各第二移位暂存器的第二导电图案通过对应的第一电极图案电性连接至另一第二移位暂存器的第二导电图案。第二电极图案沿着绝缘层的顶面延伸。
在本发明的一实施例中，上述的第二电极图案于法线方向上部分重叠于相邻的第一导电图案的末端与第二导电图案的末端。
在本发明的一实施例中，上述各第一电极图案于法线方向上部分重叠于第一导电图案的末端及另一相邻的第一导电图案的末端，且各第一电极图案于法线方向上部分重叠于第二导电图案的末端及另一相邻的第二导电图案的末端。
在本发明的一实施例中，上述的第二电极图案不接触相邻的第一导电图案的末端与第二导电图案的末端。
在本发明的一实施例中，上述的第二电极图案于法线方向上不重叠于接触洞。
在本发明的一实施例中，上述的周边区还包括接合区，驱动电路区位于接合区及显示区之间，且主动阵列基板还包括位于接合区的源极驱动器。
本发明一实施例的主动元件基板的制造方法包括下列步骤。形成第一导电层于基板上。图案化第一导电层，以形成第一栅极驱动器所属的间隔开的多个第一导电图案以及第二栅极驱动器所属的间隔开的多个第二导电图案，各第一导电图案对应第一栅极驱动器的多个第一移位暂存器的其中之一，且各第二导电图案对应第二栅极驱动器的多个第二移位暂存器的其中之一。形成绝缘层于第一导电图案及第二导电图案上。图案化绝缘层，以形成多个接触洞，接触洞暴露出第一导电图案及第二导电图案。形成第二导电层于绝缘层上。图案化第二导电层，以形成多个第一电极图案及多个第二电极图案。第一电极图案各具有位于对应的各接触洞中的桥接部与位于接触洞外且与桥接部连接的延伸部，各第一移位暂存器的第一导电图案通过对应的第一电极图案电性连接至另一第一移位暂存器的第一导电图案。第二电极图案沿着绝缘层的顶面延伸，各第二移位暂存器的第二导电图案通过对应的第一电极图案电性连接至另一第二移位暂存器的第二导电图案。
在本发明的一实施例中，上述的图案化第一导电层的步骤包括以下步骤。形成光刻胶层于第一导电层上。利用第一掩模对光刻胶层进行第一次曝光工艺。移动第一掩模，并利用第一掩模对光刻胶层进行第二次曝光工艺，第一掩模在第一次曝光工艺时在基板的投影面积部分重叠于第一掩模在第二次曝光工艺时在基板的投影面积。
在本发明的一实施例中，上述的图案化第一导电层的步骤还包括。在第二次曝光工艺之后，按序进行显影工艺及蚀刻工艺，以同时形成第一导电图案以及第二导电图案。
在本发明的一实施例中，上述的图案化绝缘层的步骤包括以下步骤。形成光刻胶层于绝缘层上。利用第二掩模对第一导电图案上的光刻胶层进行曝光。移动第二掩模至第二导电图案上，并利用第二掩模对第二导电图案上的光刻胶层进行曝光。按序进行显影工艺及蚀刻工艺，以在绝缘层中形成接触洞。
基于上述，在本发明一实施例的主动阵列基板及其制造方法中。由于源极驱动电路与第一栅极驱动器、第二栅极驱动器的位置是位于主动阵列基板的同一侧，因此可以使主动阵列基板的其他三侧设计成窄边框。各第一移位暂存器的第一导电图案通过对应的第一电极图案电性连接至另一第一移位暂存器的第一导电图案，且各第二移位暂存器的第二导电图案通过对应的第一电极图案电性连接至另一第二移位暂存器的第二导电图案。第二电极图案沿着绝缘层的顶面延伸。以接曝方法图案化第一导电层，以同时形成第一栅极驱动器所属的间隔开的多个第一导电图案以及第二栅极驱动器所属的间隔开的多个第二导电图案，因此可以降低掩模成本并制作大面积的第一栅极驱动器及第二栅极驱动器，以提供大尺寸的主动阵列基板。并且，通过控制绝缘层的接触洞的位置，可以使各第一移位暂存器的第一导电图案与相邻的第一移位暂存器的第一导电图案电性连接，使各第二移位暂存器的第二导电图案与相邻的第二移位暂存器的第二导电图案电性连接，并使相邻的第一移位暂存器的第一导电图案的末端及第二移位暂存器的第二导电图案的末端不电性连接，因此，使以接曝方法所制作的第一栅极驱动器及第二栅极驱动器可正常操作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本公开的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。
图1A为依照本发明一实施例的多个掩模叠加在基板的俯视图。
图1B为依照本发明一实施例的主动阵列基板的制造方法的剖面示意图。
图2、图3A、图4A、图5A、图8A、图9A、图10为依照本发明一实施例的主动阵列基板的制造方法的俯视图。
图3B、图4B、图5B、图6、图7、图8B、图9B、图11、图12及图13为依照本发明一实施例的主动阵列基板的制造方法的剖面示意图。
图14为依照图1B至图13的制造方法所制作的主动阵列基板的俯视图。
图15A为依照本发明一实施例的第一栅极驱动器及第二栅极驱动器的电路方框示意图。
图15B为依照本发明一实施例的第一栅极驱动器及第二栅极驱动器的操作波形图。
附图标记说明：
10...主动阵列基板
100...基板
100a...显示区
100b...周边区
102...第一导电层
104...掩模
106...掩模
108...第一栅极驱动器
110、110a...第一导电图案
112...第二栅极驱动器
114、114a...第二导电图案
116...第一掩模
118...绝缘层
120...第二掩模
120a...第二掩模
124...第一电极图案
124A...桥接部
124B...延伸部
126...第二电极图案
128...源极驱动器
A1、A2、A3、A4、A5...区域
AA1、AA2...重叠区
B1、B2...区域
C...电容器
D1...方向
DL...数据线
E1、E2、E3...区域
F1、F1a...末端
F2、F2a...末端
F3、F3a...末端
F4、F4a...末端
Gclk...时钟信号
Gn、Gm...输出端
I-I’...剖线
J-J’...剖线
K-K’...剖线
L...中心线
O...显示元件
PR1、PR2...光刻胶层
PR1a、PR2a...曝光光刻胶
PR1b...重复曝光光刻胶
PX...像素单元
SL...扫描线
SR1、SR1a...第一移位暂存器
SR2、SR2a...第二移位暂存器
STV1、STV2...起动脉冲
T...主动元件
R1...驱动电路区
R2...接合区
TH...接触洞
UV1...第一次曝光工艺
UV2...第二次曝光工艺
UV3...第三次曝光工艺
UV4...曝光
UV5...曝光
VGH...栅极高电压
VGL...栅极低电压
具体实施方式
图1A为依照本发明一实施例的多个掩模叠加在基板100的俯视图。请参照图1A，为了方便描述，图中示出了方向D1及中心线L，主动阵列基板10具有基板100。基板100的材料例如是玻璃或塑胶等无机或有机的透明材料。基板100沿着方向D1由左至右至少可具有五个区域A1、A2、A3、A4及A5。区域A1位于最左侧，区域A5位于最右侧。中心线L通过区域A3。区域A2、区域A3及区域A4的面积相同。区域A2和区域A3具有重叠区AA1，区域A3和区域A4具有重叠区AA2。剖线I-I’的位置部分落在重叠区AA1，且剖线K-K’的位置部分落在重叠区AA2。重叠区AA1及重叠区AA2在接下来的制造过程中会被重复曝光。
基板100的各区域A1、A2、A3、A4及A5分别对应曝光源所发出的光线穿过掩模后于基板100上形成的投影位置。举例而言，曝光源所发出的光线穿过掩模104后于基板100上形成的投影位置落在区域A1。曝光源所发出的光线穿过掩模106后于基板100上形成的投影位置落在区域A5。曝光源所发出的光线穿过第一掩模116后于基板100上形成的投影位置落在区域A2、区域A3及区域A4。在下文中，将详细地描述。
图1B为依照本发明一实施例的主动阵列基板10的制造方法的剖面示意图，且图1B的剖面位置对应至图1A的剖线I-I’、剖线J-J’及剖线K-K’的位置。首先，整面地形成第一导电层102于基板100上。接着，形成光刻胶层PR1于第一导电层102上。光刻胶层PR1的形成方法例如是旋转涂布法。在本实施例中，光刻胶层PR1的材料包括光敏材料。
接着，参照图2，利用掩模104及掩模106分别对区域A1及区域A5曝光。接着，如图3A至图6所示，以接曝方法图案化第一导电层102，以同时形成第一栅极驱动器108所属的多个第一移位暂存器SR1(见图13及图14)的各第一导电图案110以及第二栅极驱动器112所属的多个第二移位暂存器SR2(见图13及图14)的各第二导电图案114。在下文中，将详细地描述以接曝方法图案化第一导电层102所包括的步骤。为了清楚地说明，在图2、图3A、图4A及图5A中省略示出光刻胶层PR1。
请先参照图3A及图3B，提供第一掩模116于光刻胶层PR1上。并利用第一掩模116对光刻胶层PR1进行第一次曝光工艺UV1，使光刻胶层PR1包括多个曝光光刻胶PR1a。详言之，利用第一掩模116对位于区域A2的光刻胶层PR1进行第一次曝光工艺UV1。曝光源所发出的光线穿过第一掩模116后于基板100上形成的投影位置落在区域A2。需注意的是，区域A2包括区域A2和区域A3的重叠区AA1。
接着，请参照图4A及图4B，沿方向D1移动第一掩模116，并利用第一掩模116对光刻胶层PR1进行第二次曝光工艺UV2，使光刻胶层PR1包括多个曝光光刻胶PR1a及重复曝光光刻胶PR1b，其中重复曝光光刻胶PR1b位于重叠区AA1。详言之，利用第一掩模116对位于区域A3的光刻胶层PR1进行第二次曝光工艺UV2，曝光源所发出的光线穿过第一掩模116后于基板100上形成的投影位置落在区域A3。需注意的是，区域A3包括区域A2和区域A3的重叠区AA1以及区域A3和区域A4的重叠区AA2，位于重叠区AA1的重复曝光光刻胶PR1b受到第一次曝光工艺UV1(见图3B)及第二次曝光工艺UV2的曝光。
接着，请参照图5A及图5B，继续沿方向D1移动第一掩模116，并利用第一掩模116对光刻胶层PR1进行第三次曝光工艺UV3，使光刻胶层PR1包括多个曝光光刻胶PR1a及重复曝光光刻胶PR1b，其中重复曝光光刻胶PR1b位于重叠区AA2。详言之，利用第一掩模116对位于区域A4的光刻胶层PR1进行第三次曝光工艺UV3，曝光源所发出的光线穿过第一掩模116后于基板100上形成的投影位置落在区域A4。需注意的是，区域A4包括区域A3和区域A3的重叠区AA2，位于重叠区AA2的重复曝光光刻胶PR1b受到第二次曝光工艺UV2(见图4B)及第三次曝光工艺UV3的曝光。
接着，请参照图6，在第三次曝光工艺UV3之后，按序进行显影工艺及蚀刻工艺，以同时形成间隔开的第一导电图案110、110a以及间隔开的第二导电图案114、114a。其中第一导电图案110、110a位于中心线L的左侧，第二导电图案114、114a位于中心线L的右侧。第一导电图案110a及第二导电图案114a最靠近中心线L且相邻。各第一导电图案110、110a对应第一栅极驱动器108的多个第一移位暂存器SR1(见图13及图14)的其中之一，且各第二导电图案114、114a对应第二栅极驱动器112的多个第二移位暂存器SR2(见图13及图14)的其中之一。第一导电图案110a对应第一栅极驱动器108所属的最后一个第一移位暂存器SR1a(见图13及图14)，且第二导电图案114a对应第二栅极驱动器112所属的第一个第二移位暂存器SR2a(见图13及图14)。
第一导电图案110、110a由同一道掩模接曝制作而成，因此各第一导电图案110、110a具有相同的图案。第二导电图案114、114a由同一道掩模接曝制作而成，因此各第二导电图案114、114a具有相同的图案。并且，第一导电图案110、110a及第二导电图案114、114a是由同一道掩模接曝制作而成，因此第一导电图案110、110a及第二导电图案114、114a具有相同图案。在上述的配置下，由于第一栅极驱动器108所属的第一移位暂存器SR1(见图13及图14)的第一导电图案110、110a及第二栅极驱动器112所属的第二移位暂存器SR2(见图13及图14)的第二导电图案114、114a可通过同一道掩模接曝制作而成，因此可以降低掩模成本并制作大面积的第一栅极驱动器108及第二栅极驱动器112(见图14)，以提供大尺寸的主动阵列基板10。
请参照图7，形成绝缘层118于第一导电图案110、110a及第二导电图案114、114a上。绝缘层118的材质可包括无机材料、有机材料或其组合，其中无机材料例如是(但不限于)：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层；有机材料例如是(但不限于)：聚酰亚胺是树脂、环氧是树脂或亚克力是树脂等高分子材料。在本实施方式中，绝缘层118为单一膜层，但本发明并不限于此。在其他实施例中，绝缘层118也可以由多个膜层堆叠而成。另外，在本实施例中，绝缘层118的形成方法可包括物理气相沉积法或化学气相沉积法。接着，形成光刻胶层PR2于绝缘层118上。光刻胶层PR2的形成方法例如是旋转涂布法。在本实施例中，光刻胶层PR2的材料包括光敏材料。
接着，如图8A至图9B所示，图案化绝缘层118，以形成多个接触洞TH。在下文中，将详细地描述图案化绝缘层118所包括的步骤。请先参照图8A及图8B，基板100的区域A2、区域A3及区域A4(见图1A)于此分为位于中心线L左右侧的具有相同面积的区域B1及区域B2，区域B1不重叠区域B2。提供第二掩模120于光刻胶层PR2上，并利用第二掩模120对光刻胶层PR2进行曝光UV4，使光刻胶层PR2包括多个曝光光刻胶PR2a。详言之，曝光源所发出的光线穿过第二掩模120后于基板100上形成的投影位置落在区域B1。
接着，请参照图9A及图9B，沿方向D1移动第二掩模120，并利用第二掩模120对光刻胶层PR2进行曝光UV5，使光刻胶层PR2包括多个曝光光刻胶PR2a。详言之，曝光源所发出的光线穿过第二掩模120后于基板100上形成的投影位置落在区域B2。第二掩模120在曝光UV5时在基板100的投影面积(即区域B2)无重叠于第二掩模120在曝光UV4时在基板100的投影面积(即区域B1)。于其他实施例中，基板100的区域A2、区域A3及区域A4(见图1A)可分为三个具有相同面积的区域E1、区域E2及区域E3(见图10)，并利用第二掩模120a按序沿方向D1对位于区域E1、区域E2及区域E3的光刻胶层PR2进行曝光，以形成曝光光刻胶PR2a。
接着，请参照图11，在曝光UV5后，按序进行显影工艺及蚀刻工艺，以形成位于绝缘层118中的多个接触洞TH。于本实施例中，接触洞TH同时形成于区域B1及区域B2。应当理解的是，若利用第二掩模120a对位于区域E1、区域E2及区域E3的光刻胶层PR2曝光，接触洞TH则同时形成于区域E1、区域E2及区域E3(见图10)。第一导电图案110具有末端F1及末端F2，第一导电图案110a具有末端F1a及末端F2a。第二导电图案114具有末端F3及末端F4，第二导电图案114a具有末端F3a及末端F4a。第一导电图案110a的末端F2a与第二导电图案114a的末端F3a相邻。接触洞TH暴露出第一导电图案110的末端F1、F2及第一导电图案110a的末端F1a，且接触洞TH暴露出第二导电图案114的末端F3、F4及第二导电图案114a的末端F4a。接触洞TH不暴露相邻的第一导电图案110a的末端F2a及第二导电图案114a的末端F3a。换句话说，接触洞TH在基板100的法线方向上不重叠于相邻的第一导电图案110a的末端F2a及第二导电图案114a的末端F3a。于本实施例中，第二掩模120(见图8A及图9A)的面积足够大，因此无须以接曝方法制作接触洞TH。
请参照图12，形成第二导电层122于绝缘层118上。接着图案化第二导电层122，以形成多个第一电极图案124及多个第二电极图案126。其中第一导电图案110、110a与位于中心线L左侧的第一电极图案124构成第一移位暂存器SR1、SR1a，第二导电图案114、114a与位于中心线L右侧的第一电极图案124构成第二移位暂存器SR2、SR2a，如图13所示。
图14为依照图2至图13的制造方法所制作的主动阵列基板10的俯视图。请一并参照图12及图13，第一电极图案124各具有位于对应的各接触洞TH中的桥接部124A与位于接触洞TH外且与桥接部124A连接的延伸部124B，各第一移位暂存器SR1(包含第一移位暂存器SR1a)的第一导电图案110、110a通过对应的第一电极图案124电性连接至另一第一移位暂存器SR1的第一导电图案110。第二电极图案126沿着绝缘层118的顶面延伸，且第二电极图案126在基板100的法线方向上重叠于相邻的第一导电图案110a的末端F2a及第二导电图案114a的末端F3a，各第二移位暂存器SR2(包含第二移位暂存器SR2a)的第二导电图案114、114a通过对应的第一电极图案124电性连接至另一第二移位暂存器SR2(见图14)的第二导电图案114。
其中为了方便说明，图14中示出了剖线I-I’、剖线J-J’及剖线K-K’的位置。主动阵列基板10包括基板100、第一栅极驱动器108、第二栅极驱动器112、绝缘层118、多个第一电极图案124以及多个第二电极图案126。基板100具有显示区100a及周边区100b，周边区100b位于显示区100a的一侧且包括驱动电路区R1。
至少一个像素单元PX可包括主动元件T及显示元件O，其中主动元件T与显示元件O电性连接。另外，每一像素单元PX还包括电容器C，其中电容器C与主动元件T及显示元件O电性连接。在本实施例中，每一像素单元PX是以1T1C的架构为范例来说明，但并非用以限制本发明，本发明不限每一像素单元PX内的主动元件T与电容器C的个数。在其他实施例中，每一像素单元PX也可以是2T1C的架构、3T1C的架构、3T2C的架构、4T1C的架构、4T2C的架构、5T1C的架构、5T2C的架构、6T1C的架构、或6T2C的架构、7T2C的架构或是任何可能的架构。
在本发明的一实施例中，周边区100b还包括接合区R2，驱动电路区R1位于接合区R2及显示区100a之间，且主动阵列基板10还包括位于接合区R2的源极驱动器128。主动元件T的一端耦接至数据线DL以接收源极驱动器128所提供的数据信号。主动元件T的另一端耦接至电容器C，且主动元件T的栅极(控制端)耦接至扫描线SL。
扫描线SL与数据线DL经由主动元件T与显示元件O电性连接，以驱动显示元件O。扫描线SL与第一栅极驱动器108及第二栅极驱动器112电性连接。
图15A为依照本发明一实施例的第一栅极驱动器108及第二栅极驱动器112的电路方框示意图，请一并参照图13至图15A，第一栅极驱动器108位于驱动电路区R1并包括多个第一移位暂存器SR1，各第一移位暂存器SR1包括第一导电图案110。第一栅极驱动器108按序提供扫描信号至扫描线SL，各第一移位暂存器SR1按序相互串联耦接，各第一移位暂存器SR1耦接多条扫描线SL。第二栅极驱动器112位于驱动电路区R1且相邻于第一栅极驱动器108。第二栅极驱动器112包括多个第二移位暂存器SR2，各第二移位暂存器SR2包括第二导电图案114。第二栅极驱动器112按序提供扫描信号至扫描线SL，各第二移位暂存器SR2按序相互串联耦接，各第二移位暂存器SR2耦接多条扫描线SL。由于源极驱动器128与第一栅极驱动器108、第二栅极驱动器112的位置是位于主动阵列基板10的同一侧，因此可以使主动阵列基板10的其他三侧设计成窄边框。
在本实施例中，第一栅极驱动器108及第二栅极驱动器112的各第一移位暂存器SR1分别有一个起动脉冲，表示为STV1及STV2。图15B为依照本发明一实施例的第一栅极驱动器108及第二栅极驱动器112的操作波形图。请一并参考图15A及图15B，在本实施例中，当开始进行一个图框的驱动时，启动脉冲STV1、STV2会被致能。之后第一栅极驱动器108内的第一移位暂存器SR1及第二栅极驱动器112内的第二移位暂存器SR2会按序输出栅极高电压VGH，直到最后一个第一移位暂存器SR1的输出端Gn及第二移位暂存器SR2的输出端Gm输出栅极高电压VGH后，时钟信号Gclk被停止，栅极时钟信号由栅极高电压VGH转为栅极低电压VGL。但本发明不以此为限，第一移位暂存器SR1及第二移位暂存器SR2还可具有其他电极结构或元件。
请回到图13及图14，扫描线SL、主动元件T的栅极及各第一移位暂存器SR1的第一导电图案110、各第二移位暂存器SR2的第二导电图案114属于同一膜层，也就是说，扫描线SL、主动元件T的栅极及各第一移位暂存器SR1的第一导电图案110、各第二移位暂存器SR2的第二导电图案114可具有实质上相同的材质，且扫描线SL、主动元件T的栅极及各第一移位暂存器SR1的第一导电图案110、各第二移位暂存器SR2的第二导电图案114利用同一道掩模接曝所形成。
数据线DL与第一电极图案124、第二电极图案126属于同一膜层，也就是说，数据线DL与第一电极图案124、第二电极图案126可具有实质上相同的材质，且数据线DL与第一电极图案124、第二电极图案126在同一道掩模工艺中所形成。
绝缘层118位于第一导电图案110及第二导电图案114上并具有多个接触洞TH。各第一电极图案124于法线方向上部分重叠于第一导电图案110的末端F1、F2及另一相邻的第一导电图案110的末端F1、F2，且各第一电极图案124于法线方向上部分重叠于第二导电图案114的末端F3、F4及另一相邻的第二导电图案114的末端F3、F4。详言之，第一电极图案124各具有位于对应的各接触洞TH中的桥接部124A与位于接触洞TH外且与桥接部124A连接的延伸部124B。各第一移位暂存器SR1的第一导电图案110通过对应的第一电极图案124电性连接至相邻的第一移位暂存器SR1的第一导电图案110，且各第二移位暂存器SR2的第二导电图案114通过对应的第一电极图案124电性连接至相邻的第二移位暂存器SR2的第二导电图案114。
在本发明的一实施例中，第二电极图案126沿着方向D1于绝缘层118的顶面延伸，第二电极图案126在基板100的法线方向上重叠于相邻的第一导电图案110a的末端F2a及第二导电图案114a的末端F3a。详言之，第二电极图案126于基板100的法线方向上不重叠于接触洞TH，且第二电极图案126不接触相邻的第一导电图案110a的末端F2a与第二导电图案114的末端F3a。通过控制绝缘层118的接触洞TH的位置，可以使各第一移位暂存器SR1的第一导电图案110及另一相邻的第一移位暂存器SR1的第一导电图案110电性连接，使各第二移位暂存器SR2的第二导电图案114及另一相邻的第二移位暂存器SR2的第二导电图案114电性连接，并使相邻的第一移位暂存器SR1a的第一导电图案110a的末端F2a及第二移位暂存器SR2a的第二导电图案114a的末端F3a不电性连接，因此，第一栅极驱动器108及第二栅极驱动器112可正常操作。
综上所述，本发明的主动阵列基板及其制造方法中，由于源极驱动电路与第一栅极驱动器、第二栅极驱动器的位置是位于主动阵列基板的同一侧，因此可以使主动阵列基板的其他三侧设计成窄边框。并且，以接曝方法图案化第一导电层，以同时形成第一栅极驱动器所属的间隔开的多个第一导电图案以及第二栅极驱动器所属的间隔开的多个第二导电图案，因此可以降低掩模成本并制作大面积的第一栅极驱动器及第二栅极驱动器，以提供大尺寸的主动阵列基板。并且，通过控制绝缘层的接触洞的位置，可以使各第一移位暂存器的第一导电图案与相邻的第一移位暂存器的第一导电图案电性连接，使各第二移位暂存器的第二导电图案与相邻的第二移位暂存器的第二导电图案电性连接，并使相邻的第一移位暂存器的第一导电图案的末端及第二移位暂存器的第二导电图案的末端不电性连接，因此，使以接曝方法所制作的第一栅极驱动器及第二栅极驱动器可正常操作。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (10)
1.一种主动阵列基板，包含：
一基板，具有一显示区及一周边区，其中该周边区位于该显示区的一侧且包括一驱动电路区，且该基板具有一法线方向；
一第一栅极驱动器，位于该驱动电路区并包含多个第一移位暂存器，其中各该第一移位暂存器包含一第一导电图案；
一第二栅极驱动器，位于该驱动电路区且相邻于该第一栅极驱动器，该第二栅极驱动器包含多个第二移位暂存器，其中各该第二移位暂存器包含一第二导电图案；
一绝缘层，位于该些第一导电图案及该些第二导电图案上并具有多个接触洞；
多个第一电极图案，其中该些第一电极图案各具有位于对应的各该接触洞中的一桥接部与位于该接触洞外且与该桥接部连接的一延伸部，各该第一移位暂存器的该第一导电图案通过对应的该第一电极图案电性连接至另一该第一移位暂存器的该第一导电图案，且各该第二移位暂存器的该第二导电图案通过对应的该第一电极图案电性连接至另一该第二移位暂存器的该第二导电图案；以及
多个第二电极图案，沿着该绝缘层的顶面延伸，其中该些第二电极图案于该法线方向上部分重叠于相邻的该第一导电图案的末端与该第二导电图案的末端。
2.如权利要求1所述的主动阵列基板，其中各该第一电极图案于该法线方向上部分重叠于该第一导电图案的末端及另一相邻的该第一导电图案的末端，且各该第一电极图案于该法线方向上部分重叠于该第二导电图案的末端及另一相邻的该第二导电图案的末端。
3.如权利要求1所述的主动阵列基板，其中该些第二电极图案不接触相邻的该第一导电图案的末端与该第二导电图案的末端。
4.如权利要求1所述的主动阵列基板，其中该些第二电极图案于该法线方向上不重叠于该些接触洞。
5.如权利要求1所述的主动阵列基板，其中该周边区还包含一接合区，该驱动电路区位于该接合区及该显示区之间，且该主动阵列基板还包含位于该接合区的一源极驱动器。
6.一种主动阵列基板的制造方法，包含：
形成一第一导电层于一基板上；
图案化该第一导电层，以形成一第一栅极驱动器所属的间隔开的多个第一导电图案以及一第二栅极驱动器所属的间隔开的多个第二导电图案，其中各该第一导电图案对应该第一栅极驱动器的多个第一移位暂存器的其中之一，且各该第二导电图案对应该第二栅极驱动器的多个第二移位暂存器的其中之一，其中图案化该第一导电层的步骤包含：
形成一第一光刻胶层于该第一导电层上；
利用一第一掩模对该第一光刻胶层进行一第一次曝光工艺；以及
移动该第一掩模，并利用该第一掩模对该第一光刻胶层进行一第二次曝光工艺，其中该第一掩模在该第一次曝光工艺时在该基板的投影面积部分重叠于该第一掩模在该第二次曝光工艺时在该基板的投影面积；
形成一绝缘层于该些第一导电图案及该些第二导电图案上；
图案化该绝缘层，以形成多个接触洞，其中该些接触洞暴露出该些第一导电图案及该些第二导电图案；
形成一第二导电层于该绝缘层上；以及
图案化该第二导电层，以形成多个第一电极图案及多个第二电极图案，该些第一电极图案各具有位于对应的各该接触洞中的一桥接部与位于该接触洞外且与该桥接部连接的一延伸部，各该第一移位暂存器的该第一导电图案通过对应的该第一电极图案电性连接至另一该第一移位暂存器的该第一导电图案，该些第二电极图案沿着该绝缘层的顶面延伸，各该第二移位暂存器的该第二导电图案通过对应的该第一电极图案电性连接至另一该第二移位暂存器的该第二导电图案。
7.如权利要求6所述的方法，其中图案化该第一导电层的步骤还包含：
在该第二次曝光工艺之后，按序进行一显影工艺及一蚀刻工艺，以同时形成该些第一导电图案以及该些第二导电图案。
8.如权利要求6所述的方法，其中图案化该绝缘层的步骤包含：
形成一第二光刻胶层于该绝缘层上；
利用一第二掩模对该些第一导电图案上的该第二光刻胶层进行曝光；
移动该第二掩模至该些第二导电图案上，并利用该第二掩模对该些第二导电图案上的该第二光刻胶层进行曝光；以及
按序进行一显影工艺及一蚀刻工艺，以在该绝缘层中形成该些接触洞。
9.一种主动阵列基板，包含：
一基板，具有一显示区及一周边区，其中该周边区位于该显示区的一侧且包括一驱动电路区，且该基板具有一法线方向；
一第一栅极驱动器，位于该驱动电路区并包含多个第一移位暂存器，其中各该第一移位暂存器包含一第一导电图案；
一第二栅极驱动器，位于该驱动电路区且相邻于该第一栅极驱动器，该第二栅极驱动器包含多个第二移位暂存器，其中各该第二移位暂存器包含一第二导电图案；
一绝缘层，位于该些第一导电图案及该些第二导电图案上并具有多个接触洞；
多个第一电极图案，其中该些第一电极图案各具有位于对应的各该接触洞中的一桥接部与位于该接触洞外且与该桥接部连接的一延伸部，各该第一移位暂存器的该第一导电图案通过对应的该第一电极图案电性连接至另一该第一移位暂存器的该第一导电图案，且各该第二移位暂存器的该第二导电图案通过对应的该第一电极图案电性连接至另一该第二移位暂存器的该第二导电图案；以及
多个第二电极图案，沿着该绝缘层的顶面延伸，至少一该第二电极图案位于该第一移位暂存器的该第一导电图案及该第二移位暂存器的该第二导电图案之间。
10.一种主动阵列基板的制造方法，包含：
形成一第一导电层于一基板上；
图案化该第一导电层，以形成一第一栅极驱动器所属的间隔开的多个第一导电图案以及一第二栅极驱动器所属的间隔开的多个第二导电图案，其中各该第一导电图案对应该第一栅极驱动器的多个第一移位暂存器的其中之一，且各该第二导电图案对应该第二栅极驱动器的多个第二移位暂存器的其中之一；
形成一绝缘层于该些第一导电图案及该些第二导电图案上；
图案化该绝缘层，以形成多个接触洞，其中该些接触洞暴露出该些第一导电图案及该些第二导电图案；
形成一第二导电层于该绝缘层上；以及
图案化该第二导电层，以形成多个第一电极图案及多个第二电极图案，该些第一电极图案各具有位于对应的各该接触洞中的一桥接部与位于该接触洞外且与该桥接部连接的一延伸部，各该第一移位暂存器的该第一导电图案通过对应的该第一电极图案电性连接至另一该第一移位暂存器的该第一导电图案，该些第二电极图案沿着该绝缘层的顶面延伸且和该些第一电极图案互相分开，该些第二电极图案在该基板的法线方向上不重叠于该些接触洞，各该第二移位暂存器的该第二导电图案通过对应的该第一电极图案电性连接至另一该第二移位暂存器的该第二导电图案。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109101250 | 2020-01-14 | ||
| TW109101250A TWI717972B (zh) | 2020-01-14 | 2020-01-14 | 主動陣列基板及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111627934A CN111627934A (zh) | 2020-09-04 |
| CN111627934B true CN111627934B (zh) | 2023-04-11 |
Family
ID=72271320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010511419.9A Active CN111627934B (zh) | 2020-01-14 | 2020-06-08 | 主动阵列基板及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111627934B (zh) |
| TW (1) | TWI717972B (zh) |
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- 2020-01-14 TW TW109101250A patent/TWI717972B/zh active
- 2020-06-08 CN CN202010511419.9A patent/CN111627934B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI717972B (zh) | 2021-02-01 |
| CN111627934A (zh) | 2020-09-04 |
| TW202127426A (zh) | 2021-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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