TWI824542B - 電子裝置 - Google Patents

Abstract

一種電子裝置，包括一基板、一第一電極、一第二電極、一第一信號線、一第二信號線、一感測電極以及一感測信號線。第一電極設置於基板上。第二電極設置於基板上，並和第一電極在一第一方向上為相鄰。第一信號線電性連接第一電極。第二信號線電性連接第二電極。感測信號線電性連接感測電極。在一俯視圖中，感測信號線在第一方向上設置於第一信號線和第二信號線之間。

Description

電子裝置

本揭露是關於一種電子裝置，特別是關於一種具有感測電極的電子裝置。

近年來，觸控顯示裝置已經被大量應用在各種電子產品中，例如手機、個人數位助理(PDA)或掌上型個人電腦等。觸控顯示裝置通常包含觸控面板及顯示面板。使用者可觸碰觸控顯示裝置上顯示的圖像，藉以輸入訊息或操控電子產品。觸控顯示裝置的性能，仍有待提昇。

本揭露之一實施例提供一種電子裝置，包括一基板、一第一電極、一第二電極、一第一信號線、一第二信號線、一感測電極以及一感測信號線。第一電極設置於基板上。第二電極設置於基板上，並和第一電極在一第一方向上為相鄰。第一信號線電性連接第一電極。第二信號線電性連接第二電極。感測信號線電性連接感測電極。在一俯視圖中，感測信號線在第一方向上設置於第一信號線和第二信號線之間。

為讓本揭露之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本揭露說明書提供不同的實施例來說明本揭露不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本揭露。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

在以下所說明的本揭露的各種實施例中，所稱的方位“上”、“下”，是用來表示相對的位置關係，並非用來限制本揭露。本揭露中所敘述的一結構（或層別、組件、基材）位於另一結構（或層別、組件、基材）之上/上方，可以指二結構相鄰且直接連接，或是可以指二結構相鄰而非直接連接，非直接連接是指二結構之間具有至少一中介結構（或中介層別、中介組件、中介基材、中介間隔），一結構的下側表面相鄰或直接連接於中介結構的上側表面，另一結構的上側表面相鄰或直接連接於中介結構的下側表面，而中介結構可以是單層或多層的實體結構或非實體結構所組成，並無限制。在本揭露中，當某結構設置在其它結構“上”時，有可能是指某結構“直接”在其它結構上，或指某結構“間接”在其它結構上，即某結構和其它結構間還夾設有至少一結構。

本揭露中所敘述的電性連接或耦接，皆可以指直接連接或間接連接，於直接連接的情況下，兩電路上元件的端點直接連接或以一導體線段互相連接，而於間接連接的情況下，兩電路上元件的端點之間具有開關、二極體、電容、電感、電阻、其他適合的元件、或上述元件的組合，但不限於此。

在本揭露中，厚度、長度與寬度的量測方式可以是採用光學顯微鏡量測而得，厚度則可以由電子顯微鏡中的剖面圖像量測而得，但不以此為限。另外，任兩個用來比較的數值或方向，可存在著一定的誤差。若第一值等於第二值，其隱含著第一值與第二值之間可存在著約10%內的誤差，更佳是5%內，或2%之內，或1%之內，或0.5%之內的誤差。

說明書與權利要求書中所使用的序數例如「第一」、「第二」等之用詞用以修飾元件，其本身並不意含及代表該（或該些）元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的元件得以和另一具有相同命名的元件能作出清楚區分。權利要求書與說明書中可不使用相同用詞，據此，說明書中的第一構件在權利要求中可能為第二構件。

須知悉的是，以下所舉實施例可以在不脫離本揭露的精神下，可將數個不同實施例中的特徵進行替換、重組、混合以完成其他實施例。各實施例間特徵只要不違背發明精神或相衝突，均可任意混合搭配使用。

此外，在圖式或說明書描述中，相似或相同之部分皆使用相同之符號。在圖式中，實施例之形狀或厚度可擴大，以簡化或是方便標示。在圖式中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本揭露所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

第1圖為本揭露之電子裝置的示意圖。如圖所示，電子裝置100包括一陣列基板110S。陣列基板110S可包括一基板110、感測電極SE1、SE2、畫素列RP1及RP2、信號線LN ₂、LN ₃以及一感測信號線LS1。感測電極SE1、SE2、畫素列RP1及RP2、信號線LN ₂(或稱第一信號線)、信號線LN ₃(或稱第二信號線)以及感測信號線LS1可設置在基板110上。畫素列RP1可包括電極E _{11_2}和E _{11_3}。電極E _{11_2}和E _{11_3}在一方向D1(或稱第一方向)上為相鄰。信號線LN ₂(第一信號線)電性連接電極E _{11_2}(或稱第一電極)。信號線LN ₃(第二信號線)電性連接電極E _{11_3}(或稱第二電極)。感測信號線LS1電性連接感測電極SE1。如第1圖所示，在一俯視圖中，感測信號線LS1在方向D1上設置於信號線LN ₂和LN ₃之間。依據一些實施例，方向D1可為基板110上的閘極線(如第5圖所示)的延伸方向。

依據一些實施例，陣列基板110S可包括複數個陣列配置的驅動元件(未顯示)，例如複數個薄膜電晶體(thin film transistor；TFT)。本揭露並不限定電子裝置100的種類。在一可能實施例中，電子裝置100可包括顯示裝置、天線裝置、感測裝置或拼接裝置，但不以此為限。另外，電子裝置100可為可彎折或可撓式電子裝置。在一些實施例中，電子裝置100可例如包括液晶(liquid crystal)、或發光二極體。發光二極體可例如包括有機發光二極體(organic light emitting diode，OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro LED)或量子點發光二極體(quantum dot,QD，可例如為QLED、QDLED )，螢光(fluorescence)、磷光(phosphor)或其他適合之材且其材料可任意排列組合，但不以此為限。另外，天線裝置可例如是液晶天線，但不以此為限。拼接裝置可例如是顯示器拼接裝置或天線拼接裝置，但不以此為限。需注意的是，電子裝置100可為前述之任意排列組合，但不以此為限。

如第1圖所示，基板110可分為主動區AA和週邊區NA。週邊區NA與主動區AA為相鄰。依據一些實施例，主動區AA在基板110的中間位置，週邊區NA為靠近基板的邊緣位置，週邊區NA的一側可為基板110的邊緣。畫素列RP1及RP2設置在基板110上，可設置在基板110的主動區AA，並往方向D2(或稱第二方向)排列。畫素列RP1具有畫素PIX ₁₁~PIX _1N。畫素PIX ₁₁~PIX _1N往方向D1依序排列。方向D1和D2可為不同，例如，可為彼此垂直，但不以此為限。在本實施例中，畫素PIX ₁₁~PIX _1N之每一者可具有複數個電極，例如，具有三電極。舉例而言，畫素PIX ₁₁具有電極E _{11_1}~E _{11_3}，畫素PIX _1N具有電極E _{1N_1}~E _{1N_3}。當電子裝置100具有顯示功能時，主動區AA可為顯示區。

在一些實施例中，畫素PIX ₁₁~PIX _1N之每一者具有複數個次畫素，例如，具有三個次畫素(sub-pixel)。每一個次畫素呈現一相對應顏色。以畫素PIX ₁₁為例，畫素PIX ₁₁包括次畫素111~113。本揭露並不限定畫素111~113所呈現的顏色。在一可能實施例中，次畫素111係呈現紅色、綠色及藍色之一者，次畫素112係呈現紅色、綠色及藍色之另一者，次畫素113係呈現紅色、綠色及藍色之最後一者。在此例中，電極E _{11_1}係指次畫素111包括的畫素電極，電極E _{11_2}係指次畫素112包括的畫素電極，電極E _{11_3}係指次畫素113包括的畫素電極。依據一些實施例，一個次畫素可包括畫素電極和驅動元件(例如TFT，未顯示)。驅動元件可包括半導體、閘極、源極、和汲極。源極可和對應的資料線電性連接，閘極可和對應的閘極線電性連接。畫素電極可為與基板110上的驅動元件(例如TFT，未顯示)電性連接的電極，例如，可為與TFT中的汲極電性連接的電極。

畫素PIX _M1~PIX _MN往方向D1依序排列。由於畫素PIX _M1~PIX _MN的特性相似於畫素PIX ₁₁~PIX _1N的特性，故不再贅述。為方便說明，第1圖僅呈現畫素列RP1及RP2，但並非用以限制本揭露。在其它實施例中，電子裝置100具有更多的畫素列。在此例中，該等畫素列往方向D2依序排列。為方便說明，第1圖僅呈現感測電極SE1、SE2，但並非用以限制本揭露。本揭露並不限定感測電極的數量。在其它實施例中，電子裝置100具有更多的感測電極。在其它實施例中，基板100上可設置複數個感測電極，例如，可在方向D1排列和方向D2排列，而構成矩陣式的複數個感測電極。

電極E _{11_1}~E _{11_3}往方向D1依序排列。電極E _{11_2}在方向D1上與電極E _{11_1}(或稱第三電極)及電極E _{11_3}相鄰設置。電極E _{1N_1}~E _{1N_3}往方向D1依序排列。電極E _{1N_2}在方向D1上相鄰電極E _{1N_1}及E _{1N_3}。電極E _{M1_1}~E _{M1_3}往方向D1依序排列。電極E _{M1_2}在方向D1上相鄰電極E _{M1_1}及E _{M1_3}。電極E _{MN_1}~E _{MN_3}往方向D1依序排列。電極E _{MN_2}在方向D1上相鄰電極E _{MN_1}及E _{MN_3}。在電極E _{11_2}和電極E _{11_1}為畫素電極的情況下，電極E _{11_2}在方向D1上與電極E _{11_1}相鄰設置，表示在方向D1上，畫素電極E _{11_2}與畫素電極E _{11_1}之間沒有其他的畫素電極。

如第1圖所示，在俯視圖中，感測電極SE1重疊畫素列RP1，可設置在基板110的主動區AA。在其它實施例中，感測電極SE1可重疊更多畫素列。在本實施例中，感測電極SE1和電極E _{11_1}~E _{1N_}位於不同層。例如，感測電極SE1和電極E _{11_2}位於不同層。舉例而言，在方向D3上，感測電極SE1可位於電極E _{11_1}~E _{1N_3}的上方，並重疊電極E _{11_1}~E _{1N_3}。例如，在俯視圖中，感測電極SE1重疊電極E _{11_2}和E _{11_3}。依據本揭露，感測電極可具有觸控功能，指紋辨識功能、或其組合。

感測電極SE2重疊畫素列RP2。在其它實施例中，感測電極SE2重疊更多畫素列。在本實施例中，感測電極SE2和電極E _{M1_1}~E _{MN_3}位於不同層。舉例而言，在一俯視圖中，感測電極SE2位於電極E _{M1_1}~E _{MN_3}的上方，並重疊電極E _{M1_1}~E _{MN_3}。在一些實施例中，感測電極SE2所重疊的電極(如E _{M1_1}~E _{MN_3})不同於感測電極SE1所重疊的電極(如E _{11_1}~E _{1N_3})。在其它實施例中，感測電極SE2所重疊的電極數量可能不同於感測電極SE1所重疊的電極數量。

在一些實施例中，感測電極SE1作為畫素PIX ₁₁~PIX _1N的共通電極(common electrode)，感測電極SE2作為畫素PIX _M1~PIX _MN的共通電極。在此例中，在一顯示期間，感測電極SE1及SE2接收一共通電壓(Vcom)。

在一些實施例中，電子裝置100更包括信號線LN₁~LN_K。信號線LN₁~LN_K可沿方向D2延伸。信號線LN₁~LN_K之每一者電性連接多個電極。舉例而言，信號線LN₁(或稱第三信號線)電性連接電極E_{11_1}及E_{M1_1}。信號線LN₂電性連接電極E_{11_2}及E_{M1_2}。信號線LN₃電性連接電極E_{11_3}及E_{M1_3}。信號線LN_K-2電性連接電極E_{1N_1}及E_{MN_1}。信號線LN_K-1電性連接電極E_{1N_2}及E_{MN_2}。信號線LN_K電性連接電極E_{1N_3}及E_{MN_3}。為方便說明，第1圖僅顯示，信號線LN₁電性連接電極E_{11_1}及E_{M1_1}，但本揭露並不以此為限。在一些實施例中，信號線LN₁在方向D2上，可連接電極E_{11_1}和E_{M1_1}以外的其他電極(未顯示)。類似地，其他信號線也可連接方向D2上的其他電極，在此不再贅述。信號線LN₁~LN_K往方向D1依序排列，並往方向D2延伸。在一些實施例中，信號線LN₁~LN_K用以傳送資料信號，可作為資料線(data line)。

在其它實施例中，電子裝置100更包括感測信號線LS1及LS2。感測信號線LS1電性連接感測電極SE1。本揭露並不限定感測信號線LS1的位置。在本實施例中，感測信號線LS1係位於同一畫素(如PIX₁₁)的相鄰次畫素的信號線之間。舉例而言，在一俯視圖中，如第1圖所示，感測信號線LS1在方向D1上可設置於信號線LN₂和LN₃之間，但並非用以限制本揭露。如第1圖所示，依據一些實施例，信號線LN₂和LN₃所分別電連接的電極E_{11_2}和電極E_{11_3}可在相同的畫素PIX₁₁中。在另一可能實施例中，感測信號線LS1在方向D1上設置於信號線LN₁和LN₂之間。

感測信號線LS2電性連接感測電極SE2。在一俯視圖中，感測信號線LS2在方向D1上設置於信號線LN _K-1和LN _K之間，但並非用以限制本揭露。在另一實施例中，感測信號線LS2在方向D1上可能設置於信號線LN _K-2和LN _K-1之間。在一可能實施例中，感測信號線的數量可和感測電極的數量相同。

在本實施例中，感測信號線LS1和信號線LN ₁~LN ₃位於不同層。例如，信號線LN ₂和感測信號線LS1位於不同層。舉例而言，在一剖面圖中，如第7圖所示，感測信號線LS1位於信號線LN ₁~LN ₃的上方。同樣地，感測信號線LS2和信號線LN _K-2~LN _K為不同層。舉例而言，在一剖面圖中，感測信號線LS2位於信號線LN _K-2~LN _K的上方。在此例中，感測信號線LS1與LS2位於同一導電層，信號線LN ₁~LN ₃和LN _K-2~LN _K位於另一導電層。稍後將透過第7圖說明感測信號線LS1和LS2與信號線LN ₁~LN ₃和LN _K-2~LN _K之間的疊層關係。

在一些實施例中，如第1圖所示，電子裝置100更包括接墊PD ₁~PD _K。接墊PD ₁~PD _K設置在基板110上，可設置在基板110的週邊區NA。在此例中，接墊PD ₁~PD _K分別電性連接信號線LN ₁~LN _K。舉例而言，接墊PD ₂(或稱第一接墊)電性連接信號線LN ₂，接墊PD ₃(或稱第二接墊)電性連接信號線LN ₃，接墊PD ₁(或稱第三接墊)電性連接信號線LN ₁，接墊PD _K-2電性連接信號線LN _K-2，接墊PD _K-1電性連接信號線LN _K-1，接墊PD _K電性連接信號線LN _K。在一些實施例中，接墊PD ₁~PD _K用以接收基板110外部的控制電路(未顯示)提供的電壓位準。在此例中，控制電路透過接墊PD ₁~PD _K，控制電極E _{11_1}~E _{1N_3}和E _{M1_1}~E _{MN_3}的電壓位準。

電子裝置100更包括感測接墊S1及S2。感測接墊S1及S2設置在基板110上，可設置在基板110的週邊區NA。感測接墊S1電性連接感測信號線LS1。感測接墊S2電性連接感測信號線LS2。在方向D1上，感測接墊S1設置在接墊PD ₂和PD ₃之間。在一可能實施例中，在俯視圖中，如第1圖所示，接墊PD ₂和PD ₃在方向D1上的距離DS2大於接墊PD ₂和PD ₁在方向D1上的距離DS1。在其它實施例中，在方向D1上，感測接墊S2設置在接墊PD _K-1和PD _K之間。在俯視圖中，如第1圖所示，接墊PD _K-1和PD _K在方向D1上的距離DS4大於接墊PD _K-1和PD _K-2在方向D1上的距離DS3。在一些實施例中，在俯視圖中，在方向D1上，感測接墊S1及S2的寬度和接墊PD ₁~PD _K的寬度可為相等。依據一些實施例，在方向D1上，感測接墊S1的寬度和接墊PD ₁~PD _K的至少一者的寬度可為相等。

在另一可能實施例中，感測信號線LS2位於信號線LN _K-2與LN _K-1之間(圖未顯示)。在此例中，在方向D1上，感測接墊S2設置在接墊PD _K-2和PD _K-1之間。因此，在俯視圖(未顯示)中，接墊PD _K-1和PD _K-2在方向D1上的距離可大於接墊PD _K-1和PD _K在方向D1上的距離。

第2圖為本揭露之電子裝置的另一示意圖。第2圖相似於第1圖，不同之處在於，在方向D1上，感測接墊S1及S2的寬度大於接墊PD ₁~PD _K的寬度。並且，在第2圖中，感測信號線LS1、 LS2和感測接墊S1、S2的位置，和第1圖不同。並且，如第2圖所示，依據一些實施例，感測信號線LS1位於信號線LN ₃和LN ₄之間。在此例中，信號線LN ₃和LN ₄所電連接的電極E _{11_3}和E _{12_1}在不同的畫素(如PIX ₁₁和PIX ₁₂)中。畫素PIX ₁₁和畫素PIX ₁₂為在方向D1上相鄰的不同畫素。感測信號線LS1在方向D1上設置在與畫素PIX ₁₁電連接的信號線LN ₃和與畫素PIX ₁₂電連接的信號線LN ₄之間。雖然第2圖的信號線LN ₄耦接電極E _{12_1}，但並非用以限制本揭露。在一些實施例中，信號線LN ₄連接更多的電極。舉例而言，在方向D1上，畫素PIX _M1的右側相鄰另一畫素(未顯示)。在此例中，信號線LN ₄更連接相鄰畫素PIX _M1右側的畫素的電極(未顯示)。再者，依據一些實施例，在方向D1上，感測接墊S1的寬度可大於接墊PD ₁~PD _K的至少一者的寬度。例如，在方向D1上，感測接墊S1的寬度W24可大於接墊PD ₂的寬度W22。舉例而言，感測接墊S1的寬度W24大於接墊PD ₁~PD ₃的寬度W21~W23，並且感測接墊S2的寬度W28大於接墊PD _K-2、PD _K-1、PD _K的寬度W25~W27。在此例中，接墊PD ₁~PD ₃的寬度W21~W23可為相等，接墊PD _K-2、PD _K-1、PD _K的寬度W25~W27可為相等，但本揭露不以此為限。寬度W21和寬度W25可為相等或不相等。另外，在第2圖中，接墊PD ₁~PD ₃與感測接墊S1在方向D1上依序排列，接墊PD _K-2、PD _K-1、PD _K與感測接墊S2在方向D1上依序排列。

在本實施例中，在一俯視圖中，如第2圖所示，在方向D1上，感測接墊S1並未位於接墊PD ₂和PD ₃之間。在方向D1上，感測接墊S1可位於接墊PD ₃的外側，感測接墊S2可位於接墊PD _k的外側。在此例中，接墊PD ₂和PD ₃在方向D1上的距離可等於接墊PD ₂和PD ₁在方向D1上的距離。接墊PD ₃和PD ₄在方向D1上的距離可大於接墊PD ₂和PD ₃在方向D1上的距離。另外，在一俯視圖中，接墊PD _K-1和PD _K在方向D1上的距離可等於接墊PD _K-1和PD _K-2在方向D1上的距離。

第3圖為本揭露之電子裝置的另一示意圖。第3圖相似於第1圖，不同之處在於，在方向D1上，相鄰的接墊為交錯排列。如第3圖所示，在方向D1上，接墊PD ₁和PD ₂為相鄰且交錯排列，接墊PD ₂和感測接墊S1為相鄰且交錯排列。具體而言，在方向D1上，接墊PD ₁可為不對齊接墊PD ₂，感測接墊S1可為不對齊接墊PD ₂，接墊PD ₁和感測接墊S1可為對齊。接墊PD ₁、感測接墊S1、接墊PD _{K- 2}和感測接墊S2在方向D1上依序排列並對齊。接墊PD ₂、PD ₃、PD _{K- 1}和PD _K在方向D1上依序排列並對齊。在本實施例中，在方向D1上，接墊PD ₁、感測接墊S1、接墊PD _{K- 2}和感測接墊S2不重疊接墊PD ₂、PD ₃、PD _{K- 1}和PD _K。在其它實施例中，在方向D1上，接墊PD ₁、感測接墊S1、接墊PD _{K- 2}和感測接墊S2之至少一者部分重疊接墊PD ₂、PD ₃、PD _{K- 1}和PD _K之至少一者。在本揭露中，對齊可表示兩接墊的中心的連線，平行於方向D1，不對齊可表示兩接墊的中心的連線，不平行於方向D1。方向D1可為基板110上的閘極線(如第5圖所示)的延伸方向。

第4圖為本揭露之電子裝置的另一示意圖。第4圖相似於第3圖，不同之處在於，第4圖的感測接墊S1在方向D1上的寬度W42大於接墊PD ₁的寬度W41、接墊PD ₂的寬度W43及接墊PD ₃的寬度W44，並且感測接墊S2在方向D1上的寬度W46大於接墊PD _{K -2}的寬度W45、接墊PD _{K -1}的寬度W47、接墊PD _K的寬度W48。依據一些實施例，感測接墊S1在方向D1上的寬度W42可大於至少一接墊的寬度。在本實施例中，寬度W41、W43~W45、W47及W48可為相等。

如第4圖所示，在方向D1上，接墊PD ₁和感測接墊S1為相鄰且交錯排列，感測接墊S1和接墊PD ₂為相鄰且交錯排列。具體而言，在方向D1上，接墊PD ₁和感測接墊S1為不對齊，感測接墊S1和接墊PD ₂可為不對齊，接墊PD ₁和PD ₂可為對齊。接墊PD ₁、PD ₂、PD _K-2和PD _K-1在方向D1上依序排列並對齊。感測接墊S1、接墊PD ₃、感測接墊S2和接墊PD _K在方向D1上依序排列並對齊。在其它實施例中，在方向D1上，接墊PD ₁、PD ₂、PD _K-2和PD _K-1之至少一者部分重疊感測接墊S1、接墊PD ₃、感測接墊S2和接墊PD _K之至少一者。

本揭露並不限定感測接墊S1及S2的位置。在本實施例中，感測接墊S1位於接墊PD ₁及PD ₂之間，感測接墊S2位於接墊PD _K-2及PD _K-1之間。在另一可能實施例中，感測接墊S1位於接墊PD ₂及PD ₃之間。在另一可能實施例中，感測接墊S2可能位於接墊PD _K-1及PD _K之間。

第5圖為本揭露之電子裝置的另一示意圖。電子裝置500包括一陣列基板510及一電路板520。陣列基板510包括基板110和設置基板110上的電極、信號線、感測電極、感測信號線、接墊、感測接墊…等，如上述第1圖的相關說明，在此不再贅述。陣列基板510與電路板520之間具有導電膠A ₁~A _K及AS1。導電膠A ₁~A _K及AS1之每一者用以電性連接陣列基板510的接墊PD ₁~PD _K與感測接墊S1之一者與電路板520的接墊PA ₁~PA _K及感測接墊SA1之一者。舉例而言，導電膠A ₁電性連接陣列基板510的接墊PD ₁與電路板520的接墊PA ₁，導電膠AS1電性連接陣列基板510的感測接墊S1與電路板520的感測接墊SA1，導電膠A _K電性連接陣列基板510的接墊PD _K與電路板520的接墊PA _K。在一可能實施例中，導電膠A ₁~A _K及AS1係為一異方性導電膜(anisotropic conductive film；ACF)。在本實施例中，陣列基板510的架構相似於第1圖的陣列基板110S的架構，在此不再贅述。為方便說明，第5圖省略第1圖的感測信號線LS2及感測電極SE2。

在一些實施例中，電子裝置500更包括一閘極驅動器(gate driver)511以及複數條閘極線GL ₁~GL _M。為方便說明，第5圖中僅顯示三條閘極線，但本揭露並不以此為限。閘極驅動器511提供驅動信號予閘極線GL ₁~GL _M。閘極線GL ₁~GL _M可設置在基板110上，往方向D2依序排列，並往方向D1延伸。在此例中，閘極驅動器511可設置在基板110上，位於基板110的一側(如左側)。在本實施例中，閘極驅動器511可整合於陣列基板510之中，故閘極驅動器511可稱為一面板上閘極驅動電路(gate on panel；GOP)。在另一可能實施例中，閘極驅動器511可位於另一電路板(不同於陣列基板510)上。本揭露並不限定閘極驅動器的數量及位置。在另一可能實施例中，電子裝置500具有更多的閘極驅動器。

在本實施例中，電子裝置500更包括複數個次畫素。每一個次畫素耦接一閘極線與一信號線。為方便說明，第5圖顯示次畫素111~113。次畫素111耦接閘極線GL ₁與信號線LN ₁。次畫素112耦接閘極線GL ₁與信號線LN ₂。次畫素113耦接閘極線GL ₁與信號線LN ₃。在本實施例中，信號線LN ₁電性連接次畫素111裡的電極E _{11_1}，信號線LN ₂電性連接次畫素112裡的電極E _{11_2}，信號線LN ₃電性連接次畫素113裡的電極E _{11_3}。在一可能實施例中，電極E _{11_1}~E _{11_3}均為畫素電極。

電路板520包括接墊PA ₁~PA _K及感測接墊SA1。接墊PA ₁~PA _K透過導電膠A ₁~A _K電性連接接墊PD ₁~PD _K。感測接墊SA1透過導電膠AS1電性連接感測接墊S1。在其它實施例中，電路板520更包括一處理單元521。處理單元521電性連接接墊PA ₁~PA _K及感測接墊SA1。在此例中，處理單元521透過電路板520的接墊PA ₁~PA _K及感測接墊SA1，間接地電性連接陣列基板510的接墊PD ₁~PD _K及感測接墊S1。例如，接墊PD ₂(或稱第一接墊)、接墊PD ₃(或稱第二接墊)以及感測接墊S1電性連接處理單元521。

本揭露並不限定處理單元521的電路架構。在一可能實施例中，處理單元521係為一觸控顯示驅動整合晶片(Touch and Display Driver Integration Chip)。在一顯示期間，處理單元521透過接墊PA ₁~PA _K，提供顯示信號予接墊PD ₁~PD _K。在此例中，接墊PD ₁~PD _K和接墊PA ₁~PA _K亦可稱為顯示接墊。由於感測接墊SA1位於兩顯示接墊(如PA ₂及PA ₃)之間，故相鄰顯示接墊之間的距離較大。請參考第1圖和第5圖，在俯視圖中，感測信號線LS1位於兩相鄰信號線LN ₂和LN ₃之間，可增加相鄰信號線之間的距離DS2，使得陣列基板110S(或510)上相鄰接墊PD ₂及PD ₃之間的距離增加。並且，與陣列基板110S(或510)電性連接的電路板520上對應的相鄰接墊PA ₂及PA ₃之間的距離也增加，如此，可降低接墊PA ₂及PA ₃與處理單元521之間的走線長度，且降低走線的阻抗。

在另一可能實施例中，在顯示期間，處理單元521透過感測接墊SA1，提供一共通電壓予感測電極SE1。此時，感測電極SE1作為一共通電極。在一感測期間，處理單元521透過感測接墊SA1，提供一感測信號予感測電極SE1，並偵測電極SE1的位準變化。處理單元521根據感測電極SE1的位準變化，判斷感測電極SE1所對應的顯示區域是否被觸碰。在其它實施例中，處理單元521可能整合於陣列基板510之中。在此例中，處理單元521可直接電性連接信號線LN ₁~LN _K及感測信號線LS1。

在一些實施例中，電路板520的接墊PA ₁~PA _K及感測接墊SA1的位置配置及尺寸係取決於陣列基板510的接墊PD ₁~PD _K及感測接墊S1的位置配置及尺寸。舉例而言，由於陣列基板510的感測接墊S1位於接墊PD ₂及PD ₃之間，故電路板520的感測接墊SA1位於接墊PA ₂及PA ₃之間。另外，由於陣列基板510的感測接墊S1於方向D1的寬度和接墊PD ₁~PD _K於方向D1的寬度相等，故電路板520的感測接墊SA1於方向D1的寬度和接墊PA ₁~PA _K於方向D1的寬度相同。

在其它實施例中，如第2圖所示，當陣列基板510的感測接墊S1於方向D1的寬度大於接墊PD ₁~PD _K於方向D1的寬度時，電路板520的感測接墊SA1於方向D1的寬度大於接墊PA ₁~PA _K於方向D1的寬度。

第6圖為本揭露之電子裝置的另一示意圖。第6圖相似第5圖，不同之處在於，第6圖的陣列基板610具有閘極驅動器611及612。在本實施例中，陣列基板610可包括複數條閘極線，閘極驅動器611及612可耦接不同的閘極線。舉例而言，閘極驅動器611耦接複數條閘極線中的奇數條閘極線，如GL ₁和GL _M，閘極驅動器612耦接複數條閘極線中的偶數條閘極線，如GL ₂。為方便說明，第6圖中僅顯示三條閘極線，但本揭露並不以此為限。由於閘極驅動器611及612的特性與第5圖的閘極驅動器511的特性相似，故不再贅述。

在第6圖中，電子裝置600可包括陣列基板610、第一電路板620、和第二電路板630。第一電路板620可設置在陣列基板610和第二電路板630之間。第一電路板620可為一個或一個以上，第6圖中顯示三個第一電路板620_1、620_2、620_P，但本揭露不以此為限。陣列基板610透過導電膠(未顯示)電性連接第一電路板620_1~620_P。由於第一電路板620_1~620_P的特性相似於第5圖的電路板520的特性，故不再贅述。另外，第一電路板620_1~620_P透過導電膠(未顯示)電性連接至第二電路板630，用以接收電源及信號。舉例而言，一電源電路631設置於第二電路板630之中，用以提供電源予第一電路板620_1~620_P的處理單元621_1~621_P。在一些實施例中，第一電路板620_1~620_P可為軟性電路板，第二電路板630可為硬質電路板，但本揭露不以此為限。

在其它實施例中，第二電路板630更具有一時序控制器(TCON)632及一電壓轉換器(level shift)633。時序控制器632提供控制信號予第一電路板620_1~620_P的處理單元621_1~621_P。電壓轉換器633提供至少一轉換電壓予第一電路板620_1~620_P的處理單元621_1~621_P。在一可能實施例中，第二電路板630更包括一顯示介面(未顯示)，用以接收一影像信號。在此例中，顯示介面可能是一嵌入式顯示介面(embedded display port；eDP)。

第7圖為一剖面圖，顯示閘極線GL ₁、信號線LN ₁~LN _K、感測電極SE、感測信號線LS1及LS2之間的疊層關係示意圖。第7圖中各元件之間的俯視關係，可同時參照第1圖的俯視圖。

一陣列基板710S包括一基板712、一第一導電層714、一第二導電層716、和一第三導電層720。在第三方向D3上，由下而上，第一導電層714、第二導電層716、和第三導電層720依序設置於基板712上。方向D3不同於方向D1和D2，例如，方向D3可垂直於方向D1和2。依據一些實施例，方向D3可為垂直於基板712之上表面的方向，可為基板712的法線方向。絕緣層713設置於基板712的上表面。第一導電層714設置於絕緣層713的上表面。在一可能實施例中，第一導電層714具有第5圖的閘極線，如GL ₁。絕緣層715設置於第一導電層714的上表面。第二導電層716設置於絕緣層715的上表面。在一可能實施例中，第二導電層716包括信號線LN ₁~LN _K。如圖所示，信號線LN ₁~LN _K彼此分隔。絕緣層717設置於第二導電層716的上表面。共通電極(common electrode)718設置於絕緣層717的上表面。在一可能實施例中，共通電極718也作為感測電極SE。在一顯示期間，共通電極718維持於一共通電壓，如0V。在一感測期間，共通電極718接收一感測電壓。在此期間，如果共通電極718未被觸碰，則共通電極718的電壓等於感測電壓。然而，當共通電極718被觸碰時，共通電極718的電壓不再等於感測電壓。因此，透過偵測共通電極718的電壓變化，便可得知共通電極718是否被觸碰。依據一些實施例，第一導電層714、第二導電層716、和第三導電層720可為金屬層，但本揭露不以此為限。為方便說明，第7圖並未顯示畫素電極。依據一些實施例，畫素電極可設置在第二導電層716和第三導電層720之間，可設置在共通電極718的上方或下方，本揭露不以此為限。

絕緣層719設置於共通電極718的上表面。第三導電層720設置於絕緣層719的上表面。在一可能實施例中，第三導電層720可包括感測信號線(如LS1及LS2)。感測信號線投影於基板712的投影位置不重疊LN ₁~LN _K之任一者投影於基板712的投影位置。絕緣層721設置於第三導電層720的上表面。液晶層722設置於彩色濾光基板723和陣列基板710S之間。偏光片711可設置在基板712的下表面，偏光片724可設置於彩色濾光基板723的上表面。蓋板層725可設置於偏光片724的上表面。

如第7圖所示，第二導電層716可包括信號線LN ₁~LN _K。第三導電層720可包括感測信號線(如LS1及LS2)。亦即，信號線LN ₁~LN _K和感測信號線(如LS1及LS2)可位於不同層。例如，如第1圖所示，信號線LN ₂和感測信號線LS1可位於不同層。

第8圖為本揭露之電子裝置的另一示意圖。在本實施例中，電子裝置800包括陣列基板810以及電路板820_1~820_P。陣列基板810透過導電膠電性連接電路板820_1~820_P。由於陣列基板810的架構相似於第1圖的陣列基板110S的架構，故不再贅述。另外，電路板820_1~820_P的特性相似於第5圖的電路板520的特性，故不再贅述。

在本實施例中，電路板820_1~820_P之至少一者具有空接墊(dummy pad)。舉例而言，電路板820_2具有空接墊PC1，電路板820_P具有空接墊PC2。本揭露並不限定空接墊的位置。在第8圖中，電路板820_2的空接墊PC1大約位於處理單元821_2的中間，而電路板820_P的空接墊PC2大約位於處理單元821_P的右側。另外，本揭露並不限定每一電路板的空接墊數量。在一些實施例中，電路板820_1~820_P之至少一者可能具有更多的空接墊。

由於空接墊PC1及PC2的特性相似，故以電路板820_2為例，說明空接墊PC1的作用。在一些實施例中，當處理單元821_2無法透過有缺陷的走線或是有缺陷的接墊電性連接陣列基板810時，處理單元821_2可利用空接墊PC1電性連接陣列基板810。在一些實施例中，當處理單元821_2並未透過空接墊PC1輸出信號予陣列基板810時，處理單元821_2設定空接墊PC1為高阻抗(high-Z)狀態。

第9圖為本揭露之處理單元的示意圖。處理單元900包括一類比電路(analog engineer)910、一微控制電路(MCU)920、一觸控感測電路(touch sensing circuit)930、一顯示驅動電路(display driving circuit)940、一高阻抗電路(High-Z circuit)950、一暫存器設定電路(register setting circuit)960、開關971~973以及一接墊980。在一些實施例中，處理單元900可為前述實施例中的處理單元，例如可為第5圖的處理單元521或是第8圖的處理單元821_1~821_P之任一者。

在一顯示期間，微控制電路920透過一控制信號SC，控制類比電路910致能一觸發信號SO2。顯示驅動電路940根據觸發信號SO2，產生一顯示信號SD。此時，微控制電路920驅動暫存器設定電路960，使得暫存器設定電路960致能一切換信號B。因此，開關972導通，用以傳送顯示信號SD予接墊980。在一可能實施例中，處理單元900作為第5圖的處理單元521。在此例中，接墊980電性耦接第5圖的陣列基板510的接墊PD ₁。在此例中，次畫素111的電極E _{11_1}接收顯示信號SD。

在一感測期間，微控制電路920透過控制信號SC，控制類比電路910致能一觸發信號SO1。觸控感測電路930根據觸發信號SO1，產生一感測信號ST。在感測期間，微控制電路920驅動暫存器設定電路960，使得暫存器設定電路960致能一切換信號A。因此，開關971導通，用以傳送感測信號ST予接墊980。在一可能實施例中，處理單元900作為第5圖的處理單元521。在此例中，接墊980電性耦接第5圖的陣列基板510的感測接墊S1。在此例中，感測電極SE接收感測信號ST。

在其它實施例中，當接墊980作為一空接墊時，微控制電路920驅動暫存器設定電路960，使得暫存器設定電路960致能一切換信號C。因此，開關973導通。高阻抗電路950設定接墊980為高阻抗狀態。

在一可能實施例中，暫存器設定電路960具有兩暫存器(未顯示)。微控制電路920設定暫存器設定電路960的兩暫存器的數值。暫存器設定電路960根據內部的兩暫存器的數值，致能切換信號A~C之一者。舉例而言，當微控制電路920設定暫存器設定電路960的兩暫存器的數值為01時，暫存器設定電路960致能切換信號A。當微控制電路920設定暫存器設定電路960的兩暫存器的數值為10時，暫存器設定電路960致能切換信號B。當微控制電路920設定暫存器設定電路960的兩暫存器的數值為00時，暫存器設定電路960致能切換信號C。

綜上所述，依據一些實施例，藉由調整感測信號線和信號線的位置，可對應調整陣列基板上的感測接墊和接墊的位置。依據一些實施例，在俯視圖中，感測信號線位於兩相鄰信號線之間，可增加相鄰信號線之間的距離，使得陣列基板(如510)上相鄰接墊(如PD ₂及PD ₃)之間的距離增加。並且，與陣列基板電性連接的電路板(如520)上對應的相鄰接墊(如PA ₂及PA ₃)之間的距離也增加， 如此，可降低接墊(如PA ₂及PA ₃)與處理單元(如521)之間的走線長度，且降低走線的阻抗。因此，可提昇感測電極的電性表現以及製程良率穩定，進而提高整體電子裝置的可靠度。

雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本揭露實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100、500、600、800:電子裝置 110、712:基板 110S、510、610、710S、810:陣列基板 520、620_1~620_P、630、820_1~820_P:電路板 SE1、SE2:感測電極 RP1、RP2:畫素列 PIX ₁₁~PIX _1N、PIX _M1~PIX _MN:畫素 D1~D3:方向 E _{11_1}~E _{11_3}、E _{1N_1}~E _{1N_3}、E _{M1_1}~E _{M1_3}、E _{MN_1}~E _{MN_3}:電極 LN ₁~LN _K:信號線 LS1、LS2:感測信號線 PD ₁~PD _K、PA ₁~PA _K、PB、980:接墊 S1、S2、SA1:感測接墊 PC1、PC2:空接墊 511、611、612:閘極驅動器 GL ₁~GL _M:閘極線 111~113:次畫素 521、621_1~621_P、821_1~821_P:處理單元 631:電源電路 632:時序控制器 633:電壓轉換器 711、724:偏光片 713、715、717、719、721:絕緣層 714:第一導電層 716:第二導電層 718:共通電極 720:第三導電層 722:液晶層 723:彩色濾光基板 725:蓋板層 910:類比電路 920:微控制電路 930:觸控感測電路 940:顯示驅動電路 950:高阻抗電路 960:暫存器設定電路 971~973:開關 DS1~DS4:距離 W21~W28、W41~W48:寬度 A ₁~A _K、AS1:導電膠 AA:主動區 NA:週邊區

第1圖為本揭露之電子裝置的示意圖。 第2圖為本揭露之電子裝置的另一示意圖。 第3圖為本揭露之電子裝置的另一示意圖。 第4圖為本揭露之電子裝置的另一示意圖。 第5圖為本揭露之電子裝置的另一示意圖。 第6圖為本揭露之電子裝置的另一示意圖。 第7圖為本揭露之閘極線、信號線、感測電極、感測信號線之間的關係示意圖。 第8圖為本揭露之電子裝置的另一示意圖。 第9圖為本揭露之處理單元的示意圖。

100:電子裝置

110:基板

110S:陣列基板

SE1、SE2:感測電極

RP1、RP2:畫素列

PIX₁₁~PIX_1N、PIX_M1~PIX_MN:畫素

D1~D3:方向

E_{11_1}~E_{11_3}、E_{1N_1}~E_{1N_3}、E_{M1_1}~E_{M1_3}、E_{MN_1}~E_{MN_3}:電極

LN₁~LN_K:信號線

LS1、LS2:感測信號線

PD₁~PD_K:接墊

S1、S2:感測接墊

111~113:次畫素

DS1~DS4:距離

AA:主動區

NA:週邊區

Claims (9)

1. 一種觸控顯示裝置，其特徵在於：一基板；一第一電極，設置於該基板上；一第二電極，設置於該基板上，並和該第一電極在一第一方向上為相鄰；一第一信號線，電性連接該第一電極；一第二信號線，電性連接該第二電極；一感測電極；一感測信號線，電性連接該感測電極，在一俯視圖中，該感測信號線在該第一方向上設置於該第一信號線和該第二信號線之間；一第一接墊，設置在該基板上；一第二接墊，設置在該基板上；以及一感測接墊，設置在該基板上，其中該第一接墊電性連接該第一信號線，該第二接墊電性連接該第二信號線，該感測接墊電性連接該感測信號線。
2. 如請求項1之觸控顯示裝置，其中在該第一方向上，該感測接墊設置在該第一接墊和該第二接墊之間。
3. 如請求項1之觸控顯示裝置，更包括：一第三信號線；一第三接墊；以及一第三電極，和該第一電極在該第一方向上為相鄰，其中該第三 電極經由該第三信號線電性連接該第三接墊，其中在該俯視圖中，該第一接墊和該第二接墊在該第一方向上的距離該第一接墊和該第三接墊在該第一方向上的距離。
4. 如請求項1之觸控顯示裝置，其中在該俯視圖中，在該第一方向上，該感測接墊的寬度大於該第一接墊的寬度。
5. 如請求項1之觸控顯示裝置，更包括：一處理單元，其中該第一接墊、該第二接墊以及該感測接墊電性連接該處理單元。
6. 如請求項1之觸控顯示裝置，其中該感測接墊在該第一方向上不對齊該第一接墊。
7. 如請求項1之觸控顯示裝置，其中該感測電極和該第一電極位於不同層。
8. 如請求項1之觸控顯示裝置，其中該第一信號線和該感測信號線位於不同層。
9. 如請求項1之觸控顯示裝置，其中在該俯視圖中，該感測電極重疊該第一電極和該第二電極。

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