JP2008170758A - 表示装置及びこれを搭載した電子機器 - Google Patents

Abstract

【課題】電源回路に必要なコンデンサをガラス基板上に形成しても、ガラス基板の周縁面積を増大させない表示装置を提供する。
【解決手段】アクティブマトリクス基板１０１と、前記アクティブマトリクス基板１０１に対向して配置された対向基板９１２とからなる液晶表示装置９１０であって、前記アクティブマトリクス基板１０１に、外部から入力された電源電位から所定の電源電位を生成する電源回路３０４と、前記電源回路３０４に接続された第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３と、前記対向基板９１２との電気的接続を行なう対向導通部３３０とを薄膜形成技術により形成し、前記第１のフライングキャパシタ５０１−１、前記第３のフライングキャパシタ５０１−３と前記対向導通部３３０は、前記薄膜形成による積層方向に重畳する領域を有して形成されている。
【選択図】図２

Description

本発明は、表示装置に関し、特に、対向配置された２枚の基板から構成された表示装置であって、該基板に電源回路を形成した表示装置とこれを搭載した電子機器に関する。

近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスタ（ＴＦＴ）回路を形成する、いわゆるSystem On Glass（ＳＯＧ）技術がさかんに開発されており、量産されつつあるが、表示装置においてガラス基板上に内蔵することでメリットの大きい回路としてＤＣＤＣコンバータ回路があげられる。すなわち、外部回路からは比較的低電圧（例えば５Ｖ未満）の電源及び信号のみをガラス基板上の回路にあたえ、ガラス基板上のＤＣＤＣコンバータ回路によって比較的高電圧（例えば８Ｖ以上）の電源を生成し、ガラス基板上の回路に供給するのである。このような構成によって外部回路を構成するＩＣを中低耐圧プロセスで製造することができるのでコストが安くなる。

ＤＣＤＣコンバータ回路としては現在、チャージポンプ回路が最もよく用いられている。チャージポンプ回路はポンピングパルス信号で駆動されるフライングキャパシタと出力電源を安定化させるバイパスコンデンサの２種類のコンデンサを必要とするが、これらのコンデンサは、従来、外付け部品としてガラス基板の外部に実装されていた。このような構成例として特許文献１などがあげられる。

特開２００４−２２６７８６号公報

コンデンサをガラス基板外に外付けすることは部品点数の増加および実装工数の増加などによるコストアップに繋がり、また、実装端子数も増えることから信頼性上も好ましくない。

しかしながら、ＤＣＤＣコンバータ回路が安定してかつ効率的に動作するためにはフライングキャパシタ及びバイパスコンデンサの容量は一定以上必要であって、消費電力等により異なるが少なくとも数１０ｐＦから多い場合は数μＦの容量が必要になる。このように大きなサイズのコンデンサをＳＯＧ技術によりガラス基板上の周縁部に形成すると非常に大きな面積が必要となるため、表示装置の周縁部のサイズが増大するという問題を従来の技術では有していた。

本発明のある態様によれば、表示用第１基板（アクティブマトリクス基板１０１又はアクティブマトリクス基板１０１'）と、前記表示用第１基板に対向して配置された表示用第２基板（対向基板９１２）と、を備えた表示装置（液晶表示装置９１０又は液晶表示装置９１０'）であって、前記表示用第１基板に、該基板外部から入力された電源電位から所定の電源電位を生成する電源回路（電源回路３０４）と、前記電源回路に接続されたコンデンサ（第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３又はバイパスコンデンサ５０２'−１，５０２'−２）と、前記表示用第２基板との電気的接続を行なう対向導通部（対向導通部３３０又は対向導通部３３０'）とを薄膜形成技術により形成し、前記コンデンサと前記対向導通部は、前記薄膜形成技術により形成された薄膜の積層方向に互いに重畳する領域を有して形成されたことを特徴する。

対極導通部の大きさはプロセス上の要請、すなわち対極導通材の最小描画サイズ・描画アライメント精度等によって最低サイズが決まり、一般的な製造装置を用いる場合は約５００μｍ角程度の面積を必要とするので、この部位に前記コンデンサーを平面的に重なるように形成すれば周縁部のサイズ増大を抑えることができる。

さらに本発明のある態様によれば前記対向導通部には一定周期で電位が反転する反転信号が印加されてなり、前記コンデンサ（第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３）の両極の電位は前記反転信号と同一の周期・位相で反転されてなることを特徴とする。

対向導通部とコンデンサを前記のように平面的に重ねるとコンデンサと対向導通部の間の容量が無視できず、特にコンデンサをフライングキャパシタとして用いる場合には容量分割による電位の振幅低下が問題になるが、対向導通部に印加される反転電位とフライングキャパシタのポンピングパルスの周期・位相をそろえることでこのような問題を回避できる。

さらに本発明のある態様によれば前記対向導通部には一定周期で電位が反転する反転信号が印加されてなり、前記コンデンサ（バイパスコンデンサ５０２'−１，５０２'−２）を構成する複数の電極のうち、最も前記対向導通部に近い電極（上層電極５０２Ｄ'−１，５０２Ｄ'−２）にはＤＣ電位が印加されてなることを特徴とする。

対向導通部と重ねたコンデンサをバイパスコンデンサとして使用するような場合、対向導通部をＡＣ駆動する場合にはバイパスコンデンサにノイズがのってしまうが、最も前記対向導通部に近い電極をＤＣ電位に固定してやればシールドとして機能するのでこのような影響を軽減できる。

以下、本発明を具体化した各実施形態を図面に基づいて説明する。

図１は本実施例に係る透過型の液晶表示装置９１０の斜視構成図（一部断面図）である。液晶表示装置９１０は、表示用第１基板としてのアクティブマトリクス基板１０１と表示用第２基板としての対向基板９１２とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相の液晶材料９２２を挟持してなる表示パネル９１１を含む。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、アクティブマトリクス基板１０１上の電極パッドとしての対向導通部３３０と短絡され、コモン電位が供給されるＩＴＯ膜からなる対向電極９３０が形成される。液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。

さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、面光源を成すバックライトユニット９２６が配置される。バックライトユニット９２６は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。バックライトユニット９２６はコネクタ９２９を通じて電子機器本体に接続され、電源及び制御信号を供給される。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。

また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２７が設けられ、その張り出し部９２７にある信号入力端子（実装端子群）３２０には、ＦＰＣ（可撓性基板）９２８が実装され電気的に接続されている。ＦＰＣ（可撓性基板）９２８は携帯電話機、ＰＤＡ（Personal Digital Assistant）等の電子機器本体に接続され、必要な電源、制御信号等を供給される。

またＦＰＣ（可撓性基板）９２８上には容量２．２μＦのセラミック・コンデンサよりなる２個の第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２が実装されてなり、後述する電源回路３０４に接続される。本実施例では後述する第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４）がＳＯＧ技術によりアクティブマトリクス基板１０１上に内蔵形成されているため、ＦＰＣ（可撓性基板）９２８上の実装部品数は少なくなっている。このため、部品点数が減り、部品コスト、実装コスト、ＦＰＣコスト等を軽減することができる。

図２はアクティブマトリクス基板１０１のブロック図である。アクティブマトリクス基板１０１上には、４８０本の走査線２０１−１〜２０１−４８０と１９２０本のデータ線２０２−１〜２０２−１９２０が直交して形成されており、４８０本の容量線２０３−１〜２０３−４８０は走査線２０１−１〜２０１−４８０と並行に配置されている。容量線２０３−１〜２０３−４８０は相互に短絡され、対向導通部３３０に接続され、共通電位電源回路３０６から適切な共通電位を与えられる。

走査線２０１−１〜２０１−４８０は走査線駆動回路３０１に接続されて駆動信号を与えられる。また、データ線２０２−１〜２０２−１９２０はデータ線駆動回路３０２に接続されて映像信号を与えられる。共通電位電源回路３０６、走査線駆動回路３０１、データ線駆動回路３０２、信号回路３０５は電源回路３０４から必要な電位（例えば＋９Ｖ、−４Ｖ電源等）を供給される。また走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４は信号回路３０５から必要な信号（例えばＳＰ、ＣＬＫ信号等）を供給される。データ線駆動回路３０２は信号入力端子（実装端子群）３２０から映像信号Ｄ０〜Ｄ１７も与えられる。また信号回路３０５も信号入力端子（実装端子群）３２０から必要な信号（マスタークロック、ＳＹＮＣ信号など）を与えられ、電源回路３０４も一次電源（例えば＋５Ｖ電源）を与えられる。ここで信号入力端子（実装端子群）３２０は張り出し部９２７上に配置される。一方、走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５、共通電位電源回路３０６などはアクティブマトリクス基板１０１上の対向基板９１２と重なる基板領域上にＳＯＧ技術より形成され配置される。

さらにアクティブマトリクス基板１０１上には４個の第１のフライングキャパシタ５０１−１、第２のフライングキャパシタ５０１−２、第３のフライングキャパシタ５０１−３、第４のフライングキャパシタ５０１−４が形成され、電源回路３０４に接続される。第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３を形成する薄膜は、それぞれ対向導通部３３０を形成する薄膜の領域と該薄膜形成層が積層されている方向に平面的に重なって配置される。また、電源回路３０４は信号入力端子（実装端子群）３２０の一部と接続され、＋５Ｖ電源及びＧＮＤ（０Ｖ）電位とが供給されるともに、ＦＰＣ（可撓性基板）９２８上の第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２の一端と接続される。なお、第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２の他端はＦＰＣ（可撓性基板）９２８上でＧＮＤ（０Ｖ）電位と接続される。

走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５、共通電位電源回路３０６はアクティブマトリクス基板上にＳＯＧ技術よりポリシリコン薄膜トランジスタを集積することで形成されており、後述する画素スイッチング素子４０１−ｎ−ｍと同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。

図３は図２の点線３１０部で示す画素表示領域中のｍ番目のデータ線２０２−ｍとｎ番目の走査線２０１−ｎの交差部付近の回路図である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスタよりなる画素スイッチング素子４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース電極とドレイン電極はそれぞれデータ線２０２−ｍと画素電極４０２−ｎ−ｍに接続されている。画素電極４０２−ｎ−ｍ及び同一電位に短絡される電極は容量線２０３−ｎと補助容量コンデンサ４０３−ｎ−ｍを形成し、また表示パネル９１１として組み立てられた際には液晶素子をはさんでコモン（ＣＯＭ）電極としての対向電極９３０とやはりコンデンサを形成する。

図４は本実施例での電子機器の具体的な構成を示すブロック図である。液晶表示装置９１０は図１で説明した液晶表示装置であって、外部電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８およびコネクタ９２９を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７６１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。ここで電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。

図５は図３で示した画素表示領域３１０の回路図の実際の構成を示す平面図である。図５の凡例に示す通り、各網掛けの異なる部位はそれぞれ異なる材料配線であることを示し、同じ網掛けで示した部位は同じ材料配線であることを示す。ポリシリコン薄膜（Ｐｏｌｙ−Ｓｉ）、モリブデン薄膜（Ｍｏ）、アルミ・ネオジウム合金薄膜（ＡｌＮｄ）、酸化インディウム・錫薄膜（Indium Tin Oxiced＝ＩＴＯ）の４層薄膜より構成されてなり、それぞれの層間には酸化シリコン、窒化シリコン、有機絶縁膜のいずれかあるいはそれらを積層した絶縁膜が形成される。具体的にはポリシリコン薄膜（Ｐｏｌｙ−Ｓｉ）は膜厚５０ｎｍ、モリブデン薄膜（Ｍｏ）は膜厚２００ｎｍ、アルミ・ネオジウム合金薄膜（ＡｌＮｄ）は膜厚５００ｎｍ、酸化インディウム・錫薄膜（ＩＴＯ）は膜厚１００ｎｍとする。また、ポリシリコン薄膜（Ｐｏｌｙ−Ｓｉ）とモリブデン薄膜（Ｍｏ）の間には１００ｎｍの酸化シリコン膜からなるゲート絶縁膜が形成され、モリブデン薄膜（Ｍｏ）とアルミ・ネオジウム合金薄膜（ＡｌＮｄ）の間には２００ｎｍの窒化シリコン膜と５００ｎｍの酸化シリコン膜を積層した層間絶縁膜が形成され、アルミ・ネオジウム合金薄膜（ＡｌＮｄ）と酸化インディウム・錫薄膜（ＩＴＯ）の間には２００ｎｍの窒化シリコン膜と平均１μｍの有機平坦化膜を積層した保護絶縁膜が形成され、互いの配線間を絶縁しており、適切な位置にコンタクトホールを開口することで互いに接続される。

図５で示すように、データ線２０２−ｍはアルミ・ネオジウム合金薄膜（ＡｌＮｄ）により形成され、コンタクトホールを介して画素スイッチング素子４０１−ｎ−ｍのソース電極に接続される。走査線２０１−ｎはモリブデン薄膜（Ｍｏ）で構成され、画素スイッチング素子４０１−ｎ−ｍのゲート電極を兼用する。容量線２０３−ｎは走査線２０１−ｎと同じ配線材料から構成され、画素電極４０２−ｎ−ｍは酸化インディウム・錫薄膜（ＩＴＯ）よりなり、画素スイッチング素子４０１−ｎ−ｍのドレイン電極にコンタクトホールを通じて接続される。また、画素スイッチング素子４０１−ｎ−ｍのドレイン電極はリンを高濃度ドープされたｎ＋型ポリシリコン薄膜よりなる容量部電極６０５にも接続され、容量線２０３−ｎと平面的に重なって補助容量コンデンサ４０３−ｎ−ｍを構成する。

図６は図５のＡ−Ａ'線部における画素スイッチング素子４０１−ｎ−ｍの断面構造を示す図である。なお、図を見やすくするために縮尺は一定でない。アクティブマトリクス基板１０１は無アルカリガラスよりなる厚さ０．６ｍｍの絶縁基板であって、その上に２００ｎｍの窒化シリコン膜と３００ｎｍの酸化シリコン膜を積層した下地絶縁膜６０１を介してポリシリコン薄膜よりなるシリコンアイランド６０２が配置され、走査線２０１−ｎはシリコンアイランド６０２と前述のゲート絶縁膜６０６を挟んで上方に配置される。走査線２０１−ｎとオーバーラップする領域ではシリコンアイランド６０２はリンイオンが全く、あるいはごく低濃度しかドープされていない真性半導体領域６０２Ｉであり、その左右にリンイオンが低濃度にドープされた比抵抗２０ｋΩ程度のｎ−領域６０２Ｌが存在し、さらにその左右にリンイオンが高濃度にドープされた比抵抗１ｋΩ程度のｎ＋領域６０２Ｎが存在する、ＬＤＤ（Lightly Doped Drain）構造である。左右のｎ＋領域６０２Ｎはコンタクトホールを介してソース電極６０３、ドレイン電極６０４と接続しており、ソース電極６０３はデータ線２０２−ｍと、ドレイン電極６０４は画素電極４０２−ｎ−ｍとそれぞれ接続している。

図７は図５のＢ−Ｂ'線部における補助容量コンデンサ４０３−ｎ−ｍの部分断面図であり、ドレイン電極６０４と繋がる容量部電極６０５と容量線２０３−ｎがゲート絶縁膜６０６を挟んで重畳することで蓄積容量を形成している。

図８はアクティブマトリクス基板１０１上に形成された対向導通部３３０及び第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３の平面図である。凡例は図５と同じである。共通電位配線３３５はコンタクトホールを介して酸化インディウム・錫薄膜（ＩＴＯ）よりなる対向導通部３３０と接続される。モジュール化される際はこの対向導通部３３０上に導電性ペーストをディスペンサーで塗布し、対向基板９１２上のコモン（ＣＯＭ）電極としての対向電極９３０と接続される。対向導通部３３０の下層に平面的に重畳して第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３が形成配置される。対向導通部３３０の面積は導電性ペーストを塗布するディスペンサーの性能（導電性ペーストの最小塗布寸法・合わせ制度）によって規定され、本実施例では５００μｍ角である。

図９は図８のＣ−Ｃ'線部における対向導通部３３０、第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３の構造を示した断面図である。共通電位配線３３５はアルミ・ネオジウム合金（ＡｌＮｄ）よりなり、コンタクトホール３３５Ｃを介して画素電極４０２−ｎ−ｍを形成する膜と同一の酸化インディウム・錫薄膜（ＩＴＯ）よりなる対向導通部３３０と接続される。対向導通部３３０下には走査線２０１及び容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜よりなる上層電極５０１Ｂ−１及び上層電極５０１Ｂ−３が形成配置され、それとゲート絶縁膜と同一の膜で構成される容量絶縁膜５０１Ｃ−１，５０１Ｃ−３を挟んで、下層電極５０１Ａ−１及び下層電極５０１Ａ−３が形成配置されてコンデンサを形成している。ここで下層電極５０１Ａ−１及び下層電極５０１Ａ−３は画素スイッチング素子４０１−ｎ−ｍを構成するシリコンアイランド６０２と同一の膜で構成され、リンを高濃度でドーズされて比抵抗１ｋΩとなったｎ＋シリコン薄膜である。下層電極５０１Ａ−１、下層電極５０１Ａ−３、上層電極５０１Ｂ−１、上層電極５０１Ｂ−３はいずれもコンタクトホール３３６Ｃを介してアルミ・ネオジウム合金（ＡｌＮｄ）よりなる配線３３６−１〜３３６−４と接続され、これらの配線は電源回路３０４と接続される。

なお、第２のフライングキャパシタ５０１−２、第４のフライングキャパシタ５０１−４も同様の膜で構成された上層電極５０１Ｂ−２，５０１Ｂ−４と下層電極５０１Ａ−２，５０１Ａ−４と容量絶縁膜５０１Ｃ−２，５０１Ｃ−４で構成されてなるが、対向導通部３３０と平面的に重畳していない部位に形成配置される。

また、本実施例では上層電極５０１Ｂ−１〜５０１Ｂ−４を走査線２０１及び容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜で構成し、下層電極５０１Ａ−１〜５０１Ａ−４を画素スイッチング素子４０１−ｎ−ｍを構成するシリコンアイランド６０２と同一の膜で構成し、容量絶縁膜５０１Ｃ−１〜５０１Ｃ−４をゲート絶縁膜と同一の膜で構成したが、上層電極５０１Ｂ−１〜５０１Ｂ−４をデータ線２０２を構成するアルミ・ネオジウム合金（ＡｌＮｄ）と同一の膜で構成し、下層電極５０１Ａ−１〜５０１Ａ−４を走査線２０１及び容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜で構成し、容量絶縁膜５０１Ｃ−１〜５０１Ｃ−４を層間絶縁膜と同一の膜で構成してもよい。この場合、単位面積当りの容量は少なくなるが、周波数特性は良くなるので、どちらを選択するかは必要とする容量、動作速度等から決めればよい。

対向導通部３３０は導電ペーストの径、合わせ精度などから一定以上のサイズ（例えば、約５００μｍ角）である必要がある。本実施例ではその対向導通部３３０に重畳させて第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３を形成配置しているため、内蔵駆動回路の形成に必要とする面積がより小さくすることができた。このため、フライングキャパシタの外付け部品を減らしてコスト削減・高信頼性を達成するとともにより額縁の小さい液晶表示装置を実現できる。

また、本実施例では図５、図６、図７で示した画素部と同一の導電膜、絶縁膜を用いてフライングキャパシタ５０１を形成して、画素トランジスタと同じ工程でコンデンサを基盤上に内蔵形成しているので、製造コストが上昇することがない。

図１０は電源回路３０４の回路図である。信号回路３０５より供給されたポンピングパルス信号ＰＣＬＫは第１インバーター回路５２１Ａ、第２インバーター回路５２２Ａ、第４インバーター回路５２１Ｂ、第５インバーター回路５２２Ｂにそれぞれ入力される。第２インバーター回路５２２Ａの出力は第３インバーター回路５２３Ａに、第５インバーター回路５２２Ｂの出力は第６インバーター回路５２３Ｂに接続される。第１インバーター回路５２１Ａの出力は第１のフライングキャパシタ５０１−１の一端に接続され、同様に第３インバーター回路５２３Ａ、第４インバーター回路５２１Ｂ、第６インバーター回路５２３Ｂの出力はそれぞれ第２のフライングキャパシタ５０１−２、第３のフライングキャパシタ５０１−３、第４のフライングキャパシタ５０１−４の一端にそれぞれ接続される。第１インバーター回路５２１Ａ、第２インバーター回路５２２Ａ、第３インバーター回路５２３Ａ、第４インバーター回路５２１Ｂ、第５インバーター回路５２２Ｂ、第６インバーター回路５２３Ｂの電源はＦＰＣ（可撓性基板）９２８を通じて外部より供給されるＧＮＤ電位及び＋５Ｖ電位と接続される。

第１のフライングキャパシタ５０１−１の他端のノード１Ａは第１ｐ型スイッチングトランジスタ５３１Ａのドレイン電極と第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａのドレイン電極と第２ｐ型スイッチングトランジスタ５３２Ａのゲート電極と第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのゲート電極にそれぞれ接続される。第２のフライングキャパシタ５０１−２の他端のノード２Ａは第２ｐ型スイッチングトランジスタ５３２Ａのドレイン電極と第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのドレイン電極と第１ｐ型スイッチングトランジスタ５３１Ａのゲート電極と第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａのゲート電極にそれぞれ接続される。第３のフライングキャパシタ５０１−３の他端のノード１Ｂは第３ｎ型スイッチングトランジスタ５３１Ｂのドレイン電極と第３ｐ型スイッチングトランジスタＴＦＴ５３３Ｂのドレイン電極と第４ｎ型スイッチングトランジスタ５３２Ｂのゲート電極と第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのゲート電極にそれぞれ接続される。第４のフライングキャパシタ５０１−４の他端のノード２Ｂは第４ｎ型スイッチングトランジスタ５３２Ｂのドレイン電極と第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのドレイン電極と第３ｎ型スイッチングトランジスタ５３１Ｂのゲート電極と第３ｐ型スイッチングトランジスタＴＦＴ５３３Ｂのゲート電極にそれぞれ接続される。第１ｐ型スイッチングトランジスタ５３１Ａと第２ｐ型スイッチングトランジスタ５３２Ａのソース電極はＦＰＣ（可撓性基板）９２８を通じてＧＮＤ電位（±０Ｖ）を供給される。第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｎ型スイッチングトランジスタ５３２Ｂのソース電極はＦＰＣ（可撓性基板）９２８を通じて＋５Ｖ電位を供給される。第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａと第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのソース電極は第１のバイパスコンデンサ５０２−１の一端に接続され（ノード３Ａとする）、さらに走査線駆動回路３０１に接続されて−４Ｖ電源を供給する。第３ｐ型スイッチングトランジスタＴＦＴ５３３Ｂと第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのソース電極は第２のバイパスコンデンサ５０２−２の一端に接続され（ノード３Ｂとする）、さらに走査線駆動回路３０１、データ線駆動回路３０２、信号回路３０５、共通電位電源回路３０６に接続されて各回路に＋９Ｖ電源を供給する。

このように構成することで、ポンピングパルス信号ＰＣＬＫがＨｉｇｈ（５Ｖ）の場合、第１インバーター回路５２１Ａ及び第４インバーター回路５２１Ｂからの出力はＬｏｗ（０Ｖ）で、第３インバーター回路５２３Ａ及び第６インバーター回路５２３Ｂからの出力はＨｉｇｈ（５Ｖ）であって、ノード１Ａの電位は−５＋ΔＶ１Ａ、ノード２Ａの電位は０＋ΔＶ２Ａ、ノード１Ｂの電位は５−ΔＶ１Ｂ、ノード２Ｂの電位は１０−ΔＶ２Ｂとなり、第１ｐ型スイッチングトランジスタ５３１Ａと第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａと第４ｎ型スイッチングトランジスタ５３２Ｂと第３ｐ型スイッチングトランジスタＴＦＴ５３３ＢがＯＦＦし、第２ｐ型スイッチングトランジスタ５３２Ａと第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａと第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｐ型スイッチングトランジスタＴＦＴ５３４ＢがＯＮする。ここでノード１Ａからノード３Ａへ電位−５＋ΔＶ１Ａ＋ΔＶ１が供給され、ノード２Ｂからノード３Ｂへ電位１０−ΔＶ２Ｂ−ΔＶ２が供給される。

ポンピングパルス信号ＰＣＬＫがＬｏｗ（５Ｖ）になると第１インバーター回路５２１Ａ及び第４インバーター回路５２１Ｂからの出力はＨｉｇｈ（５Ｖ）で、第３インバーター回路５２３Ａ及び第６インバーター回路５２３Ｂからの出力はＬｏｗ（０Ｖ）であって、ノード１Ａの電位は０＋ΔＶ１Ａ'、ノード２Ａの電位は−５＋ΔＶ２Ａ'、ノード１Ｂの電位は１０−ΔＶ１Ｂ'、ノード２Ｂの電位は５−ΔＶ２Ｂ'となり、第１ｐ型スイッチングトランジスタ５３１Ａと第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａと第４ｎ型スイッチングトランジスタ５３２Ｂと第３ｐ型スイッチングトランジスタＴＦＴ５３３ＢがＯＮし、第２ｐ型スイッチングトランジスタ５３２Ａと第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａと第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｐ型スイッチングトランジスタＴＦＴ５３４ＢがＯＦＦする。ここでノード２Ａからノード３Ａへ電位−５＋ΔＶ２Ａ＋ΔＶ１'が供給され、ノード１Ｂからノード３Ｂへ電位１０−ΔＶ１Ｂ−ΔＶ２'が供給される。

ここでΔＶ１Ａ，ΔＶ１Ｂ，ΔＶ２Ａ，ΔＶ２Ｂ，ΔＶ１Ａ'，ΔＶ１Ｂ'，ΔＶ２Ａ'，ΔＶ２Ｂ'，ΔＶ１，ΔＶ２，ΔＶ１'，ΔＶ２'は第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４及び第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２の容量が十分大きく、ポンピングパルス信号ＰＣＬＫが十分早く、ノード１Ａとノード２Ａ間及びノード１Ｂとノード２Ｂ間の位相ズレが無視できる場合は各スイッチングトランジスタ及びインバーター回路を構成するトランジスタのチャネル抵抗、実装抵抗、配線抵抗等による電圧ドロップ分であって、本実施例では全て同じ０．５Ｖになるように設計している。すなわち、ポンピングパルス信号ＰＣＬＫがＨｉｇｈであってもＬｏｗであっても、ノード３Ａには−４Ｖが、ノード３Ｂには＋９Ｖが供給され、ＤＣＤＣコンバータとして機能することになる。

図１０で説明した各スイッチングトランジスタ及びインバーター回路を構成するトランジスタはポリシリコンを用いた薄膜トランジスタであって、画素スイッチング素子４０１−ｎ−ｍと同一の膜で構成され、同一の製造工程で製造される。ただし、ｐ型トランジスタに関してはポリシリコンにドープされるイオン種が異なる。

なお、ＤＣＤＣコンバータの構成は本実施例の構成に限定されるものではなく、既知のあらゆるＤＣＤＣコンバータの構成と組み合わせて差し支えない。また本実施例では共通電位電源回路３０６から出力され、共通電位配線３３５、対向導通部３３０、容量線２０３−１〜２０３−４８０、対向導通部３３０、対向電極９３０に印加される電位は０−５Ｖの反転信号であって、いわゆる対極ＡＣ駆動が実施される。ここで共通電位電源回路３０６から出力される信号と、ポンピングパルス信号ＰＣＬＫは互いに位相が１８０度反転した反転信号である。このように構成すると、対向導通部３３０とノード１Ａ、ノード１Ｂの電位及びポンピングパルス信号ＰＣＬＫを示すタイミングチャートは図１１のようになる。ここでｔ１はいわゆる１Ｈ期間であって、本実施例ではｔ１＝３５μ秒である。

このように構成すると、対向導通部３３０のＡＣ電位と、対向導通部３３０下に形成されたコンデンサのＡＣ電位とは同一の位相を有する。このため、ポンピングパルス信号ＰＣＬＫが反転した際にノード１Ａ、ノード１Ｂと対向導通部３３０の容量があることで容量分割によってノード１Ａ、ノード１Ｂの振幅が低下することがない。従って、例えば第２のフライングキャパシタ５０１−２、第４のフライングキャパシタ５０１−４を対向導通部３３０下に形成する場合に比べ、電源回路３０４の効率が高くなるというメリットを有するのである。

図１２は第２の実施例に係る透過型の液晶表示装置９１０'の斜視構成図（一部断面図）であって、第１の実施例における図１に相当する図である。以下、図１と相違する点を中心に説明する。

本実施例の図１２では図１でのＦＰＣ（可撓性基板）９２８に変わり、ＦＰＣ（可撓性基板）９２８'が張り出し部９２７にある信号入力端子（実装端子群）３２０に実装される。ＦＰＣ（可撓性基板）９２８'上にはバイパスコンデンサは実装されておらず、これによって第１の実施例のＦＰＣ（可撓性基板）９２８より安価に構成されている。また、アクティブマトリクス基板１０１にかわり、表示用第１基板としてのアクティブマトリクス基板１０１'を用いている。説明した以外の点において、図１と同じ部分には、同じ番号を付与することで説明を省略する。

図１３は本実施例に係るアクティブマトリクス基板１０１'のブロック図であって、第１の実施例における図２に相当する図である。以下、図２と相違する点を中心に説明する。アクティブマトリクス基板１０１'上には４個のフライングキャパシタ５０１'−１〜５０１'−４がＳＯＧ技術により形成されてなり、さらに２個のバイパスコンデンサ５０２'−１，５０２'−２もまた、アクティブマトリクス基板１０１'上にＳＯＧ技術により形成されてなる。

アクティブマトリクス基板１０１'上は電極パッドとしての対向導通部３３０'が形成配置され、対向導通部３３０'と２個のバイパスコンデンサ５０２'−１，５０２'−２は平面的に重畳して形成配置される。ここで対向導通部３３０'は共通電位電源回路３０６に接続され、共通電位を対向基板９１２上の対向電極９３０と導通させるための電極パット部である。

一方で本実施例では４個のフライングキャパシタ５０１'−１〜５０１'−４と対向導通部３３０'は平面的に重なることはない。尚、説明した以外の点において、図２と同じ部分には同じ番号を付与することで説明を省略する。また、画素回路図に関しては第１実施例の図３、画素部平面図に関しては第１実施例の図５、画素部断面図は第１実施例の図６及び図７となんら相違ないのでこれも説明は省略する。

図１４は対向導通部３３０'及びバイパスコンデンサ５０２'−１，５０２'−２の平面図である。凡例は図５と同じであるので省略する。共通電位配線３３５はコンタクトホールを介して酸化インディウム・錫薄膜よりなる対向導通部３３０'と接続される。モジュール化される際はこの対向導通部３３０'上に導電性ペーストをディスペンサーで塗布し、対向基板９１２上のコモン（ＣＯＭ）電極としての対向電極９３０と接続される。対向導通部３３０'と平面的に重なってバイパスコンデンサ５０２'−１，５０２'−２が形成配置される。

図１５は図１４のＤ−Ｄ'線部における対向導通部３３０'、バイパスコンデンサ５０２'−１，５０２'−２の断面図である。共通電位配線３３５はアルミ・ネオジウム合金（ＡｌＮｄ）よりなり、コンタクトホール３３５Ｃを介して画素電極４０２−ｎ−ｍを形成する膜と同一の酸化インディウム・錫薄膜よりなる対向導通部３３０'と接続される。対向導通部３３０'下にはデータ線２０２を構成するアルミ・ネオジウム合金（ＡｌＮｄ）と同一の膜で構成される上層電極５０２'Ｄ−１，５０２'Ｄ−２が配置され、その下層に層間絶縁膜と同一の膜で構成される上層容量絶縁膜５０２'Ｅ−１，５０２'Ｅ−２が配置され、そのさらに下層に走査線２０１及び容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜よりなる中層電極５０２'Ｂ−１，５０２'Ｂ−２が配置され、そのさらに下層にゲート絶縁膜と同一の膜で構成される下層容量絶縁膜５０２'Ｃ−１，５０２'Ｃ−２が配置され、そのさらに下層に画素スイッチング素子４０１−ｎ−ｍを構成するシリコンアイランド６０２と同一の膜で構成され、リンを高濃度でドーズされて比抵抗１ｋΩとなったｎ＋シリコン薄膜である下層電極５０２'Ａ−１，５０２'Ａ−２が配置されている。ここで上層電極５０２'Ｄ−１，５０２'Ｄ−２と下層電極５０２'Ａ−１，５０２'Ａ−２はそれぞれＧＮＤ電位（ＧＮＤ配線３３７）と短絡されており、それぞれが中層電極５０２'Ｂ−１，５０２'Ｂ−２との間に容量を形成する。中層電極５０２'Ｂ−１，５０２'Ｂ−２はコンタクトホール３３６Ｃを介してアルミ・ネオジウム合金（ＡｌＮｄ）よりなる配線３３６−１，３３６−３で電源回路３０４と接続され、＋９Ｖ及び−４Ｖ電源と接続される。このようないわゆるサンドイッチ構造のコンデンサで構成することで単位面積当りの容量が大きくなり、回路面積が小さくなる。また、上層電極５０２'Ｄ−１，５０２'Ｄ−２がＧＮＤ電位に接続されて、ＤＣ電位に固定されることでシールドとして機能し、中層電極５０２'Ｂ−１，５０２'Ｂ−２と対向導通部３３０'間の容量が非常に小さくなるため、対向導通部３３０'に印加される電位が反転する、コモン反転駆動法を用いても中層電極５０２'Ｂ−１，５０２'Ｂ−２に接続される＋９Ｖ及び−４Ｖ電源配線が容量結合で電位が変動する量がごく少なくて済む。

本実施例の電源回路３０４の回路図は図１０と同様であり、第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４をフライングキャパシタ５０１'−１〜５０１'−４に、第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２をバイパスコンデンサ５０２'−１，５０２'−２に、それぞれ置き換えるだけで他は全く同一であって動作についても同様であるので説明は省略する。

また、本実施例の液晶表示装置９１０'を用いた電子機器については第１の実施例の図４と同様であって液晶表示装置９１０を液晶表示装置９１０'に置き換えるだけであるので説明は省略する。

本実施例においては対向導通部３３０'を一箇所とし、一つの対向導通部３３０'下に２個のバイパスコンデンサ５０２'−１，５０２'−２を配置したが、対向導通部３３０'を二箇所として例えば画素表示領域３１０の対角に配置し、一つの対向導通部に一つのバイパスコンデンサ５０２'を配置するようにしてもよい。また、対向導通部３３０'を三箇所以上とし、フライングキャパシタ５０１'のうちの幾つかあるいは全てを対向導通部３３０'下に配置しても良い。

本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）などの液晶表示装置に利用しても構わないし、全透過型のみならず全反射型、反射透過兼用型であっても構わない。また、駆動回路をガラス基板上に全て内蔵した完全駆動回路内蔵型の液晶表示装置のみならず、部分的に駆動回路をガラス基板上に内蔵し、その他はドライバーＩＣによって駆動される部分回路内蔵型液晶表示装置に用いても構わない。この際、ドライバーＩＣは外部に設けても良いし、ＦＰＣ上に実装するＣＯＦ（Chip On Film）実装、ガラス基板上に実装するＣＯＧ（Chip On Glass）実装、いずれであっても差し支えない。

本発明の実施例に係る液晶表示装置９１０の斜視図。 本発明の第１の実施例に係るアクティブマトリクス基板１０１の構成図。 本発明の実施例に係るアクティブマトリクス基板１０１の画素回路図。 本発明の電子機器の実施例を示すブロック図。 本発明の実施例に係るアクティブマトリクス基板１０１の画素部の平面図。 図５のＡ−Ａ'線部に沿った断面図。 図５のＢ−Ｂ'線部に沿った断面図。 本発明の第１の実施例に係る対向導通部３３０、第１のフライングキャパシタ５０１−１、第３のフライングキャパシタ５０１−３の平面図。 図８のＣ−Ｃ'線部に沿った断面図。 本発明の実施例に係る電源回路３０４の回路図。 本発明の第１の実施例の電源回路３０４のタイミングチャート。 本発明の第２の実施例に係る液晶表示装置９１０'の構成図。 本発明の第２の実施例に係るアクティブマトリクス基板１０１'の構成図。 本発明の第２の実施例に係る対向導通部３３０'、バイパスコンデンサ５０２'−１，５０２'−２の平面図。 図１４のＤ−Ｄ'線部に沿った断面図。

符号の説明

１Ａ，１Ｂ，２Ａ，２Ｂ，３Ａ，３Ｂ…ノード、１０１'，１０１…表示用第１基板としてのアクティブマトリクス基板、２０１，２０１−１〜２０１−４８０，２０１−ｎ…走査線、２０２，２０２−１〜２０２−１９２０，２０２−ｍ…データ線、２０３，２０３−１〜２０３−４８０，２０３−ｎ…容量線、３０１…走査線駆動回路、３０２…データ線駆動回路、３０４…電源回路、３０５…信号回路、３０６…共通電位電源回路、３１０…画素表示領域、３２０…信号入力端子（実装端子群）、３３０，３３０'…電極パッドとしての対向導通部、３３５…共通電位配線、３３５Ｃ，３３６Ｃ…コンタクトホール、３３６−１，３３６−２，３３６−３，３３６−４…配線、３３７…ＧＮＤ配線、４０１−ｎ−ｍ…画素スイッチング素子、４０２−ｎ−ｍ…画素電極、４０３−ｎ−ｍ…補助容量コンデンサ、５０１'，５０１，５０１'−１，５０１'−２，５０１'−３，５０１'−４…フライングキャパシタ、５０１−１…第１のフライングキャパシタ、５０１−２…第２のフライングキャパシタ、５０１−３…第３のフライングキャパシタ、５０１−４…第４のフライングキャパシタ、５０１Ａ−１，５０１Ａ−２，５０１Ａ−３，５０１Ａ−４，５０２'Ａ−１，５０２'Ａ−２…下層電極、５０１Ｂ−１，５０１Ｂ−２，５０１Ｂ−３，５０１Ｂ−４，５０２'Ｄ−１，５０２Ｄ'−１，５０２'Ｄ−２，５０２Ｄ'−２…上層電極、５０１Ｃ−１，５０１Ｃ−２，５０１Ｃ−３，５０１Ｃ−４…容量絶縁膜、５０２'，５０２'−１，５０２'−２…バイパスコンデンサ、５０２−１…第１のバイパスコンデンサ、５０２−２…第２のバイパスコンデンサ、５０２'Ｂ−１，５０２'Ｂ−２…中層電極、５０２'Ｃ−１，５０２'Ｃ−２…下層容量絶縁膜、５０２'Ｅ−１，５０２'Ｅ−２…上層容量絶縁膜、５２１Ａ…第１インバーター回路、５２１Ｂ…第４インバーター回路、５２２Ａ…第２インバーター回路、５２２Ｂ…第５インバーター回路、５２３Ａ…第３インバーター回路、５２３Ｂ…第６インバーター回路、５３１Ａ…第１ｐ型スイッチングトランジスタ、５３１Ｂ…第３ｎ型スイッチングトランジスタ、５３２Ａ…第２ｐ型スイッチングトランジスタ、５３２Ｂ…第４ｎ型スイッチングトランジスタ、５３３Ａ…第１ｎ型スイッチングトランジスタＴＦＴ、５３３Ｂ…第３ｐ型スイッチングトランジスタＴＦＴ、５３４Ａ…第２ｎ型スイッチングトランジスタＴＦＴ、５３４Ｂ…第４ｐ型スイッチングトランジスタＴＦＴ、６０１…下地絶縁膜、６０２…シリコンアイランド、６０２Ｉ…真性半導体領域、６０２Ｌ…ｎ−領域、６０２Ｎ…ｎ＋領域、６０３…ソース電極、６０４…ドレイン電極、６０５…容量部電極、６０６…ゲート絶縁膜、７６１，７８１…中央演算回路、７８０…映像処理回路、７８２…外部Ｉ／Ｆ回路、７８３…入出力機器、７８４…外部電源回路、９１０'，９１０…液晶表示装置、９１１…表示パネル、９１２…表示用第２基板としての対向基板、９２２…液晶材料、９２３…シール材、９２４…上偏光板、９２５…下偏光板、９２６…バックライトユニット、９２７…張り出し部、９２８'，９２８…ＦＰＣ（可撓性基板）、９２９…コネクタ、９３０…コモン（ＣＯＭ）電極としての対向電極、Ｄ０〜Ｄ１７…映像信号、ＰＣＬＫ…ポンピングパルス信号。

Claims (4)

1. 表示用第１基板と、前記表示用第１基板に対向して配置された表示用第２基板と、を備えた表示装置であって、
   前記表示用第１基板に、該表示用第１基板の外部から入力された電源電位から所定の電源電位を生成する電源回路と、前記電源回路に接続されたコンデンサと、前記表示用第２基板との電気的接続を行なう対向導通部と、を形成し、
   前記コンデンサと前記対向導通部とは、積層方向に互いに重畳する領域を有して形成されたことを特徴とする表示装置。
2. 前記対向導通部には一定周期で電位が反転する反転信号が印加されてなり、
   前記コンデンサの両極の電位は前記反転信号と同一の周期と位相で反転されてなることを特徴とする請求項１に記載の表示装置。
3. 前記対向導通部には一定周期で電位が反転する反転信号が印加されてなり、
   前記コンデンサを構成する複数の電極のうち、最も前記対向導通部に近い電極にはＤＣ電位が印加されてなることを特徴とする請求項１に記載の表示装置。
4. 請求項１乃至請求項３のいずれか一項に記載の表示装置を用いたことを特徴とする電子機器。

Images