JP2010039414A - 半導体装置、電気光学装置およびこれを搭載した電子機器 - Google Patents

Abstract

【課題】電源回路内蔵の表示装置で保持電位不足不良を回避する。
【解決手段】データ線駆動回路と走査線駆動回路に供給する電源回路を分離し、データ線駆動回路の消費電流による電位のドロップが走査線駆動回路出力に影響しないように構成する。また、保持電位とは逆極性の電源回路はデータ線駆動回路と走査線駆動回路で共用することでコストの上昇を抑える。
【選択図】図２

Description

本発明は例えば、半導体装置、電気光学装置およびこれを搭載した電子機器に関する。

近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスタ（ＴＦＴ）による駆動回路を形成する、いわゆる駆動回路内蔵型液晶表示装置において、ガラス基板上に電源回路（昇圧回路あるいはＤＣＤＣコンバーター）を形成することで外付け駆動ＩＣのコストを低減した表示装置が普及しつつある（例えば文献１参照）。

いわゆる中耐圧プロセスで製造された安価な駆動ＩＣを用いてＬＣＤを駆動する場合、駆動ＩＣから出力される電源あるいは信号の最大電位差は５Ｖ〜６Ｖ程度までに制限される。従ってデータ線にＩＣから印加できる電位範囲も５Ｖ程度となるので、コモン反転駆動法等を用いて極性反転駆動を行う。このとき、駆動ＩＣからの電源電位を走査線駆動回路にそのまま用いると、走査線に印加する電位振幅が画素電極電位の上下限に対して不足するために画素スイッチング素子の書き込み・保持不良となる。そこで電源回路をガラス基板上に内蔵して−１倍昇圧回路の出力を走査線駆動回路のＬＯＷ電位に用い、２倍昇圧回路を走査線駆動回路のＨＩＧＨ電位に用いることで画素スイッチング素子の書き込み・保持能力を確保することが出来る。

中耐圧ＩＣから出力できる電源電位のみでは書き込み・保持能力に問題を生ずるのはデータ線駆動回路でも同様であるので走査線駆動回路に電圧を供給する電源回路をデータ線駆動回路にも接続することがある。しかし、一般的にデータ線駆動回路は動作周波数が走査線駆動回路に比べ高く、消費電力は数倍から数１０倍になる。電源回路の出力電圧は出力インピーダンスと消費電流の積の分だけ低下するから、データ線駆動回路の消費電流が大きくなると走査線駆動回路が走査線に印加される電位振幅が低下し、画素スイッチング素子の保持特性が十分確保できなくなり、輝度低下、コントラスト低下などをまねく。これを回避するためには保持電位出力側の電源回路の出力インピーダンスを下げる必要があるが、これは回路面積の増大につながり、パネル外形を増大させる要因となる。

特開２００１−１８３７０２号公報

本発明は基板（実施形態におけるアクティブマトリクス基板１０１が対応する）上に複数の走査線（実施形態における走査線２０１，２０１−１〜２０１−４８０が対応する）と、前記複数の走査線と交差して配置される複数のデータ線（実施形態におけるデータ線２０２，２０２−１〜２０２−１９２０が対応する）と、前記複数の走査線に接続される走査線駆動回路（実施形態における走査線駆動回路３０１が対応する）と、前記複数のデータ線に接続されるデータ線駆動回路（実施形態におけるデータ線駆動回路３０２が対応する）と、前記走査線駆動回路に接続される第１の電源回路（実施形態における第１の電源回路３１１が対応する）と前記データ線駆動回路に接続される第２の電源回路（実施形態における第２の電源回路３１２が対応する）とを備えてなり、前記第１の電源回路と前記第２の電源回路は無負荷状態では略同一の電圧を出力する回路構成であることを特徴とする半導体装置を提案する。

このように構成することで、装置の大型化や画素数の増大などに伴ってデータ線駆動回路の消費電流が増大しても、走査線駆動回路から走査線へ出力される電位振幅は影響を受けないため、回路面積の増大なく画素スイッチング素子の保持特性を確保できる。

また本発明は、通常駆動中の状態において、前記第１の電源回路の出力電位の絶対値は前記第２の電源回路の出力電位の絶対値より大きいことを特徴とする半導体装置を提案する。

このように駆動状態で走査線駆動回路に接続された電源の出力電位をデータ線駆動回路に接続された電源の出力電位に比べ高くなるように能力を設定することで、より保持電位のマージンが狭く、十分な電源電圧が必要な走査線駆動回路への出力は確保しつつ、無駄に回路面積の増大をおさえることができる。

また本発明は、前記第１の電源回路と前記第２の電源回路はともにチャージポンプ型の昇圧回路であって、前記第１の電源回路と前記第２の電源回路は共通の入力電源配線（実施形態における配線ＦＶＳが対応する）に接続され、前記第１の電源回路は第１のフライングコンデンサー（実施形態におけるフライングコンデンサー９６１またはフライングコンデンサー９６２が対応する）を介して、前記第２の電源回路は第２のフライングコンデンサー（実施形態におけるフライングコンデンサー９６３またはフライングコンデンサー９６４が対応する）を介して、共通のクロック信号配線（実施形態における配線ＦＣＡまたは配線ＦＣＢが対応する）に接続されることを特徴とする半導体装置を提案する。

このように構成することで、実装端子及び駆動信号数の増大なく前述の構成を実現できるため、サイズの増大や駆動ＩＣのコストアップがない。

また本発明は、前記基板上に前記走査線駆動回路と前記データ線駆動回路の双方に接続される第３の電源回路（実施形態における第３の電源回路３１３が対応する）を備えてなり、前記第３の電源回路は前記第１の電源回路および前記第２の電源回路とは逆極性の電位を出力することを特徴とする半導体装置を提案する。

このように構成することで、走査線駆動回路でよりマージンの少ない保持電位は確保しつつ、マージンの比較的大きい書き込み電位を供給する電源回路は分割しないことで実装端子や実装コンデンサー部品数の増大を最低限度に抑えることができる。

また本発明は、前記第１の電源回路および前記第２の電源回路は−１倍の昇圧回路であり、前記第３の電源回路は＋２倍の昇圧回路であることを特徴とする半導体装置を提案する。

このように構成することで、例えば、無負荷理想状態で第１の電源回路と第２の電源回路は−５Ｖ、第３の電源回路は＋１０Ｖを出力することが可能であり、容易に走査線駆動回路でよりマージンの少ない保持電位は確保しつつ、部品数の増大を最低限度に抑えることができる。

また、前記第１の電源回路、前記第２の電源回路および前記第３の電源回路は、前記共通の入力配線、前記第１のフライングコンデンサー、前記第２のフライングコンデンサー、前記共通のクロック信号配線が形成されたＦＰＣを介して駆動ＩＣと接続されることを特徴とする半導体装置を提案する。

このように構成することで、走査線駆動回路でよりマージンの少ない保持電位は確保でき、パネル外形の増大を抑えることができる。

また本発明は、前記第１の電源回路は前記走査線駆動回路にＬＯＷ電位電源を供給し、前記第２の電源回路は前記データ線駆動回路にＬＯＷ電位電源を供給し、前記第３の電源回路は前記走査線駆動回路および前記データ線駆動回路にＨＩＧＨ電位電源を供給することを特徴とする半導体装置を提案する。

このように構成することで、走査線駆動回路とデータ線駆動回路において、マージンの少ない保持電位は確保しつつ、マージンの比較的大きい書き込み電位を供給する電源回路は分割しないことで実装端子や実装コンデンサー部品数の増大を最低限度に抑えることができる。

またさらに本発明ではこれらの半導体装置を備えている電気光学装置（実施形態における液晶表示装置９１０が対応する）と、前記電気光学装置を備えている電子機器（実施形態における電子機器１０００が対応する）を提案する。

これらの半導体装置を用いた電気光学装置では耐圧の低い安価な駆動ＩＣを用いることができるため、コストが安く、表示サイズや精細度が向上しても十分な保持特性が得られるためコントラストに優れて表示品位が良好であり、安価で大型・高精細な高品位の電子機器のディスプレイとして用いることができるのである。

以下、本発明を具体化した実施形態について図面に基づいて説明する。

［実施の形態］
図１は本実施形態に係る液晶表示装置９１０の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス装置としてのアクティブマトリクス基板１０１と対向基板９１２とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相の液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には、図示しないが、ポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが、画素に対応したカラーフィルタと、光抜けを防止してコントラストを向上させるための低反射・低透過率樹脂よりなるブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０（図２参照）と短絡されるＩＴＯ膜でなる対向電極９３０（図３参照）とが形成される。ネマティック相の液晶材料９２２と接触する面には、ポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜ラビング処理方向と直交する方向にラビング処理されている。さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、バックライトユニット９２６と導光板９２７が配置され、バックライトユニット９２６から導光板９２７に向かって光が照射され、導光板９２７はバックライトユニット９２６からの光をアクティブマトリクス基板１０１に向かって垂直かつ均一な面光源となるように光を反射屈折させることで液晶表示装置９１０の光源として機能する。バックライトユニット９２６は、本実施形態ではＬＥＤユニットであるが、冷陰極間（ＣＣＦＬ）であってもよい。バックライトユニット９２６はコネクタ９２９を通じて電子機器本体の外部電源回路７８４（図４参照）に接続され、電源を供給される。

図示しないが、さらに必要に応じて、液晶表示装置９１０の周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。

また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部１１０が設けられ、その張り出し部１１０にある信号入力端子３２０（図２参照）には、ＦＰＣ（可撓性基板）９２８及び駆動ＩＣ９２１が実装され電気的に接続されている。また駆動ＩＣ９２１はアクティブマトリクス基板１０１の駆動に必要な信号と電源を供給し、ＦＰＣ（可撓性基板）９２８は電子機器本体に接続され、外部電源回路７８４及び映像処理回路７８０（いずれも図４参照）から必要なら信号と電源を駆動ＩＣ９２１及びアクティブマトリクス基板１０１に供給する。なお、本実施例では張り出し部１１０に駆動ＩＣ９２１を実装する、ＣＯＧ（Chip On Glass）実装としたが、張り出し部１１０にはＦＰＣ（可撓性基板）９２８のみを実装し、駆動ＩＣ９２１はＦＰＣ（可撓性基板）９２８に実装するＣＯＦ（Chip On Film）実装としてもよいし、ＦＰＣ（可撓性基板）９２８に接続した基板上に実装するＣＯＢ（Chip On Board）実装としてもよい。ここで駆動ＩＣ９２１はいわゆる中耐圧プロセスを用いて製造された比較的安価なＩＣであり、その最大耐圧は６Ｖ程度である。

図２はアクティブマトリクス基板１０１のブロック図である。アクティブマトリクス基板１０１上には４８０本の走査線２０１，２０１−１〜２０１−４８０と１９２０本のデータ線２０２，２０２−１〜２０２−１９２０が直交して形成されており、４８０本の容量線２０３，２０３−１〜２０３−４８０は走査線２０１−１〜２０１−４８０と並行に配置されている。容量線２０３−１〜２０３−４８０は相互に短絡され、共通電位配線３３５と接続され、さらに対向導通部３３０と接続されて信号入力端子３２０より共通電位（ＣＯＭ）を与えられる。本実施例ではいわゆる共通電位反転駆動を用いるので、共通電位（ＣＯＭ）は一定期間で反転する反転信号となる。走査線２０１−１〜２０１−４８０は走査線駆動回路３０１に接続され、またデータ線２０２−１〜２０２−１９２０はデータ線駆動回路３０２に接続され、それぞれ適切に駆動される。

第１の電源回路３１１はいわゆるチャージポンプ型の−１倍昇圧回路であって、５Ｖ振幅の昇圧クロックと０Ｖ（ＧＮＤ）電源から理想無負荷状態では−５Ｖの電源を出力する。第２の電源回路３１２も同様の回路構成よりなる−１倍昇圧回路であって、５Ｖ振幅の昇圧クロックと０Ｖ（ＧＮＤ）電源から理想無負荷状態では−５Ｖの電源を出力する。第３の電源回路３１３はいわゆるチャージポンプ型の２倍昇圧回路であって、５Ｖ振幅の昇圧クロックと＋５Ｖ電源から理想状態では＋１０Ｖの電源を出力する。

第１の電源回路３１１は走査線駆動回路３０１にＬＯＷ電位を供給し、第２の電源回路３１２はデータ線駆動回路３０２にＬＯＷ電位を供給する。第３の電源回路３１３は走査線駆動回路３０１及びデータ線駆動回路３０２の両方にＨＩＧＨ電位を供給する。

信号入力端子３２０は張り出し部１１０上に配置され、駆動ＩＣ９２１もしくはＦＰＣ（可撓性基板）９２８に接続されて信号または電源電位を供給される。走査線駆動回路３０１、データ線駆動回路３０２、第１の電源回路３１１、第２の電源回路３１２、第３の電源回路３１３はアクティブマトリクス基板１０１上にポリシリコン薄膜トランジスタを集積することで形成されており、後述する画素スイッチング素子４０１−ｎ−ｍと同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。

図３は表示領域３１０におけるｍ番目のデータ線２０２−ｍとｎ番目の走査線２０１−ｎの交差部付近の回路図である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはｎチャネル型電界効果ポリシリコン薄膜トランジスタよりなる画素スイッチング素子４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース・ドレイン電極はそれぞれデータ線２０２−ｍと画素電極４０２−ｎ−ｍに接続されている。画素電極４０２−ｎ−ｍ及び同一電位に短絡される電極は容量線２０３−ｎと補助容量コンデンサー４０３−ｎ−ｍを形成し、また液晶表示装置として組み立てられた際には液晶材料９２２をはさんで対向電極９３０とやはりコンデンサーを形成する。

図４は本実施例での電子機器１０００の具体的な構成を示すブロック図である。液晶表示装置９１０は図１で説明した液晶表示装置であって、外部電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８およびコネクタ９２９を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。ここで電子機器１０００とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、フォトビューワー、ビデオプレイヤー、ＤＶＤプレイヤー、オーディオプレイヤーなどである。

図５は第１の実施例における走査線駆動回路３０１の回路図である。走査線駆動回路３０１は４８０個の単位走査線駆動回路４１０−１〜４１０−４８０を直列に並べてなり、単位走査線駆動回路４１０−ｎは走査線２０１−ｎに接続される（ｎ＝１〜４８０）。単位走査線駆動回路４１０−１はインバーター回路４２１とインバーター回路４２２を備えその入力端子と出力端子が相互接続されてラッチ回路（ＳＲＡＭ回路）を構成してなり、その一端すなわちインバーター回路４２１の入力端子及びインバーター回路４２２の出力端子に接続されるノードＡにはｎチャネル型トランジスタ４２９とｎチャネル型トランジスタ４３０とｎチャネル型トランジスタ４３２のドレイン電極が接続される。またその他端、すなわちインバーター回路４２２の入力端子及びインバーター回路４２１の出力端子に接続されるノードＢにはｎチャネル型トランジスタ４２７とｎチャネル型トランジスタ４２８のドレイン電極が接続される。

ｎチャネル型トランジスタ４２９のソース電極はｎチャネル型トランジスタ４２４のドレイン電極に、ｎチャネル型トランジスタ４３０のソース電極はｎチャネル型トランジスタ４２６のドレイン電極に、ｎチャネル型トランジスタ４２７のソース電極はｎチャネル型トランジスタ４２３のドレイン電極に、ｎチャネル型トランジスタ４２８のソース電極はｎチャネル型トランジスタ４２５のドレイン電極にそれぞれ接続され、ｎチャネル型トランジスタ４２３とｎチャネル型トランジスタ４２４とｎチャネル型トランジスタ４２５とｎチャネル型トランジスタ４２６とｎチャネル型トランジスタ４３２の各ソース電極は走査線駆動回路３０１の負電源配線、すなわち第１の電源回路３１１の出力配線（図９の配線ＶＬ１）に接続される。ｎチャネル型トランジスタ４３２のゲート電極は走査線駆動回路レベルシフタ３０５−６を介してリセット信号ＲＳＴに接続される。

またｎチャネル型トランジスタ４２３とｎチャネル型トランジスタ４２４のゲート電極は走査線駆動回路レベルシフタ３０５−２を介してスキャン方向信号ＵＤに、ｎチャネル型トランジスタ４２５とｎチャネル型トランジスタ４２６のゲート電極は走査線駆動回路レベルシフタ３０５−１を介して反転スキャン方向信号ＸＵＤにそれぞれ接続される。ｎチャネル型トランジスタ４２８とｎチャネル型トランジスタ４２９のゲート電極はそれぞれノードＣに、ｎチャネル型トランジスタ４２７とｎチャネル型トランジスタ４３０のゲート電極はそれぞれノードＤに接続される。またノードＡはＣＭＯＳ伝送ゲート４３１のｎチャネル型トランジスタゲート電極に、ノードＢはＣＭＯＳ伝送ゲート４３１のｐチャネル型トランジスタゲート電極にそれぞれ接続され、ＣＭＯＳ伝送ゲート４３１の一端は走査線駆動回路レベルシフタ３０５−５を介してＧＥＮ１信号に、他端はインバーター回路４３４の入力端子に接続される。

インバーター回路４３４の出力端子はインバーター回路４３５の入力端子に接続され、インバーター回路４３５の出力端子は走査線２０１−１に接続される。またインバーター回路４３４の入力端子にはｎチャネル型トランジスタ４３３のドレイン電極も接続され、ｎチャネル型トランジスタ４３３のゲート電極はノードＢに、ソース電極は走査線駆動回路３０１の負電源、すなわち第１の電源回路３１１の出力配線（図９の配線ＶＬ１）に接続される。また、インバーター回路４２１とインバーター回路４２２とインバーター回路４３４とインバーター回路４３５の正電源は第２の電源回路３１２の出力配線（図９の配線ＶＨ３）に接続され、負電源は第１の電源回路３１１の出力配線（図９の配線ＶＬ１）に接続される。

単位走査線駆動回路４１０−２はＣＭＯＳ伝送ゲート４３１の一端が走査線駆動回路レベルシフタ３０５−４を介してＧＥＮ２信号に接続される他は単位走査線駆動回路４１０−１と同様である。また、単位走査線駆動回路４１０−３，４１０−５，４１０−９，…，４１０−４７９は単位走査線駆動回路４１０−１と全く同じ構成であり、単位走査線駆動回路４１０−４，４１０−６，４１０−１０，…，４１０−４８０は単位走査線駆動回路４１０−２と全く同じ構成である。また、各単位走査線駆動回路４１０−２〜４１０−４８０のノードＣは走査線２０１−ｎ−１に接続され、単位走査線駆動回路４１０−１のノードＣは走査線駆動回路レベルシフタ３０５−３を介してＧＳＰ信号に接続される。各単位走査線駆動回路４１０−１〜４１０−４７９のノードＤは走査線２０１−ｎ＋１に接続され、単位走査線駆動回路４１０−４８０のノードＤは走査線駆動回路レベルシフタ３０５−３を介してＧＳＰ信号に接続される。

ここでスキャン方向信号ＵＤ、反転スキャン方向信号ＸＵＤ、ＧＳＰ信号、ＧＥＮ１信号、ＧＥＮ２信号はいずれも駆動ＩＣ９２１から信号入力端子３２０を通じて０／＋５Ｖ信号で供給され、走査線駆動回路レベルシフタ３０５−１〜３０５−６で第１の電源回路３１１の出力電位（図９の配線ＶＬ１の電位）から第３の電源回路３１３の出力電位（図９の配線ＶＨ１の電位）の振幅に増幅されるタイミング信号である。

このように回路を構成すると、スキャン方向信号ＵＤ＝ＨＩＧＨ（＋５Ｖ）、反転スキャン方向信号ＸＵＤ＝ＬＯＷ（０Ｖ）のとき（正方向スキャン時）、各単位走査線駆動回路４１０−ｎは、前段に接続された走査線２０１−ｎ−１がＨＩＧＨになってから、次段に接続された走査線２０１−ｎ＋１がＨＩＧＨになるまでの期間はＧＥＮ１信号もしくはＧＥＮ２信号と同一のタイミングを走査線２０１−ｎに出力し、それ以外の期間は走査線２０１−ｎにＬＯＷ電位を出力する。スキャン方向信号ＵＤ＝ＬＯＷ電位（０Ｖ）、反転スキャン方向信号ＸＵＤ＝ＨＩＧＨ（＋５Ｖ）電位の時（逆方向スキャン時）は次段と前段が逆転する。

図６はスキャン方向信号ＵＤ＝ＨＩＧＨ（＋５Ｖ）、反転スキャン方向信号ＸＵＤ＝ＬＯＷ（０Ｖ）のとき（正方向スキャン時）の走査線駆動回路３０１のタイミングチャートである。ＲＳＴ信号は電源立ち上がり後、最初のスキャンが行われる（すなわち最初にＧＳＰ信号がＨＩＧＨになる）前に５０μ秒間ＨＩＧＨ（５Ｖ）になり、その後は電源たち下げまでの間、ＬＯＷになる。また、ＧＳＰ信号は１６．６６７ｍ秒間隔で２８μ秒間ＨＩＧＨになるスタートパルス信号である。ＧＥＮ１信号はＧＳＰ信号がＨＩＧＨになってから３４．６μ秒後に最初にＨＩＧＨになり、パルス幅２８μ秒、周期６９．２μ秒で２４１回ＨＩＧＨになるパルス信号である。ＧＥＮ２信号はＧＥＮ１信号と３４．６μ秒位相がずれるほかは全く同一の信号である。ＣＯＭ（３３５）は共通電位配線（３３５）に供給される共通電位（ＣＯＭ）であって３４．６μ秒毎に反転する信号であり、１６．６６７ｍ秒毎に位相が逆になるように設定される。すなわち、走査線２０１−ｎが選択される毎に共通電位（ＣＯＭ）の極性は反転する。本実施例では共通電位（ＣＯＭ）の振幅は０．３Ｖ／４．７Ｖに設定される。

このような信号を入力して走査線駆動回路３０１を駆動すると、走査線２０１−１、走査線２０１−２、走査線２０１−３、…、走査線２０１−４８０の順に、３４．６μ秒間隔で２８μ秒ずつ走査線が順次選択される。図示しないが、スキャン方向信号ＵＤ＝ＬＯＷ、反転スキャン方向信号ＸＵＤ＝ＨＩＧＨのとき（逆方向スキャン時）はＧＥＮ１信号とＧＥＮ２信号が逆転するほかは全く同一の信号を入力すれば、走査線２０１−４８０、走査線２０１−４７９、走査線２０１−４７８、…走査線２０１−１というように逆順で選択されていく。

なお、本発明における走査線駆動回路は本実施例の回路構成に限定されるものではなく、既知のあらゆるシフトレジスタ回路、順次選択回路を用いても良いことはもちろんであるし、アクティブマトリクス基板上に走査線駆動回路を内蔵するのではなく、外部から走査線を駆動してもよい。

図７は第１の実施例におけるデータ線駆動回路３０２の回路図であり、１：３のデマルチプレクサ回路構成となっている。１９２０本のデータ線２０２−１〜２０２−１９２０にｐチャネル型トランジスタであるデータ線スイッチ４５１−１〜４５１−１９２０（第２のスイッチング素子）のドレイン電極がそれぞれ接続される。データ線スイッチ４５１−１〜４５１−３のソース電極はＶＩＤＥＯ１信号に接続され、データ線スイッチ４５１−４〜４５１−６のソース電極はＶＩＤＥＯ２信号に接続され、以下同様にデータ線スイッチ４５１−ｎ×３−２〜４５１−ｎ×３のソース電極はＶＩＤＥＯｎ信号に接続される（ｎ＝１〜４８０）。またデータ線スイッチ４５１−１，４５１−４，４５１−７，…，４５１−１９１８のゲート電極はデータ線駆動回路レベルシフタ３０６−１を介してＲＥＮＢ信号に、データ線スイッチ４５１−２，４５１−５，４５１−８，…，４５１−１９１９のゲート電極はデータ線駆動回路レベルシフタ３０６−２を介してＧＥＮＢ信号に、データ線スイッチ４５１−３，４５１−６，４５１−９，…，４５１−１９２０のゲート電極はデータ線駆動回路レベルシフタ３０６−３を介してＢＥＮＢ信号に、それぞれ接続される。ここで、ＲＥＮＢ信号、ＧＥＮＢ信号、ＢＥＮＢ信号はいずれも駆動ＩＣ９２１から信号入力端子３２０を通じて０／＋５Ｖ信号で供給され、データ線駆動回路レベルシフタ３０６−１〜３０６−３で第２の電源回路３１２の出力電位（図９の配線ＶＬ２の電位）から第３の電源回路３１３の出力電位（図９の配線ＶＨ３の電位）の振幅に増幅されたタイミング信号である。

図８はデータ線駆動回路３０２の動作を説明するためのタイミングチャートである。ＲＥＮＢ信号は図６で説明したように各走査線２０１−ｎ（ｎ＝１〜４８０）が選択された（ＨＩＧＨになった）タイミングから２μ秒後にＬＯＷ電位（０Ｖ）になり、７μ秒後にＨＩＧＨ電位（５Ｖ）に戻る信号である。ＧＥＮＢ信号はＲＥＮＢ信号から９μ秒、ＢＥＮＢ信号はＲＥＮＢ信号から１８μ秒、それぞれ位相がずれている他はＲＥＮＢ信号と同一の信号である。また図７のＶＩＤＥＯ１〜ＶＩＤＥＯ６４０信号は駆動ＩＣ９２１から信号入力端子３２０を介して直接供給されるアナログ電位信号であり、ＲＥＮＢ信号・ＧＥＮＢ信号・ＢＥＮＢ信号に同期したタイミングで画像に対応した適切な電位が供給される。

図９は第１の電源回路３１１、第２の電源回路３１２、第３の電源回路３１３の回路構成図である。第１の電源回路３１１はｐ型トランジスタ３１１Ａ、ｐ型トランジスタ３１１Ｂ、ｎ型トランジスタ３１１Ｃ、ｎ型トランジスタ３１１Ｄより構成され、ｐ型トランジスタ３１１Ａとｐ型トランジスタ３１１Ｂのソース電極は配線ＶＳ１に、ｎ型トランジスタ３１１Ｃとｎ型トランジスタ３１１Ｄのソース電極は配線ＶＬ１に、ｐ型トランジスタ３１１Ａのドレイン電極とｎ型トランジスタ３１１Ｃのドレイン電極とｐ型トランジスタ３１１Ｂのゲート電極とｎ型トランジスタ３１１Ｄのゲート電極は配線ＣＡ１に、ｐ型トランジスタ３１１Ｂのドレイン電極とｎ型トランジスタ３１１Ｄのドレイン電極とｐ型トランジスタ３１１Ａのゲート電極とｎ型トランジスタ３１１Ｃのゲート電極は配線ＣＢ１に、それぞれ接続される。

配線ＶＬ１は走査線駆動回路３０１に接続され、ＬＯＷ電位電源として供給される。また、配線ＶＬ１は電圧のリプルや降下を低減するために張り出し部１１０上の複数の信号入力端子３２０の一つを介して可撓性基板としてのＦＰＣ９２８上に実装された出力コンデンサー９７１の一端にも接続される。出力コンデンサー９７１の他端はＦＰＣ９２８上でモジュールのＧＮＤに接続される。配線ＶＳ１は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上の配線ＦＶＳに接続される。配線ＣＡ１は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装されたフライングコンデンサー９６１の一端に接続され、フライングコンデンサー９６１の他端はＦＰＣ９２８上の配線ＦＣＡに接続される。

配線ＣＢ１は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装されたフライングコンデンサー９６２の一端に接続され、フライングコンデンサー９６２の他端はＦＰＣ９２８上の配線ＦＣＢに接続される。第２の電源回路３１２はｐ型トランジスタ３１２Ａ、ｐ型トランジスタ３１２Ｂ、ｎ型トランジスタ３１２Ｃ、ｎ型トランジスタ３１２Ｄより構成され、ｐ型トランジスタ３１２Ａとｐ型トランジスタ３１２Ｂのソース電極は配線ＶＳ２に、ｎ型トランジスタ３１２Ｃとｎ型トランジスタ３１２Ｄのソース電極は配線ＶＬ２に、ｐ型トランジスタ３１２Ａのドレイン電極とｎ型トランジスタ３１２Ｃのドレイン電極とｐ型トランジスタ３１２Ｂのゲート電極とｎ型トランジスタ３１２Ｄのゲート電極は配線ＣＡ２に、ｐ型トランジスタ３１２Ｂのドレイン電極とｎ型トランジスタ３１２Ｄのドレイン電極とｐ型トランジスタ３１２Ａのゲート電極とｎ型トランジスタ３１２Ｃのゲート電極は配線ＣＢ２に、それぞれ接続される。

配線ＶＬ２はデータ線駆動回路３０２に接続され、ＬＯＷ電位電源として供給される。また、配線ＶＬ２は電圧のリプルや降下を低減するために張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装された出力コンデンサー９７２の一端にも接続される。出力コンデンサー９７２の他端はＦＰＣ９２８上でモジュールのＧＮＤに接続される。配線ＶＳ２は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上の配線ＦＶＳに接続される。配線ＣＡ２は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装されたフライングコンデンサー９６３の一端に接続され、フライングコンデンサー９６３の他端はＦＰＣ９２８上の配線ＦＣＡに接続される。配線ＣＢ２は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装されたフライングコンデンサー９６４の一端に接続され、フライングコンデンサー９６４の他端はＦＰＣ９２８上の配線ＦＣＢに接続される。

第３の電源回路３１３はｎ型トランジスタ３１３Ａ、ｎ型トランジスタ３１３Ｂ、ｐ型トランジスタ３１３Ｃ、ｐ型トランジスタ３１３Ｄより構成され、ｎ型トランジスタ３１３Ａとｎ型トランジスタ３１３Ｂのソース電極は配線ＶＤ３に、ｐ型トランジスタ３１３Ｃとｐ型トランジスタ３１３Ｄのソース電極は配線ＶＨ３に、ｎ型トランジスタ３１３Ａのドレイン電極とｐ型トランジスタ３１３Ｃのドレイン電極とｎ型トランジスタ３１３Ｂのゲート電極とｐ型トランジスタ３１３Ｄのゲート電極は配線ＣＡ３に、ｎ型トランジスタ３１３Ｂのドレイン電極とｐ型トランジスタ３１３Ｄのドレイン電極とｎ型トランジスタ３１３Ａのゲート電極とｐ型トランジスタ３１３Ｃのゲート電極は配線ＣＢ３に、それぞれ接続される。配線ＶＨ３は走査線駆動回路３０１およびデータ線駆動回路３０２に接続され、ＨＩＧＨ電位電源として供給される。

また、配線ＶＨ３は電圧のリプルや降下を低減するために張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装された出力コンデンサー９７３の一端にも接続される。出力コンデンサー９７３の他端はＦＰＣ９２８上でモジュールのＧＮＤに接続される。配線ＶＤ３は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上の配線ＦＶＤに接続される。配線ＣＡ３は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装されたフライングコンデンサー９６５の一端に接続され、フライングコンデンサー９６５の他端はＦＰＣ９２８上の配線ＦＣＡに接続される。配線ＣＢ３は張り出し部１１０上の複数の信号入力端子３２０の一つを介してＦＰＣ９２８上に実装されたフライングコンデンサー９６６の一端に接続され、フライングコンデンサー９６６の他端はＦＰＣ９２８上の配線ＦＣＢに接続される。

ＦＰＣ９２８上の配線ＦＶＳ、配線ＦＶＤ、配線ＦＣＡ、配線ＦＣＢはそれぞれ張り出し部１１０上の複数の信号入力端子３２０の一つを介して駆動ＩＣ９２１に接続されて適切な電位・信号を与えられる。本実施例では配線ＦＶＳには０Ｖ電位を、配線ＦＶＤには５Ｖ電位を、配線ＦＣＡには周期６９．２μ秒のデューティー５０％クロック信号が０Ｖ／５Ｖ振幅で与えられ、配線ＦＣＢには配線ＦＣＡと逆極性で同一周期・同一振幅の反転クロック信号が与えられる。

本実施例ではフライングコンデンサー９６１、フライングコンデンサー９６２、フライングコンデンサー９６３、フライングコンデンサー９６４、フライングコンデンサー９６５、フライングコンデンサー９６６、出力コンデンサー９７１、出力コンデンサー９７２、出力コンデンサー９７３の容量はいずれも１μＦである。また、ｎ型トランジスタ３１１Ｃ、ｎ型トランジスタ３１１Ｄ、ｎ型トランジスタ３１２Ｃ、ｎ型トランジスタ３１２Ｄ、ｎ型トランジスタ３１３Ａ、ｎ型トランジスタ３１３Ｂはチャネル長（Ｌ）５μｍ、チャネル幅６０００μｍであり、ｐ型トランジスタ３１１Ａ、ｐ型トランジスタ３１１Ｂ、ｐ型トランジスタ３１２Ａ、ｐ型トランジスタ３１２Ｂ、ｐ型トランジスタ３１３Ｃ、ｐ型トランジスタ３１３Ｄはチャネル長（Ｌ）５μｍ、チャネル幅９０００μｍである。このように構成することで、第１の電源回路３１１と第２の電源回路３１２はチャージポンプ型の−１倍昇圧回路として、第３の電源回路３１３はチャージポンプ型の２倍昇圧回路として機能する。駆動ＩＣ９２１からの電源及び駆動信号は０Ｖ／５Ｖであるので、無負荷理想状態では第１の電源回路３１１と第２の電源回路３１２は−５Ｖ、第３の電源回路３１３は＋１０Ｖを出力することになる。

本実施例では走査線駆動回路３０１の消費電流は１ｍＡであり、データ線駆動回路３０２の消費電流は５ｍＡであった。また、第１の電源回路３１１と第２の電源回路３１２と第３の電源回路３１３はいずれも出力インピーダンス２００Ωであった。したがって、第１の電源回路３１１からの出力電流は１ｍＡであって出力電圧は−４．８Ｖとなる。同様に第２の電源回路３１２からの出力電流は５ｍＡであって出力電圧は−４．０Ｖ、第３の電源回路３１３からの出力電流は６ｍＡであって出力電圧は８．８Ｖとなる。

図１０は走査線駆動回路レベルシフタ３０５−１の回路構成である。０Ｖ／５Ｖ振幅入力信号をバッファリングし、正負信号を取り出す入力バッファ部３０５Ａ、信号を０Ｖ／ＶＨ３電位（８．８Ｖ）振幅に増幅するＨＩＧＨ電位レベルシフタ部３０５Ｂ、ＨＩＧＨ電位レベルシフタ部３０５Ｂの出力信号をバッファリングし、正負信号を取り出す中間バッファ部３０５Ｃ、信号をＶＬ１電位（−４．８Ｖ）／ＶＨ３電位（８．８Ｖ）振幅に増幅するＬＯＷ電位レベルシフタ部３０５Ｄ、出力信号の駆動能力を増幅する出力バッファ部３０５Ｅを直列に並べた構成となっている。ＨＩＧＨ電位レベルシフタ部３０５Ｂ及びＬＯＷ電位レベルシフタ部３０５Ｄは一般的な６Ｔｒ構成のラッチ型レベルシフタ回路を採用している。

走査線駆動回路レベルシフタ３０５−２〜３０５−６は図１０で説明した走査線駆動回路レベルシフタ３０５−１と全く同様の回路構成をとるので説明は省略する。また、データ線駆動回路レベルシフタ３０６−１〜３０６−３は図１０で説明した走査線駆動回路レベルシフタ３０５−１と比べ、配線ＶＬ１が配線ＶＬ２に置き換わり、出力電位がＶＬ２電位（−４．０Ｖ）／ＶＨ３電位（８．８Ｖ）振幅になる点を除いて同様の回路構成をとる。なお、本実施例のレベルシフタの構成は一例であって、既知のあらゆるレベルシフタ回路と置き換えて差し支えない。

本実施例では信号ＶＩＤＥＯ１〜ＶＩＤＥＯ６４０に駆動ＩＣ９２１与えられる電位範囲は＋０．４Ｖ〜＋４．８Ｖになる。ここでデータ線スイッチ４５１−１〜４５１−４８０のゲート電極にデータ線駆動回路レベルシフタ３０６−１〜３０６−３から与えられる制御信号は信号ＶＩＤＥＯ１〜ＶＩＤＥＯ６４０に対して十分振幅が大きいほどデータ線スイッチ４５１−１〜４５１−４８０の書き込み能力及び保持能力は高くなる。本実施例ではデータ線駆動回路レベルシフタ３０６−１〜３０６−３から出力する電位振幅を第２の電源回路３１２の出力電位（−４．０Ｖ）から第３の電源回路３１３の出力電位（８．８Ｖ）の振幅に増幅することでデータ線スイッチ４５１−１〜４５１−４８０の書き込み能力及び保持能力を確保している。この場合、データ線スイッチ４５１−１〜４５１−４８０の書き込み時のＶｇｓは−４．４Ｖ以下であり、保持時のＶｇｓは＋４．０Ｖ以上となるので、書き込み時にはＶｔｈ−２Ｖ、保持時にはＶｔｈ＋０．５Ｖのゲートバイアスを必要とすればデータ線スイッチ４５１−１〜４５１−４８０のＶｔｈが−２．４Ｖ〜＋３．５Ｖ程度の範囲であれば十分な書き込み能力及び保持能力を有することになる。この条件は通常のｐチャネル型低温ポリシリコン薄膜トランジスタであればＶｔｈは−０．５Ｖ〜−２．０Ｖ程度であるので十分な製造マージンを有する。

また、画素スイッチング素子４０１−ｎ−ｍのゲート電極には走査線２０１−ｎが接続されるので、その電位振幅は第１の電源回路３１１の出力電位（＝−４．８Ｖ）から第３の電源回路３１３の出力電位（＝＋８．８Ｖ）の振幅となる。本実施例ではコモン反転駆動されるので、保持中の画素電極４０２−ｎ−ｍの電位はフィードスルー電圧を０．１Ｖとして−４．１Ｖ〜＋９．１Ｖとなる。保持時にはＶｔｈ−０．５Ｖのゲートバイアスを必要とすれば画素スイッチング素子４０１−ｎ−ｍのＶｔｈが＋０．２Ｖ以上であれば保持能力を確保できる。書き込み時のデータ線印加電圧は＋０．４Ｖ〜＋４．８Ｖであるから、書き込み時にはＶｔｈ＋２Ｖのゲートバイアスを必要とすればＶｔｈは＋２Ｖ以下であれば書き込み特性を確保できる。つまり、画素スイッチング素子４０１−ｎ−ｍのＶｔｈが＋０．２Ｖ〜＋２．０Ｖの範囲で十分な書き込み能力及び保持能力を有することになる。この条件は通常のｎチャネル型低温ポリシリコン薄膜トランジスタであればＶｔｈは０．５Ｖ〜２．０Ｖ程度であるのでマージンは少ないが満たすことができる。

ここで、第１の電源回路３１１および第２の電源回路３１２にかわって、素子サイズ及び配線幅・実装端子面積を第１の電源回路３１１または第２の電源回路３１２の２倍とした−１倍昇圧回路一つで走査線駆動回路３０１とデータ線駆動回路３０２の両方にＬＯＷ電源を供給した場合（従来の構成）を考えてみる。この場合の電源回路の出力インピーダンスは１００Ωとなり、その回路面積はほぼ第１の電源回路３１１と第２の電源回路３１２をあわせた面積と等しくなる。出力電流は６ｍＡであるから、出力電圧は−４．４Ｖとなって、画素スイッチング素子４０１−ｎ−ｍのゲート電極に印加される振幅も０．４Ｖ小さくなり、画素スイッチング素子４０１−ｎ−ｍのＶｔｈは＋０．６Ｖ〜＋２．０Ｖでないと書き込み特性又は保持特性が不足する。すなわち、プロセスに対するマージンが減少しているため、歩留まりが低下する。また、画素スイッチング素子のＶｔｈを０Ｖから離していく（エンハンスメント型にシフトしていく）と、パネル内に構成される回路（例えばデータ線駆動回路レベルシフタ３０６−１〜３０６−３）のトランジスタ特性のＶｔｈも同様に変化するから、回路の周波数特性や電圧マージンが低下し、動作不良を生じやすくなる。この問題は信頼性や表示コントラストを確保するために液晶への印加電圧を高めるほど顕著になる。

本実施例では走査線駆動回路３０１とデータ線駆動回路３０２へ供給するマイナスの電源回路を第１の電源回路３１１と第２の電源回路３１２の二つに分離することで、周波数が高く消費電流の多いデータ線駆動回路３０２によって電源回路の出力電位がドロップして走査線駆動回路から走査線へ出力されるマイナス電位（画素スイッチング素子４０１−ｎ−ｍの保持中のゲート電極印加電圧）が不十分となることを回避している。この場合、各電源回路の素子サイズや配線幅は小さく出来るので、総回路面積は増大せず、パネル外形は増えない。また、マージンの確保しやすいプラス側電源回路は分離せず、一つの電源回路（第３の電源回路５１３）で走査線駆動回路３０１とデータ線駆動回路３０２両方へ電源を供給することで、実装端子数・実装コンデンサー数の増大を最低限度としている。ただし、マージンがより厳しくなる場合はプラス側電源回路も同様に分割しても差し支えないのはもちろんである。

また、第１の電源回路３１１と第２の電源回路３１２は全く同じ回路構成であるので、入力される電源用の配線ＦＶＳ及び配線ＦＣＡ、配線ＦＣＢも同一の信号配線とすることができる。このため、駆動ＩＣ９２１からの出力端子数は増大しない。また全く同じ回路構成であるので、回路設計・レイアウト工数も削減できるので、設計コストもほとんど上昇しない。なお本実施例では設計コスト削減のために第１の電源回路３１１と第２の電源回路３１２の素子サイズも同一としたが、マージンを確保するために素子サイズを互いに変えてももちろん差し支えない。例えば、第２の電源回路３１２は本実施例のまま、第１の電源回路３１１の素子サイズを本実施例の２倍とし、出力インピーダンスを１００Ωとした場合は、第１の電源回路３１１の出力電位は−４．９Ｖとなってさらにマージンが０．１Ｖ拡大する。また、第２の電源回路３１２の回路面積はそのままであるので、回路面積の増大が少ない。

なお、本実施例においては画素スイッチング素子４０１−ｎ−ｍはｎ型トランジスタ、データ線スイッチ４５１−１〜４５１−４８０はｐ型トランジスタで構成しているので、書き込み・保持に必要なゲートバイアスの極性が互いに反転している。また、本発明はこのような構成に限定されるものではなく、画素スイッチング素子４０１−ｎ−ｍをｐ型トランジスタで構成してももちろんかまわない。この場合、第１の電源回路３１１と第２の電源回路３１２は２倍昇圧回路、第３の電源回路３１３は−１倍昇圧回路で構成すればよい。また、データ線スイッチ４５１−１〜４５１−４８０をｎ型トランジスタで構成してももちろん差し支えない。この場合、ＲＥＮＢ信号、ＧＥＮＢ信号、ＢＥＮＢ信号を本実施例と逆極性で入力してやればよい。

本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。また、液晶表示装置のみならず、ＯＬＥＤなどのアクティブマトリクス型表示装置全般に応用可能である。

また、デマルチプレクサ型のデータ線駆動回路ではなく、アナログ順次駆動方式やＤＡＣをガラス基板上に内蔵したデータ線駆動回路方式であっても構わない。

本発明の実施例に係る液晶表示装置９１０の斜視図。 本発明の実施例に係るアクティブマトリクス基板１０１の構成図。 本発明の実施例に係るアクティブマトリクス基板１０１の画素回路図。 本発明の電子機器１０００の実施例を示すブロック図。 本発明の走査線駆動回路３０１の実施例を示す回路図。 本発明の走査線駆動回路３０１の動作を説明するための正スキャン時タイミングチャート。 本発明の実施例に関わるデータ線駆動回路３０２の実施例を示す回路図。 本発明の実施例に関わるデータ線駆動回路３０２の動作を説明するためのタイミングチャート。 本発明の実施例に関わる第１の電源回路３１１、第２の電源回路３１２、第３の電源回路３１３の回路図。 本発明の実施例に関わる走査線駆動回路レベルシフタの回路図。

符号の説明

１０１…アクティブマトリクス基板、２０１，２０１−１〜２０１−４８０…走査線、２０２，２０２−１〜２０２−１９２０…データ線、２０３，２０３−１〜２０３−４８０…容量線、３０１…走査線駆動回路、３０２…データ線駆動回路、３１１…第１の電源回路、３１２…第２の電源回路、３１３…第３の電源回路、４０１−ｎ−ｍ…画素スイッチング素子、４０２−ｎ−ｍ…画素電極、９１０…液晶表示装置、９２１…駆動ＩＣ、９２８…可撓性基板としてのＦＰＣ。

Claims (9)

1. 基板上に
   複数の走査線と、
   前記複数の走査線と交差して配置される複数のデータ線と、前記複数の走査線に接続される走査線駆動回路と、前記複数のデータ線に接続されるデータ線駆動回路と、前記走査線駆動回路に接続される第１の電源回路と、
   前記データ線駆動回路に接続される第２の電源回路と、
   を備えてなり、前記第１の電源回路と前記第２の電源回路は無負荷状態では略同一の電圧を出力する回路構成であることを特徴とする半導体装置。
2. 通常駆動中の状態において、
   前記第１の電源回路の出力電位の絶対値は前記第２の電源回路の出力電位の絶対値より大きいことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の電源回路と前記第２の電源回路はともにチャージポンプ型の昇圧回路であって、前記第１の電源回路と前記第２の電源回路は共通の入力電源配線に接続され、前記第１の電源回路は第１のフライングコンデンサーを介して、前記第２の電源回路は第２のフライングコンデンサーを介して、共通のクロック信号配線に接続されることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記基板上に
   前記走査線駆動回路と前記データ線駆動回路の双方に接続される第３の電源回路を備えてなり、
   前記第３の電源回路は前記第１の電源回路および前記第２の電源回路とは逆極性の電位を出力する
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
5. 前記第１の電源回路および前記第２の電源回路は−１倍の昇圧回路であり、前記第３の電源回路は＋２倍の昇圧回路であることを特徴とする請求項４に記載の半導体装置。
6. 前記第１の電源回路、前記第２の電源回路および前記第３の電源回路は、前記共通の入力配線、前記第１のフライングコンデンサー、前記第２のフライングコンデンサー、前記共通のクロック信号配線が形成されたＦＰＣを介して駆動ＩＣと接続されることを特徴とする請求項４に記載の半導体装置。
7. 前記第１の電源回路は前記走査線駆動回路にＬＯＷ電位電源を供給し、前記第２の電源回路は前記データ線駆動回路にＬＯＷ電位電源を供給し、前記第３の電源回路は前記走査線駆動回路および前記データ線駆動回路にＨＩＧＨ電位電源を供給することを特徴とする請求項４に記載の半導体装置。
8. 請求項１乃至請求項７のいずれか一項に記載の半導体装置を備えていることを特徴とする電気光学装置。
9. 請求項８に記載の電気光学装置を備えていることを特徴とする電子機器。

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