JP2009145519A - アクティブマトリクス装置の駆動方法、アクティブマトリクス装置、液晶表示装置及び電子機器 - Google Patents

Abstract

【課題】隣接画素間カップリングによる電位変動起因の縦ムラをなくし、且つクロストークを低減して、画質劣化のない順次駆動型ディスプレイを実現する。
【解決手段】第１のデータ線（データ線２０２−３）に略一定となる第１の電位を書き込む第１の書込期間と、第２のデータ線（データ線２０２−４）に略一定となる第２の電位を書き込む第２の書込期間とは、それぞれの終了するタイミングが異なり、且つそれぞれが互いに重なる期間を有する。
【選択図】図７

Description

本発明は、アクティブマトリクス装置の駆動方法、当該アクティブマトリクス装置の駆動方法を用いるアクティブマトリクス装置、当該アクティブマトリクス装置を備える液晶表示装置、及び当該液晶表示装置を備える電子機器に関する。

近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスタ（ＴＦＴ）による駆動回路を形成する、いわゆる駆動回路内蔵型液晶表示装置が特に小型・高精細な表示装置において用いられている。駆動回路内蔵型液晶表示装置のデータ線駆動回路としては、アナログ順次駆動型、デマルチプレクサ型及びＤＡＣ内蔵型などの種類がある。このうち、アナログ順次駆動型は、外部の駆動ＩＣの構成が比較的簡易且つ安価であること、ＩＣとの接続端子数が少なく済むために実装が容易であることなどのメリットがある。一方、大型化や高精細化が難しいという課題があるため、比較的精細度が低くて対角サイズが小さい表示装置で用いられている。
アナログ順次駆動型の課題として、データ線にビデオ信号の書き込みを終えた後、次段のデータ線及びそれに繋がる画素にビデオ信号を書き込むタイミングでは前段のデータ線はフローティングになっているため、容量結合により書き込み後に電位が変動してしまうという課題がある。この課題は、大型・高精細な表示装置に対応するためアナログ信号を相展開してパラレル化する場合（相展開式アナログ順次駆動型、あるいはアナログブロック順次駆動型と呼ばれる）に、相展開するブロック単位で縦ムラとなるためいっそう顕著となる。これを回避するため、前段と後段のブロックの書き込みタイミングを一部重ね、後段の書き込み期間の前半では前段の書き込み電位をそのまま後段にも書き込み、書き込み期間の後半に本来の所望の電位に書き込み電位を変化させるという方法がある（例えば、以下の特許文献１及び特許文献２）。

特公平１−３７９１１号公報 特許第３２９７９６２号公報

しかしながら、上記の特許文献１及び特許文献２にあるような方法を用いた場合、前段の表示状態が後段の表示に影響しゴーストとなってしまう課題がある。また、縦ムラはカップリング容量値を減らすことでも軽減可能であるが、この場合、輝度やコストとのトレードオフが生じてしまう。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］
複数のデータ線を有するアクティブマトリクス装置の駆動方法であって、前記複数のデータ線は、第１のデータ線と、当該第１のデータ線に隣接する第２のデータ線とを含み、前記第１のデータ線に、略一定となる所望の第１の電位を書き込む第１の書込期間と、前記第２のデータ線に、略一定となる所望の第２の電位を書き込む第２の書込期間と、を有し、前記第１の書込期間及び前記第２の書込期間のそれぞれは、終了するタイミングが異なり且つ互いに重なる期間を有することを特徴とするアクティブマトリクス装置の駆動方法。

上記したアクティブマトリクス装置の駆動方法によれば、第１のデータ線に略一定となる所望の第１の電位を書き込む第１の書込期間と、第２のデータ線に略一定となる所望の第２の電位を書き込む第２の書込期間とは、終了するタイミングが異なり、且つそれぞれが互いに重なる期間を有する。これにより、あるデータ線に電位を書き込む際、それに隣接したデータ線も書き込み期間中であって電位が略固定されていることから、容量結合で電位が変動してしまうことがない。しかも、各データ線に印加されている電位は常に略一定であることから、ゴーストのような不具合も発生しない。また、これらの効果はカップリング容量値に依存しないため、輝度やコストとのトレードオフも生じることがない。

［適用例２］
前記アクティブマトリクス装置は、複数の映像信号線を有し、前記複数の映像信号線は、第１の映像信号線と、第２の映像信号線とを含み、前記第１のデータ線と前記第１の映像信号線とが低インピーダンスで接続されることで前記第１のデータ線に前記第１の電位を書き込み、前記第２のデータ線と前記第２の映像信号線とが低インピーダンスで接続されることで前記第２のデータ線に前記第２の電位を書き込むことを特徴とする上記アクティブマトリクス装置の駆動方法。

上記したアクティブマトリクス装置の駆動方法によれば、第１のデータ線と第１の映像信号線とが接続されることで第１のデータ線に第１の電位を書き込み、また、第２のデータ線と第２の映像信号線とが接続されることで第２のデータ線に第２の電位を書き込む。これにより、あるデータ線に映像に対応した電位を書き込む際、それに隣接するデータ線が、容量結合で電位が変動してしまうことがなく、ゴーストのような不具合も発生しない。

［適用例３］
前記第１の書込期間は、第１のサブ書込期間と当該第１のサブ書込期間より後の第２のサブ書込期間とからなり、前記第２の書込期間は、第３のサブ書込期間と当該第３のサブ書込期間より後の第４のサブ書込期間とからなり、前記第１のサブ書込期間と前記第２のサブ書込期間との間には第１の非選択期間があり、前記第３のサブ書込期間と前記第４のサブ書込期間との間には第２の非選択期間があり、前記第２のサブ書込期間は、前記第２の非選択期間中に終了することを特徴とする上記アクティブマトリクス装置の駆動方法。

上記したアクティブマトリクス装置の駆動方法によれば、第２のサブ書込期間は、第２の非選択期間中に終了する。これにより、書き込み期間が終了して最終的にデータ線の電位が確定する瞬間において、隣接するデータ線のデータ書き込みが一時的に停止していることから、コモン電極等の書き込みによる電位歪みが生じない。このため、書き込みタイミングがシビアな場合でも、クロストーク等の不具合が生じることがない。

［適用例４］
上記に記載のアクティブマトリクス装置の駆動方法を用いることを特徴とするアクティブマトリクス装置。

上記したアクティブマトリクス装置によれば、あるデータ線に電位を書き込む際、それに隣接したデータ線も書き込み期間中であって電位が略固定されていることから、容量結合で電位が変動してしまうことがない。しかも、各データ線に印加されている電位は常に略一定であることから、ゴーストのような不具合も発生しない。また、これらの効果はカップリング容量値に依存しないため、輝度やコストとのトレードオフも生じることがない。

［適用例５］
上記に記載のアクティブマトリクス装置を備えることを特徴とする液晶表示装置。

上記した液晶表示装置によれば、ゴーストや横クロストークがなく、且つ輝度も低下することがない高品位な表示装置を安価に提供することができる。
［適用例６］
上記に記載の液晶表示装置を備えることを特徴とする電子機器。

上記した電子機器によれば、ゴーストや横クロストークがなく、且つ輝度も低下することがない高品位な表示装置を搭載した電子機器を安価に提供することができる。

［第１実施の形態］
以下、第１の実施形態に係るアクティブマトリクス装置を備えた液晶表示装置について図面に基づいて説明する。

図１は本実施形態に係る液晶表示装置９１０の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス装置としてのアクティブマトリクス基板１０１と対向基板９１２とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。
また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるための低反射・低透過率樹脂よりなるブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０（図２参照）と短絡されるＩＴＯ膜でなる対向電極９３０（図３参照）が形成される。ネマティック相液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜ラビング処理方向と直交する方向にラビング処理されている。

さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、バックライトユニット９２６と導光板９２７が配置され、バックライトユニット９２６から導光板９２７に向かって光が照射され、導光板９２７はバックライトユニット９２６からの光をアクティブマトリクス基板１０１に向かって垂直且つ均一な面光源となるように光を反射屈折させることで液晶表示装置９１０の光源として機能する。バックライトユニット９２６は、本実施形態ではＬＥＤユニットであるが、冷陰極間（ＣＣＦＬ）であってもよい。バックライトユニット９２６はコネクタ９２９を通じて電子機器本体の外部電源回路７８４（図４参照）に接続され、電源を供給される。
図示しないが、さらに必要に応じて、液晶表示装置９１０の周囲を外殻で覆ってもよいし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けてもよいし、視野角改善のため光学補償フィルムを貼ってもよい。

また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張出し部９１３が設けられ、その張出し部９１３にある信号入力端子３２０（図２参照）には、ＦＰＣ（可撓性基板）９２８及び駆動ＩＣ９２１が実装され電気的に接続されている。また駆動ＩＣ９２１はアクティブマトリクス基板１０１の駆動に必要な信号と電源を供給し、ＦＰＣ９２８は電子機器本体に接続され、外部電源回路７８４及び映像処理回路７８０（図４参照）から必要な信号と電源を駆動ＩＣ９２１及びアクティブマトリクス基板１０１に供給する。なお、本実施形態では張出し部９１３に駆動ＩＣ９２１を実装するＣＯＧ（Chip On Glass）実装としたが、張出し部９１３にはＦＰＣ９２８のみを実装し、駆動ＩＣ９２１はＦＰＣ９２８に実装するＣＯＦ（Chip On Film）実装としてもよいし、ＦＰＣ９２８に接続した基板上に実装するＣＯＢ（Chip On Board）実装としてもよい。

図２はアクティブマトリクス基板１０１の構成図である。アクティブマトリクス基板１０１上には４８０本の走査線２０１−１〜４８０と１９２０本のデータ線２０２−１〜１９２０が直交して形成されており、４８０本の容量線２０３−１〜４８０は走査線２０１−１〜４８０と並行に配置されている。容量線２０３−１〜４８０は相互に短絡され、共通電位配線３３５と接続され、さらに対向導通部３３０と接続されて信号入力端子３２０より共通電位（ＣＯＭ）を与えられる。走査線２０１−１〜４８０は走査線駆動回路３０１に接続され、またデータ線２０２−１〜１９２０はデータ線駆動回路３０２Ｂに接続され、それぞれ適切に駆動される。
また走査線駆動回路３０１及びデータ線駆動回路３０２Ｂは信号入力端子３２０を介して駆動ＩＣ９２１（図１参照）、外部電源回路７８４（図４参照）、映像処理回路７８０（図４参照）のいずれかから駆動に必要な信号と電源を供給される。信号入力端子３２０は張出し部９１３上に配置される。走査線駆動回路３０１及びデータ線駆動回路３０２Ｂはアクティブマトリクス基板１０１上にポリシリコン薄膜トランジスタを集積することで形成されており、後述する画素スイッチング素子４０１−ｎ−ｍと同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。なお、図２における破線の矩形領域は表示領域３１０を示している。

図３は表示領域３１０におけるｍ番目のデータ線２０２−ｍとｎ番目の走査線２０１−ｎの交差部付近の回路図である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスタよりなる画素スイッチング素子４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース・ドレイン電極はそれぞれデータ線２０２−ｍと画素電極４０２−ｎ−ｍに接続されている。画素電極４０２−ｎ−ｍ及び同一電位に短絡される電極は容量線２０３−ｎと補助容量コンデンサ４０３−ｎ−ｍを形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向電極９３０とやはりコンデンサを形成する。

図４は本実施形態での電子機器の具体的な構成を示すブロック図である。液晶表示装置９１０は図１で説明した液晶表示装置であって、外部電源回路７８４、映像処理回路７８０がＦＰＣ９２８及びコネクタ９２９を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。ここで電子機器とは具体的には例えばモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。

図５は第１の実施形態におけるデータ線駆動回路３０２Ｂの回路図である。一方、図９は従来の二相展開式アナログ順次駆動型（あるいはアナログブロック順次駆動型）におけるデータ線駆動回路３０２Ａの構成例であり、本実施形態の効果を明確にするためにまず図９の従来のデータ線駆動回路３０２Ａでの動作を説明した後、図５の本実施形態でのデータ線駆動回路３０２Ｂの相違点を説明する。

図９の従来のデータ線駆動回路３０２Ａでは３２０段の単位駆動回路ＨＵＮＩＴＡ−ｎ（ｎ＝１〜３２０）が直列に配置され、単位駆動回路ＨＵＮＩＴＡ−１のＩＮ端子はＨＳＰ信号配線に、それ以外の各単位駆動回路ＨＵＮＩＴＡ−ｎのＩＮ端子は前段の単位駆動回路ＨＵＮＩＴＡ−（ｎ−１）のＯＵＴ端子に接続される。単位駆動回路ＨＵＮＩＴＡ−ｎからの出力信号ＳＥＬＡ−ｎはｎ型薄膜トランジスタよりなる６個のスイッチ素子ＨＳＷ−（ｎ−１）×６＋１〜ＨＳＷ−（ｎ−１）×６＋６のゲート端子に接続される。
スイッチ素子ＨＳＷ−１〜１９２０のドレイン端子はデータ線２０２−１〜１９２０にそれぞれ接続され、ＨＳＷ−１，７，１３，…，１９１５はＶＩＤＥＯ１配線（映像信号線）に、ＨＳＷ−２，８，１４，…，１９１６はＶＩＤＥＯ２配線（映像信号線）に、ＨＳＷ−３，９，１５，…，１９１７はＶＩＤＥＯ３配線（映像信号線）に、ＨＳＷ−４，１０，１６，…，１９１８はＶＩＤＥＯ４配線（映像信号線）に、ＨＳＷ−５，１１，１７，…，１９１９はＶＩＤＥＯ５配線（映像信号線）に、ＨＳＷ−６，１２，１８，…，１９２０はＶＩＤＥＯ６配線（映像信号線）に、それぞれ接続される。
また各単位駆動回路ＨＵＮＩＴＡ−ｎは駆動信号線となるＨＣＫ信号配線、ＨＥＮ信号配線に接続される。ここでＨＳＰ信号配線、ＨＣＫ信号配線、ＨＥＮ信号配線、ＶＩＤＥＯ１配線〜６配線には信号入力端子３２０を介して外部から信号が入力される。
図１０は単位駆動回路ＨＵＮＩＴＡ−ｎの回路構成である。Ｄ−ＦＦ回路を用いた一般的なシフトレジスタユニットの出力端子にＨＥＮ信号によるＥｎａｂｌｅ回路をつけた構成となっている。

一方、図５の本実施形態のデータ線駆動回路３０２Ｂでは、図９のデータ線駆動回路３０２Ａでの３２０段の単位駆動回路ＨＵＮＩＴＡ−ｎ（ｎ＝１〜３２０）に替わり、６４０段の単位駆動回路ＨＵＮＩＴＢ−ｎ（ｎ＝１〜６４０）が配置され、単位駆動回路ＨＵＮＩＴＢ−ｎからの出力信号ＳＥＬＢ−ｎはｎ型薄膜トランジスタよりなる３個のスイッチ素子ＨＳＷ−（ｎ−１）×３＋１〜ＨＳＷ−（ｎ−１）×３＋３のゲート端子に接続される点が異なる。奇数段の単位駆動回路ＨＵＮＩＴＢ−ｎ（ｎ＝１，３，５，…６３９）は駆動信号としてＨＣＫ１信号配線、ＨＥＮ１信号配線に接続され、偶数段の単位駆動回路ＨＵＮＩＴＢ−ｎ（ｎ＝２，４，６，…６４０）は駆動信号としてＨＣＫ２信号配線、ＨＥＮ２信号配線に接続される。これら以外の点については図９の従来のデータ線駆動回路３０２Ａと同様であるので同じ記号を付与することで説明は省略する。
図６は単位駆動回路ＨＵＮＩＴＢ−ｎの回路構成であり、Ｄ−ＦＦ回路を途中段で２分割した半波長動作Ｄ−Ｌａｔｃｈ回路とし、出力にＥｎａｂｌｅ回路をつけた構成となる。なお、上記した実施形態に限定されるものではなく、単位駆動回路ＨＵＮＩＴＢ−ｎとして既知のあらゆる順次駆動回路を用いて差し支えない。

図７は第１の実施形態におけるデータ線駆動回路３０２Ｂの動作を説明するためのタイミングチャートであり、図１１は従来の二相展開式アナログ順次駆動型（あるいはアナログブロック順次駆動型）でのデータ線駆動回路３０２Ａの動作を説明するためのタイミングチャートである。いずれも走査線２０１−ｎの一つが選択されている期間（１Ｈ期間）でのデータ線２０２−１〜１９２０の書き込み動作を示す図であって、データ線２０２−ｍにはｍを１２で割ったときの剰余が１，６，８，９，１０，１１の場合は４Ｖを、それ以外の場合は０Ｖを書き込むことを意図して設定されている。この期間中において、共通電位（ＣＯＭ）は０Ｖである。また、共通電位（ＣＯＭ）と画素電極４０２−ｎ−ｍの電位差が０Ｖのときは透過（白）、４Ｖのときは遮光（黒）となるように液晶材料やギャップは設定されているものとする。すなわち、画素電極４０２−ｎ−１，６，８，９，１０，１１，１３，１８，…，６３９は遮光表示、画素電極４０２−ｎ−２，３，４，５，７，１２，１４，…，６４０は透過表示であるような画像を書き込もうとしているものとする。まず従来例である図１１を用いてデータ線駆動回路３０２Ａの動作を説明したのち、図７を用いてデータ線駆動回路３０２Ｂの動作の差異点を説明することで、従来の方式の課題点と本発明での改良点を明らかにする。

図１１のＨＣＫ信号は周波数９．５ＭＨｚの５０％デューティ矩形波であって、ＨＥＮ信号は同じく周波数９．５ＭＨｚの７５％デューティ（３／４期間Ｈｉｇｈ電位、１／４期間Ｌｏｗ電位）矩形波であり、ＨＣＫ信号がＨｉｇｈ電位⇒Ｌｏｗ電位に変化する期間の前後に必ずＨＥＮ信号がＬｏｗ電位にあるようなタイミングになっている。ＨＳＰ信号は１Ｈ期間に１回先頭にスタートタイミング信号として入力される。ＤＳＧ信号はＨＳＰ信号が選択されている期間に３５ｎ秒選択される。ＨＣＫ信号、ＨＳＰ信号、ＨＥＮ信号、ＤＳＧ信号はいずれもＨｉｇｈ電位＝１０Ｖ、Ｌｏｗ電位＝０Ｖに設定されており、また単位駆動回路ＨＵＮＩＴＡ−ｎの電源電位もまた１０Ｖと０Ｖである。

このような信号をデータ線駆動回路３０２Ａに入力すると、まずＤＳＧ信号が３５ｎ秒選択される期間でＤＳＤ電位（図示しないが、本実施形態では２Ｖ固定信号）が全てのデータ線２０２−１〜１９２０に書き込まれる（すなわち、全てのデータ線２０２−１〜１９２０は２Ｖに書き込まれる）。次にＳＥＬＡ−ｎはｎ＝１，２，３，４，…の順に１０５ｎ秒の間隔で７０ｎ秒ずつ順次選択され、このときスイッチ素子ＨＳＷ−ｎは順次ＯＮ状態となり、ビデオ信号ＶＩＤＥＯ１〜６はデータ線２０２−ｎのいずれかと電気的に導通し、ビデオ信号ＶＩＤＥＯ１〜６の電位が書き込まれる。ここでビデオ信号ＶＩＤＥＯ１〜６はＨＣＫ信号に同期する映像アナログ信号であり、本実施形態の場合、図のように４Ｖと０Ｖが１０５ｎ秒ずつ交互に書き込まれ、ＶＩＤＥＯ１，６とＶＩＤＥＯ２，３，４，５は互いに反転した信号に設定される。
このようにしてＳＥＬＡ−１信号が選択されている期間にデータ線２０２−１，６には４Ｖ信号が、データ線２０２−２，３，４，５には０Ｖ信号が書き込まれる。次にＳＥＬＡ−２信号が選択され、データ線２０２−７，１２は２Ｖから０Ｖに、データ線２０２−８，９，１０，１１は２Ｖから４Ｖに電位が書き込まれる。

ここでデータ線２０２−６とデータ線２０２−７は隣接しているので直接・間接にカップリング容量ＣＣを有する。また、ＳＥＬＡ−２信号が選択されている期間ではＳＥＬＡ−１信号は非選択であるから、データ線２０２−７への書込期間中（スイッチ素子ＨＳＷ−７は低インピーダンス状態）はスイッチ素子ＨＳＷ−６は高インピーダンスであり、データ線２０２−６はフローティング状態である。
このため、データ線２０２−６はデータ線２０２−７が２Ｖ⇒０Ｖへと書き込まれるタイミングで、カップリング容量ＣＣを介して容量結合で電位が変動する。その変動量ΔＶはデータ線２０２−６の総容量をＣＤとすると、ΔＶ＝２（Ｖ）×ＣＣ÷ＣＤであり、本実施形態ではΔＶ＝５０ｍＶであった。すなわち、データ線２０２−６及び画素電極４０２−ｎ−６は本来所望の４Ｖでなく、３．９５Ｖが最終的に書き込まれてしまうことになり、本来意図した遮光状態（黒表示）ではなく、微妙な透過状態（グレー表示）になってしまう。

一方、データ線２０２−１〜５はフローティング状態にある期間で隣接するデータ線の電位が変動することがない。このため、電位は変動しない。同様にデータ線２０２−７〜１１は電位が変動しないが、データ線２０２−１２はΔＶだけ電位が変動する。以下同じであって、すなわち、データ線は６本おきに電位がΔＶ変動してしまい、これが規則的な縦ムラとなって見えてしまうのである。また、このような構成において、ＳＥＬＡ−ｎ信号の選択期間とＳＥＬＡ−（ｎ＋１）信号の選択期間を部分的に重ねることで縦ムラの発生を回避する構成も提案されており、このような構成ではＶＩＤＥＯ１配線〜６配線に印加される電位がほぼ同じである映像パターン（単色ベタ映像など）であれば縦ムラを回避できるが、図１１のようにＶＩＤＥＯ１配線〜６配線に印加される電位が異なっている場合は同様に縦ムラが発生してしまう。

一方、本実施形態における図７ではＨＣＫ１信号及びＨＣＫ２信号は周波数９．５ＭＨｚの５０％デューティ矩形波であって互いに逆極性になっている。ＨＥＮ１信号及びＨＥＮ２信号は同じく周波数９．５ＭＨｚの７５％デューティ（３／４期間Ｈｉｇｈ、１／４期間Ｌｏｗ）矩形波であり、互いに半周期ずつ位相がずれている。またＨＣＫ１信号がＬｏｗ電位⇒Ｈｉｇｈ電位に変化する期間の前後に必ずＨＥＮ１信号はＬｏｗ電位にあるようなタイミングになっており、ＨＣＫ２信号がＬｏｗ電位⇒Ｈｉｇｈ電位に変化する期間の前後に必ずＨＥＮ２信号がＬｏｗ電位にあるようなタイミングになっている。このような信号をデータ線駆動回路３０２Ｂに入力すると、ＳＥＬＢ−１とＳＥＬＢ−２、ＳＥＬＢ−２とＳＥＬＢ−３は互いに５３ｎ秒ずつずれたタイミングで７０ｎ秒間選択され、常に２つずつの信号がオーバーラップしながら選択される。これにあわせ、ＶＩＤＥＯ１〜３とＶＩＤＥＯ４〜６は互いに５３ｎ秒ずつ（半周期分）変化するタイミングがずれるように設定されている。

このように構成すると、ＳＥＬＢ−２が選択されデータ線２０２−４（第２のデータ線）が２Ｖから０Ｖへ書き込まれるタイミング（第２の書込期間）ではＳＥＬＢ−１信号の選択期間（第１の書込期間）はまだ終了しておらず、従ってデータ線２０２−３（第１のデータ線）はまだＶＩＤＥＯ３配線（第１の映像信号線）と電気的に接続されているからその電位はデータ線２０２−４との容量結合で変動することがない。
そして、２６ｎ秒後にはＳＥＬＢ−１信号は非選択となって第１の書込期間は終了し、データ線２０２−３（第１のデータ線）はフローティング状態となるが、そのときにはデータ線２０２−４（第２のデータ線）はほぼＶＩＤＥＯ４配線（第２の映像信号線）と同じ電位にまで書き込まれている（本実施形態では０．２Ｖであった）。データ線２０２−３（第１のデータ線）がフローティング状態となってからデータ線２０２−４（第２のデータ線）が変動する量（ΔＶ）は従来例の１／１０の５ｍＶでしかなく、この電位差に起因する輝度差は視認不能であってムラとはならない。

同様にＳＥＬＢ−３が選択され、データ線２０２−７が２Ｖから０Ｖへ書き込まれるタイミングでもＳＥＬＢ−２信号はまだ選択されているためデータ線２０２−６の電位はデータ線２０２−７との容量結合で変動せず、２６ｎ秒後にＳＥＬＢ−２信号が非選択になった後のデータ線２０２−７の変動量（０．２Ｖ）分だけ容量結合でデータ線２０２−６の電位は変動するが、その変動量は５ｍＶであって視認できるムラとはならない。

このように、本実施形態の構成をとれば、表示画面に関わらず書き込み単位ブロックの境界に生じるムラをほぼ完全に消すことが可能であって、なお且つ輝度やコストとのトレードオフがない。

［第２実施の形態］
次に、第２の実施形態に係るアクティブマトリクス装置を備えた液晶表示装置について図面に基づいて説明する。

図８は第２の実施形態におけるデータ線駆動回路３０２Ｂの動作を説明するためのタイミングチャートであって、第１の実施形態における図７に相当する図である。ＨＥＮ１’信号はＨＣＫ１信号がＨｉｇｈ電位になると同時にＨｉｇｈになって２６ｎ秒間Ｈｉｇｈ電位を保持したあと２６ｎ秒間Ｌｏｗ電位になり、その後３９ｎ秒間Ｈｉｇｈ電位になったあと１３ｎ秒間Ｌｏｗ電位になるというシーケンスを繰り返す信号であって、ＨＥＮ２’信号はＨＣＫ２信号がＨｉｇｈ電位になると同時にＨｉｇｈになって２６ｎ秒間Ｈｉｇｈ電位を保持したあと２６ｎ秒間Ｌｏｗ電位になり、その後３９ｎ秒間Ｈｉｇｈ電位になったあと１３ｎ秒間Ｌｏｗ電位になるというシーケンスを繰り返す信号である。
ＨＳＰ信号、ＤＳＧ信号、ＨＣＫ１信号、ＨＣＫ２信号のタイミングは第１の実施形態において図７で説明したシーケンスと全く同様であるので、同じ記号を付与することで説明を省略する。また、本実施形態における液晶表示装置９１０や電子機器の構成は第１の実施形態と比較し、ＨＥＮ１信号がＨＥＮ１’信号に、ＨＥＮ２信号がＨＥＮ２’信号に、ＳＥＬＢ−ｎ信号がＳＥＬＣ−ｎ信号にそれぞれ置き換わるだけで他はなんら変更がないので、これも説明は省略する。

このような信号を入力すると、ＳＥＬＣ−ｎ信号（ここではｎ＝１〜６３９）はそれぞれ、まず２６ｎ秒間Ｈｉｇｈ電位になった（第１のサブ書込期間）後、２６ｎ秒間Ｌｏｗ電位（第１の非選択期間）になり、その後３９ｎ秒間Ｈｉｇｈ電位（第２のサブ書込期間）になった後、Ｌｏｗ電位になる。このとき、次段のＳＥＬＣ−（ｎ＋１）信号はＳＥＬＣ−ｎ信号が第２のサブ書込期間に入ったタイミングでＨｉｇｈ電位となり、２６ｎ秒間Ｈｉｇｈ電位を保持する（第３のサブ書込期間）。その後、ＳＥＬＣ−（ｎ＋１）信号は２６ｎ秒間Ｌｏｗ電位（第２の非選択期間）になり、その後３９ｎ秒間Ｈｉｇｈ電位（第４のサブ書込期間）になったあとＬｏｗ電位になる。すなわち、第２のサブ書込期間と第３のサブ書込期間は同時に始まり、第２のサブ書込期間は第３のサブ書込期間が終了してから１３ｎ秒後に終了し、第２のサブ書込期間が終了したタイミングでは第４のサブ書込期間はまだ始まっておらず、ＳＥＬＣ−（ｎ＋１）信号は第２の非選択期間にある。

このようなタイミングを与えると、各データ線２０２−１〜１９２０は第１のサブ書込期間もしくは第３のサブ書込期間で所望の電位への書き込みを大半終えることになり、本実施形態の構成では所望の電位（第１の電位もしくは第２の電位）に９０％達している。このため、第１のサブ書込期間もしくは第３のサブ書込期間では対向電極ＣＯＭ（９３０）の電位は大きく歪む。一方で第２のサブ書込期間及び第４のサブ書込期間で残りの１０％の電位を各データ線２０２−１〜１９２０に書き込むが、これによる対向電極ＣＯＭ（９３０）の電位の歪み量は１．５倍の期間で１／１０倍の電位差を書き込むのであるから一次近似で１／１５にすぎない。
従って、第１の実施形態と比較し、クロストーク量は大幅に低減できる。一方で、ＨＥＮ１’信号及びＨＥＮ２’信号の個々のパルス長がＨＥＮ１信号及びＨＥＮ２信号より短くなり、ＳＥＬＣ−ｎ信号の個々のサブ書込期間もＳＥＬＢ−ｎ信号の書込期間より短い。従って、回路遅延等のマージンが少なくなるため、より高性能なトランジスタが要求される。

以上のように、第１の実施形態と第２の実施形態とはそれぞれに長短を有するため、どちらを選択するかは表示装置の要求仕様と製造プロセスの実力を勘案し、総合的に判断すればよい。

本発明は実施形態の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。

液晶表示装置の斜視構成図。 アクティブマトリクス基板の構成図。 アクティブマトリクス基板の画素回路図。 電子機器の実施形態を示すブロック図。 データ線駆動回路の実施形態を示す回路図。 単位駆動回路の実施形態を示す回路図。 第１の実施形態に関わるタイミングチャート。 第２の実施形態に関わるタイミングチャート。 従来のデータ線駆動回路の構成例を示す回路図。 従来の単位駆動回路の構成例を示す回路図。 従来の動作例を説明するためのタイミングチャート。

符号の説明

１０１…アクティブマトリクス基板、２０１…走査線、２０２…データ線、３０１…走査線駆動回路、３０２Ａ，３０２Ｂ…データ線駆動回路、４０１…画素スイッチング素子、４０２…画素電極、９１０…液晶表示装置、ＨＵＮＩＴＡ，ＨＵＮＩＴＢ…単位駆動回路。

Claims (6)

1. 複数のデータ線を有するアクティブマトリクス装置の駆動方法であって、
   前記複数のデータ線は、第１のデータ線と、当該第１のデータ線に隣接する第２のデータ線とを含み、
   前記第１のデータ線に、略一定となる所望の第１の電位を書き込む第１の書込期間と、
   前記第２のデータ線に、略一定となる所望の第２の電位を書き込む第２の書込期間と、を有し、
   前記第１の書込期間及び前記第２の書込期間のそれぞれは、終了するタイミングが異なり且つ互いに重なる期間を有することを特徴とするアクティブマトリクス装置の駆動方法。
2. 前記アクティブマトリクス装置は、複数の映像信号線を有し、
   前記複数の映像信号線は、第１の映像信号線と、第２の映像信号線とを含み、
   前記第１のデータ線と前記第１の映像信号線とが低インピーダンスで接続されることで前記第１のデータ線に前記第１の電位を書き込み、
   前記第２のデータ線と前記第２の映像信号線とが低インピーダンスで接続されることで前記第２のデータ線に前記第２の電位を書き込むことを特徴とする請求項１に記載のアクティブマトリクス装置の駆動方法。
3. 前記第１の書込期間は、第１のサブ書込期間と当該第１のサブ書込期間より後の第２のサブ書込期間とからなり、
   前記第２の書込期間は、第３のサブ書込期間と当該第３のサブ書込期間より後の第４のサブ書込期間とからなり、
   前記第１のサブ書込期間と前記第２のサブ書込期間との間には第１の非選択期間があり、
   前記第３のサブ書込期間と前記第４のサブ書込期間との間には第２の非選択期間があり、
   前記第２のサブ書込期間は、前記第２の非選択期間中に終了することを特徴とする請求項１又は２に記載のアクティブマトリクス装置の駆動方法。
4. 請求項１から３のいずれか一項に記載のアクティブマトリクス装置の駆動方法を用いることを特徴とするアクティブマトリクス装置。
5. 請求項４に記載のアクティブマトリクス装置を備えることを特徴とする液晶表示装置。
6. 請求項５に記載の液晶表示装置を備えることを特徴とする電子機器。

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