CN111448650A - 集成电路装置和电子设备 - Google Patents

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Abstract

集成电路装置具备：具有柔性的树脂薄膜；多个布线，接合于树脂薄膜的表面并且在特定方向上并排配置；IC芯片，接合于树脂薄膜的表面，所述IC芯片的位置相对于该布线在与该特定方向垂直的方向上偏离，所述IC芯片连接到该布线；以及保护图案，形成在树脂薄膜的表面，相对于配置IC芯片和/或布线的配置区域位于该特定方向上并且由与该布线相同的材料形成。

Description

集成电路装置和电子设备
技术领域
本发明涉及从引起集成电路的异常工作的各种现象保护集成电路装置的技术。
背景技术
本领域技术人员已知引起集成电路的异常工作的各种现象。作为引起集成电路的异常工作的现象的例子，例如，可举出EMI（electromagnetic interference，电磁干扰）、ESD（electro-static discharge，静电放电）、集成电路的发热所造成的温度上升、向集成电路的光入射、施加到集成电路的机械力。特别地，在便携式终端中，由于安装的困难性，这些现象所造成的异常工作的发生成为课题。
发明内容
在一个观点中，集成电路装置具备：具有柔性的树脂薄膜；多个布线，接合于树脂薄膜的表面并且在特定方向上并排配置；IC芯片，接合于树脂薄膜的表面，所述IC芯片的位置相对于该布线在与该特定方向垂直的方向上偏离，所述IC芯片连接到该布线；以及保护图案，形成在树脂薄膜的表面，相对于配置IC芯片和/或布线的配置区域位于该特定方向上并且由与该布线相同的材料形成。
在另一观点中，电子设备具备：具有柔性的树脂薄膜；多个布线，接合于树脂薄膜的表面并且在特定方向上并排配置；以及IC芯片，接合于树脂薄膜的表面，相对于该布线在与该特定方向垂直的方向上偏离，并且连接到该布线。树脂薄膜包括：接合了布线与IC芯片的主体部分；以及从主体部分突出的突出部分。树脂薄膜以使得突出部分与主体部分相向的方式被折弯。
附图说明
图1是示出一个实施方式的集成电路装置的构造的平面图。
图2是示出一个实施方式中的COF封装的构造的平面图。
图3是示出树脂薄膜被折弯的状态下的COF封装的构造的平面图。
图4是示出图3的A-A截面中的COF封装的构造的截面图。
图5是示出图3的A-A截面中的COF封装的另一构造的截面图。
图6是示出IC芯片的高速接口的位置远离保护图案的集成电路装置的结构的平面图。
图7是示出高速接口位于接近IC芯片的保护图案的一半处的集成电路装置的结构的平面图。
图8是示出另一实施方式的集成电路装置的构造的平面图。
图9是示出以剖切线切断图8的集成电路装置而得到的COF封装的构造的平面图。
图10是示出树脂薄膜被折弯的状态下的图9的COF封装的构造的平面图。
图11是示出将树脂薄膜折2次的集成电路装置的构造的平面图。
图12是示出图11的集成电路装置的保护图案的构造的平面图。
图13是示出以剖切线切断图11的集成电路装置而得到的COF封装的构造的平面图。
图14是示出图11的集成电路装置的突出部分的构造的放大平面图。
图15是示出图11的集成电路装置的突出部分中的保护图案的配置的放大平面图。
图16A图示了树脂薄膜在突出部分的根部的位置处被折弯时的图13的COF封装的构造。
图16B图示了突出部分进一步被折弯时的图13的COF封装的构造。
图17是示出又一实施方式中的集成电路装置的构造的平面图。
图18是示出图17的集成电路装置的保护图案的构造的放大平面图。
图19是示出以剖切线切断图17的集成电路装置而得到的COF封装的构造的平面图。
图20A是示出图17的集成电路装置的突出部分的构造的放大平面图。
图20B是示出图17的集成电路装置的突出部分中的保护图案的配置的放大平面图。
图21是示出又一实施方式的集成电路装置的构造的平面图。
图22是示出以剖切线切断图21的集成电路装置而得到的COF封装的构造的平面图。
图23是示出树脂薄膜被折弯的状态下的图22的COF封装的构造的平面图。
图24是示出又一实施方式的集成电路装置的构造的平面图。
图25是示出以剖切线切断图24的集成电路装置而得到的COF封装的构造的平面图。
图26是示出树脂薄膜被折弯的状态下的图25的COF封装的构造的平面图。
图27是示出图26的B-B截面中的COF封装的构造的截面图。
图28是示出又一实施方式的集成电路装置的构造的平面图。
图29是示出以剖切线切断图28的集成电路装置而得到的COF封装的构造的平面图。
图30是示出图25中图示的COF封装的保护图案被用作抑制噪声向FPC中包括的布线和/或电路元件的施加的电磁屏蔽的情况下的FPC的配置的平面图。
图31是示出图30中图示的COF封装和向FPC的电子设备的安装中树脂薄膜被折弯的状态的COF封装的构造的平面图。
图32是示出图31的C-C截面中的COF封装的构造的截面图。
图33是示出一个变形例中的COF封装的构造的平面图。
图34是示出另一变形例中的COF封装的构造的平面图。
图35是示出又一变形例中的COF封装的构造的平面图。
图36是示出又一变形例中的COF封装的构造的平面图。
图37是示出图36的COF封装的树脂薄膜的突出部分的构造的平面图。
图38是示出又一变形例中的COF封装的构造的平面图。
图39是示出一个变形例中的保护图案的安装的平面图。
图40是示出另一变形例中的保护图案的安装的平面图。
图41是示出又一变形例中的保护图案的安装的平面图。
图42是示出又一变形例中的保护图案的安装的平面图。
图43是示出又一实施方式中的COF封装的构造的平面图。
图44是示出树脂薄膜在突出部分的根部的位置处被折弯时的图43的COF封装的构造的平面图。
图45是示出图44的D-D截面中的COF封装的构造的截面图。
图46是示出加劲肋直接接合于主体部分时的COF封装的构造的例子的截面图。
图47是示出一个变形例中的COF封装的构造的平面图。
图48是示出树脂薄膜在突出部分的根部的位置处被折弯时的图47的COF封装的构造的平面图。
图49是示出图48的E-E截面中的COF封装的构造的截面图。
图50是示出又一实施方式中的COF封装的构造的平面图。
图51是示出树脂薄膜在突出部分的根部的位置处被折弯时的图50的COF封装的构造的平面图。
图52是示出图51的F-F截面中的COF封装的构造的截面图。
图53是示出图51的G-G截面中的COF封装的构造的截面图。
图54是示出一个变形例中的COF封装的构造的平面图。
具体实施方式
以下，一边参照所附附图一边说明一个实施方式的集成电路装置和电子设备。再有，在附图中，有时通过相同或对应的参照号码来参照相同或类似的结构要素。此外，在所附附图中，为了容易理解以下的公开的技术内容，有时通过正确的比例尺来描绘各构件的尺寸。
以下，说明了应用COF（chip on film，膜上芯片）技术的集成电路装置和电子设备的实施方式。再有，要留意的是，COF是在具有柔性的树脂薄膜的表面安装布线和IC芯片的技术的一例，在此公开的技术也能够适用于其他安装技术。
图1是示出一个实施方式的集成电路装置10的构造的平面图。集成电路装置10具备树脂薄膜1、IC芯片2、多个布线3、以及多个布线4。树脂薄膜1具有柔性，以能够折叠（foldable）的方式形成。在一个实施方式中，树脂薄膜1由聚酰亚胺形成。布线3、4由金属（例如铜（Cu））形成。
IC芯片2通过表面安装技术接合于树脂薄膜1的表面。在一个实施方式中，在IC芯片2中集成化ASIC（application specific IC，专用IC），例如对显示面板进行驱动的显示驱动器。
布线3、4接合于树脂薄膜1的表面，经由凸块（未图示）连接到形成于IC芯片2的外部连接焊盘（未图示）。布线3在位于IC芯片2的-Y方向上的区域中在X轴方向上并排配置，布线4在位于IC芯片2的+Y方向上的区域中在X轴方向上并排配置。IC芯片2的位置相对于多个布线3在+Y方向上偏离，相对于多个布线4在-Y方向上偏离。
例如，图1中图示的构造在Y轴方向上重复而形成带状构造体，其卷绕于卷轴。一边在规定的传送方向（在一个实施方式中，与Y轴方向平行的方向）上传送该带状构造体，一边通过在树脂薄膜1规定的剖切线5切断集成电路装置10，将包括IC芯片2的部分6取出作为COF封装。传送孔7在传送方向上并排配置在树脂薄膜1的两端，使用传送孔7在该传送方向上传送树脂薄膜1。以下，有时将包括IC芯片2的部分6记述为COF封装6。所取出的COF封装6最终安装于便携式设备等电子设备。
在IC芯片2中集成化高速接口2a。作为高速接口2a的例子，可举出依据MIPI-DSI（mobile industry processor interface-digital serial interface，移动行业处理器接口-数字串行接口）的接口、依据TIA/EIA-644规格、TIA/EIA-644-A规格或TIA/EIA-899规格的LVDS（low voltage differential signaling，低压差分信号）接口。符号3a示出布线3之中的连接到高速接口2a的布线。
在本实施方式中，设置电磁屏蔽来减少施加到布线3的噪声。详细而言，在相对于配置布线3的布线配置区域8在+X方向上偏离的位置处形成保护图案9，将该保护图案9用作电磁屏蔽。保护图案9在树脂薄膜1的表面形成布线3、4的工艺中同时形成。在一个实施方式中，在树脂薄膜1的表面形成铜薄膜等导电体薄膜，对该导电体薄膜进行蚀刻，由此，形成布线3、4。保护图案9在该工艺中与布线3、4同时形成。在该情况下，保护图案9由与布线3、4相同的材料形成。在布线3、4由铜形成的情况下，保护图案9也由铜形成。
在将该集成电路装置10安装于电子设备的情况下，首先，以剖切线5切断树脂薄膜1以及布线3、4，如图2所示，取出COF封装6。
COF封装6的树脂薄膜1具备主体部分11、以及从主体部分11在+X方向上突出的突出部分12。在主体部分11形成IC芯片2和布线3、4。详细而言，主体部分11具备与X轴平行且彼此相向的一组边缘11a、11b。关于布线3的每一个，其一端的位置接近于边缘11a，另一端连接到IC芯片2。布线3沿着边缘11a在X轴方向上并排配置。此外，关于布线4的每一个，其一端的位置接近于边缘11b，另一端连接到IC芯片2。布线4沿着边缘11b在X轴方向上并排配置。保护图案9形成在树脂薄膜1的突出部分12。
如图3、图4所示，在取出的COF封装6中，树脂薄膜1的突出部分12在其根部的位置处被折弯。在图2中，突出部分12的根部的位置作为突出部分12接合于主体部分11的位置，用虚线13示出。通过该折弯，如图3所示，保护图案9与布线3的至少一部分相向。像这样，在安装到电子设备时，保护图案9与布线3相向，由此，作为布线3的电磁屏蔽发挥作用，从而减少施加到布线3的噪声。例如，向连接到高速接口2a的布线3a施加的噪声的减少对于数据传输的可靠性的提高是有效的。
进而，保护图案9形成在树脂薄膜1的废弃的部分，此外，保护图案9能够在形成布线3、4的工艺中同时形成。因此，以使保护图案9与布线3相向的方式折弯树脂薄膜1，将保护图案9用作电磁屏蔽，由此，能够以低成本实现噪声减少。
保护图案9既可以与全部的布线3相向，也可以仅与一部分的布线3相向。在一个实施方式中，保护图案9还可以被配置为在树脂薄膜1被折弯之后不与全部的布线3相向而与包括布线3a的一部分的布线3相向。
在图5的一个实施方式中，保护图案9和/或布线3的至少一部分被树脂皮膜例如阻焊剂14覆盖。该树脂皮膜防止保护图案9与布线3之间的接触。在该情况下，例如，关于布线3，除了连接到其他的电子部件例如柔性布线基板（FPC：flexible printed circuitboard）的部分之外，被阻焊剂14覆盖。也可以用阻焊剂14覆盖布线3的整体。
保护图案9和树脂薄膜1的突出部分12的X轴方向上的所容许的最大的宽度尺寸依赖于布线配置区域8的X轴方向上的尺寸。例如，在布线配置区域8中在X轴方向上并排配置许多布线3的情况下，布线配置区域8的X轴方向上的尺寸增大，保护图案9和树脂薄膜1的突出部分12的X轴方向上的所容许的最大的尺寸变小。
在保护图案9和树脂薄膜1的突出部分12的X轴方向上的所容许的最大的尺寸小的情况下，即使在突出部分12的根部的位置处弯树脂薄膜1，也可能产生未将保护图案9配置为覆盖设置电磁屏蔽是优选的布线3的情况。例如，如图6所图示，在高速接口2a的位置远离保护图案9的情况下，即使在突出部分12的根部的位置处折弯树脂薄膜1，也可能产生不能用保护图案9覆盖连接到高速接口2a的布线3a的情况。
为了应对这样的问题，在一个实施方式中，在保护图案9附近的位置处配置设置电磁屏蔽是优选的布线3。例如，将高速接口2a和布线3a配置在保护图案9附近的位置。在一个实施方式中，如图7所示，在针对IC芯片2以IC芯片2的X轴方向上的中心的位置为边界而定义第一半分部分2b和第二半分部分2c时，高速接口2a位于接近保护图案9的第一半分部分2b中。伴随此，连接到高速接口2a的布线3a也被配置在保护图案9的附近，保护图案9被用作布线3a的电磁屏蔽。
在其他的实施方式中，如图8和图9所图示，设置位于布线配置区域8的+X方向上的保护图案9 1和位于-X方向上的保护图案9 2。以使得保护图案9 1、9 2被包括于COF封装6A的方式规定剖切线5。
在该COF封装6A中，树脂薄膜1具备主体部分11、从主体部分11在+X方向上突出的突出部分12 1、以及从主体部分11在-X方向上突出的突出部分12 2。保护图案9 1、9 2形成在树脂薄膜1的突出部分12 1、12 2。
在将COF封装6安装到电子设备时，树脂薄膜1在突出部分12 1、12 2的根部的位置处被折弯，如图10所示那样与布线3相向。在图9中，突出部分12 1、12 2的根部的位置作为突出部分12 1、12 2接合于主体部分11的位置，分别用虚线13 1、13 2示出。
在该构造中，与图3的构造相比较，能够向更多的布线3提供电磁屏蔽。例如，全部的布线3与保护图案9 1、9 2之中的至少一个相向，由此，能够针对全部的布线3减少噪声。
图11～图16B示出将突出部分12折2次的一个实施方式。
图11的集成电路装置10B中设置的剖切线5被规定为与保护图案9B的形状相符的形状。如图12所示，保护图案9B具有在+X方向上延伸的第一图案部分21、从第一图案部分21的+X方向上的端在+Y方向上突出的第二图案部分22、以及从第二图案部分22的远离第一图案部分21的位置（在本实施方式中，第二图案部分22的+Y方向上的端）在-X方向上突出的第三图案部分23。
在以剖切线5切断图11的集成电路装置10B而得到的COF封装6B中，如图13所示，树脂薄膜1具备主体部分11和从主体部分11在+X方向上突出的突出部分12B。
突出部分12B被构成为与保护图案9B对应的形状。详细而言，如图14所示，突出部分12B具有接合于主体部分11并且从主体部分11在+X方向上突出的第一部分31、从第一部分31的+X方向上的端在+Y方向上突出的第二部分32、以及从第二部分32的远离第一部分31的位置（在本实施方式中，第二部分32的+Y方向上的端）在-X方向上突出的第三部分33。
如图15所示，保护图案9B具有与突出部分12B的第一部分31接合的部分、与第二部分32接合的部分、以及与第三部分33接合的部分。详细而言，保护图案9B的第一图案部分21与突出部分12B的第一部分31接合。在保护图案9B的第二图案部分22中，位于-Y方向上的端部接合于突出部分12B的第一部分31，剩余部分接合于突出部分12B的第二部分32。在保护图案9B的第三图案部分23中，位于+X方向上的端部接合于突出部分12B的第二部分32，剩余部分接合于突出部分12B的第三部分33。
回到图13，在将COF封装6B安装于电子设备的情况下，将树脂薄膜1折2次。首先，树脂薄膜1在突出部分12B的根部的位置处被折弯。在图13中，突出部分12B的根部的位置作为突出部分12B接合于主体部分11的位置，用虚线13B示出。图16A示出该折弯状态。
进而，如图16B所图示，树脂薄膜1的突出部分12B在第二部分32和第三部分33接合的位置处以使得保护图案9B之中的与第三部分33接合的部分与布线3相向的方式被折弯。在该状态下，保护图案9B的第三部分33的端与突出部分12B的第二部分32相比更远离突出部分12B的根部的位置，从而能够增大从保护图案9B的端到突出部分12B的根部的位置为止的距离。根据这样的构造，能够使保护图案9B与许多布线3，例如处于从突出部分12的根部在-X方向上远离的位置处的布线3也相向，因此，能够在许多布线3设置电磁屏蔽。
通过将树脂薄膜1折叠3次以上，还能够进一步增大从保护图案的端到突出部分的根部的位置为止的距离。图17～图20B示出将树脂薄膜1折叠3次的一个实施方式。
图17所图示的集成电路装置10C中设置的剖切线5的形状也与图11同样地变更为与保护图案9C的形状相符。如图18所示，保护图案9C具有在+X方向上延伸的第一图案部分21、从第一图案部分21的+X方向上的端在+Y方向上突出的第二图案部分22、从第二图案部分22的远离第一图案部分21的位置（在本实施方式中，第二图案部分22的+Y方向上的端）在-X方向上突出的第三图案部分23、从第三图案部分23的-X方向上的端在+Y方向上突出的第四图案部分24、以及从第四图案部分24的远离第三图案部分23的位置（在本实施方式中，第四图案部分24的+Y方向上的端）在+X方向上突出的第五图案部分25。
在以剖切线5切断图17的集成电路装置10C而得到的COF封装6C中，如图19所示，树脂薄膜1具备主体部分11和从主体部分11在+X方向上突出的突出部分12C。
如图20A所图示，将突出部分12C构成为与保护图案9C对应的形状。详细而言，突出部分12C具有与主体部分11接合并且从主体部分11在+X方向上突出的第一部分31、从第一部分31的+X方向上的端在+Y方向上突出的第二部分32、从第二部分32的远离第一部分31的位置（在本实施方式中，第二部分32的+Y方向上的端）在-X方向上突出的第三部分33、从第三部分33的-X方向上的端在+Y方向上突出的第四部分34、以及从第四部分34的远离第三部分33的位置（在本实施方式中，第四部分34的+Y方向上的端）在+X方向上突出的第五部分35。
如图20B所示，保护图案9C跨突出部分12C的第一～第五部分31～35而配置，具有与突出部分12C的第一～第五部分31～35接合的部分。
回到图19，在将COF封装6C安装于电子设备的情况下，将树脂薄膜1折3次。树脂薄膜1在突出部分12C的根部的位置处被折弯。进而，突出部分12C在第二部分32与第三部分33接合的位置处被折弯，进而，突出部分12C在第四部分34与第五部分35接合的位置处被折弯。在这样的构造中，能够增大从保护图案9C的端到突出部分12C的根部的位置为止的距离，从而能够使保护图案9C与许多布线3相向。这意味着能够在许多布线3设置电磁屏蔽。
在上述的实施方式中，保护图案9、9 1、9 2、9B、9C被用作布线3的电磁屏蔽，但是，保护图案也可以用于IC芯片2的保护。例如，保护图案也能够用作IC芯片2的电磁屏蔽。此外，由于保护图案由金属形成，所以热传导性很好。利用该性质，保护图案能够用作用于释放IC芯片2所产生的热量的散热体。此外，由于保护图案由金属形成，所以遮光性高。利用该性质，保护图案也能够用作抑制外部光向IC芯片2的入射的遮光体。
在图21所示的一个实施方式中，保护图案9形成在相对于配置IC芯片2的IC配置区域20在+X方向上偏离的位置。剖切线5的形状被变更为与保护图案9的位置相符。在图21的构造中，保护图案9被用作用于抑制噪声向IC芯片2的施加的电磁屏蔽、用于释放IC芯片2所产生的热量的散热体、抑制外部光向IC芯片2的入射的遮光体中的至少一个。
在以剖切线5切断图21的集成电路装置10D而得到的COF封装6D中，如图22所示，树脂薄膜1具备主体部分11和从主体部分11在+X方向上突出的突出部分12，保护图案9接合于树脂薄膜1的突出部分12。
在将COF封装6D安装于电子设备的情况下，在图22所示的虚线13中，树脂薄膜1以使得保护图案9与IC芯片2相向的方式被折弯。
图23示出折弯后的状态，IC芯片2被保护图案9覆盖。在该实施方式中，保护图案9作为IC芯片2的电磁屏蔽、用于释放IC芯片2所产生的热量的散热体、抑制外部光向IC芯片2的入射的遮光体中的至少一个发挥作用。
为了增大IC芯片2之中的被保护图案覆盖的部分，如图24所图示，也可以设置位于IC配置区域20的+X方向上的保护图案9 1和位于-X方向上的保护图案9 2。剖切线5以使得保护图案9 1、9 2包括于COF封装6E的方式规定。
在以剖切线5切断图24的集成电路装置10E而得到的COF封装6E中，如图25所示，树脂薄膜1具备主体部分11、从主体部分11在X方向上突出的突出部分12 1、以及从主体部分11在-X方向上突出的突出部分12 2。保护图案9 1、9 2分别形成在突出部分12 1、12 2。
在将COF封装6E安装于电子设备的情况下，树脂薄膜1在突出部分12 1、12 2的根部的位置处被折弯。在图25中，突出部分12 1、12 2的根部的位置作为突出部分12 1、12 2与主体部分11接合的位置，分别用虚线13 1、13 2示出。
如图26、图27所示，树脂薄膜1以使得保护图案9 1、9 2与IC芯片2相向的方式被折弯。在该构造中，与图23的构造相比较，能够通过保护图案9 1、9 2覆盖IC芯片2的更多部分。例如，IC芯片2的整体被保护图案9 1、9 2之中的至少一个覆盖，由此，能够针对IC芯片2的整体提供IC芯片2的电磁屏蔽、用于释放IC芯片2所产生的热量的散热体、抑制外部光向IC芯片2的入射的遮光体之中的至少一个功能。再有，与图5所图示的构造同样，为了防止保护图案9 1、9 2与IC芯片2接触，可以通过树脂皮膜例如阻焊剂覆盖保护图案9 1、9 2的至少一部分。
保护图案9、9 1、9 2、9B、9C可以被形成为在树脂薄膜1被折弯时覆盖配置IC芯片2的区域和配置布线3的区域两方。在图28所示的一个实施方式中，保护图案9被形成在相对于配置IC芯片2和布线3的IC布线配置区域30在+X方向上偏离的位置。剖切线5的形状被变更为与保护图案9的形状和位置相符。在该构造中，保护图案9被用作用于抑制噪声向布线3的施加的电磁屏蔽，进而，被用作用于抑制噪声向IC芯片2的施加的电磁屏蔽、用于释放IC芯片2所产生的热量的散热体、抑制外部光向IC芯片2的入射的遮光体中的至少一个。
在以剖切线5切断图28的集成电路装置10F而得到的COF封装6F中，如图29所示，树脂薄膜1具备主体部分11和从主体部分11在+X方向上突出的突出部分12，保护图案9接合于树脂薄膜1的突出部分12。
在将COF封装6F安装于电子设备的情况下，树脂薄膜1以使得保护图案9与IC芯片2和布线3相向的方式被折弯。在图29中，用虚线13示出突出部分12的根部的位置即树脂薄膜1被折弯的位置。
在COF封装6、6A～6F的布线3接合于柔性布线基板（FPC）的情况下，保护图案9、91、9 2、9B、9C也可以被用作抑制噪声向FPC中包括的布线和/或电路元件的施加的电磁屏蔽。在图25所图示的COF封装6E的保护图案9 1、9 2被用作抑制噪声向FPC40中包括的布线和/或电路元件的施加的电磁屏蔽的情况下，如图30所示，树脂薄膜1在突出部分12 1、12 2的根部的位置处被折弯。在图30中，突出部分12 1的根部的位置作为突出部分12 1、12 2与主体部分11接合的位置，分别用虚线13 1、13 2示出。
如图31、图32所示，树脂薄膜1以使得保护图案9 1、9 2隔着FPC40与IC芯片2和/或布线3相向的方式被折弯。在这样的构造中，保护图案9 1、9 2覆盖FPC40的至少一部分，从而能够有效地抑制噪声向FPC40中包括的布线和/或电路元件的施加。
在一个实施方式中，在上述的COF封装中，在树脂薄膜1被折弯时在树脂薄膜1形成用于保持突出部分12、12 1、12 2、12B、12C的保持构造。
在一个实施方式中，也可以在树脂薄膜1被折弯时在树脂薄膜1形成插入突出部分12、12B、12C的前端的插入孔。突出部分12、12B、12C被保持为其前端插入到插入孔。这样的构造特别地在如下的情况下是有效的，即：保护图案9、9B、9C和树脂薄膜1的突出部分12、12B、12C相对于配置IC芯片2和/或布线3的区域8、20、30仅在特定方向上配置，并且在树脂薄膜1被折弯时突出部分的前端到达IC芯片2和布线3的相反方向的位置。
在图33所示的一个实施方式中，COF封装6G与图19所图示的COF封装6C同样地对应于折3次。在树脂薄膜1的突出部分12C形成相对于IC布线配置区域30位于+X方向上的保护图案9C。保护图案9C的构造在图18中图示，树脂薄膜1的突出部分12C的构造在图20A、20B中图示。
在COF封装6G中，在树脂薄膜1形成插入孔41。插入孔41具有可插入突出部分12C的前端的形状。
在将COF封装6G安装于电子设备的情况下，将树脂薄膜1折3次。详细而言，树脂薄膜1在突出部分12C的根部的位置处被折弯，突出部分12C在第二部分32与第三部分33接合的位置处被折弯，进而，在第四部分34与第五部分35接合的位置处被折弯。在第四部分34与第五部分35接合的位置处折弯突出部分12C之后，突出部分12C的前端插入到插入孔41。由此，保持突出部分12C的前端。
为了更可靠地保持突出部分的前端，在一个实施方式中，在突出部分的前端形成用于防止突出部分的前端从插入孔脱落的脱落阻止构造。在图34所示的一个实施方式中，COF封装6G具有与图33中图示的COF封装6G类似的构造，但是，在突出部分12C的前端形成脱落阻止构造。
在突出部分12C的前端形成宽幅部分42，当突出部分12C的前端插入到插入孔41时，宽幅部分42挂到插入孔41，由此，保持突出部分12C的前端。根据这样的构造，能够更可靠地保持突出部分12C的前端。
在将树脂薄膜1折1次的情况下、折2次的情况下和被折弯4次或其以上的次数的情况下，也能采用通过插入孔保持树脂薄膜1的突出部分的前端的构造。
在2个保护图案9 1、9 2和2个突出部分12 1、12 2配置为隔着配置IC芯片2和/或布线3的区域8、20、30彼此相向的情况下，在一个实施方式中，该2个突出部分可以被构成为在树脂薄膜1被折弯时以彼此嵌合的方式保持彼此。
在图35所示的一个实施方式中，在COF封装6H中，在突出部分12 1、12 2分别设置可彼此嵌合的嵌合构造43 1、43 2。形成在突出部分12 1的-Y方向上的边缘所设置的凹部作为嵌合构造43 1，嵌合构造43 1构成第一钩。形成在突出部分12 2的+Y方向上的边缘所设置的凹部作为嵌合构造43 2，构成第二钩。
在将COF封装6H安装于电子设备的情况下，树脂薄膜1在主体部分11与突出部分121、12 2接合的位置处被折弯。进而，分别设置在突出部分12 1、12 2的第一钩和第二钩彼此相挂，嵌合构造43 1、43 2彼此嵌合，由此，保持突出部分12 1、12 2。
为了使树脂薄膜1在主体部分11与突出部分12、12 1、12 2、12B、12C接合的位置处容易折弯，也可以将突出部分的与主体部分接合的部分形成得较细。
在图36所示的一个实施方式中，在COF封装6J中，将突出部分12 1、12 2的与主体部分11接合的部分的Y轴方向上的宽度形成得较细。
如图37所示，突出部分12 1具有与树脂薄膜1的主体部分11接合的根部部分12a和在+X方向上接合于根部部分12a的突出主体部分12b。根部部分12a的Y轴方向上的宽度比突出主体部分12b的Y轴方向上的宽度窄。通过分别在树脂薄膜1的突出部分12 1的+Y方向上的缘和-Y方向上的缘形成凹部15a、15b，从而使根部部分12a的Y轴方向上的宽度比突出主体部分12b的Y轴方向上的宽度窄。但是，也可以仅形成凹部15a、15b中的一方。针对突出部分12 2，也与突出部分12 1同样地构成。
根据这样的构造，容易使树脂薄膜1在主体部分11与突出部分12 1、12 2接合的位置处折弯。这对于减少工作量是优选的。再有，较细地形成突出部分的与主体部分接合的部分的构造也能够适用于其他的实施方式。
为了强化保护图案9、9 1、9 2、9B、9C的作为电磁屏蔽的功能，也可以将保护图案与接地线相连接。在图38所示的一个实施方式中，COF封装6J的保护图案9 1通过布线44 1连接到接地线3b，保护图案9 2通过布线44 2连接到接地线3c。根据这样的构造，由于保护图案91、9 2接地，所以保护图案9 1、9 2作为电磁屏蔽，更有效地发挥作用。
在上述的实施方式中，保护图案9、9 1、9 2、9B、9C能以各种形态安装。在图39所示的一个实施方式中，保护图案9的至少一部分被树脂皮膜例如阻焊剂45覆盖。根据这样的构造，能够防止保护图案9与IC芯片2、布线3直接接触。
此外，如图40所示，也可以在阻焊剂45设置开口45a。在这样的构造中，保护图案9能够经由开口45a与保护对象直接接触。例如，在将保护图案9用作IC芯片2的散热体的情况下，保护图案9也可以与IC芯片2直接相接。
此外，如图41中图示的那样，保护图案9、9 1、9 2、9B、9C可以形成为彼此分离并且在特定方向上延伸的多个导电体46的集合体。在该情况下，如图42所示，保护图案9、9 1、92、9B、9C的至少一部分也可以被树脂皮膜例如阻焊剂45覆盖。
在图43所示的一个实施方式中，COF封装6K的树脂薄膜1具备主体部分11和从主体部分11的配置IC芯片2的IC配置区域20在+X方向上突出的突出部分12。再有，图43是从树脂薄膜1的背面即与接合IC芯片2的面相反的面观察COF封装6K的图，因此，IC芯片2、布线3、4通过点线示出。突出部分12相对于IC芯片2位于+X方向上。
将COF封装6K安装到电子设备的情况下，如图44、图45所示，树脂薄膜1在突出部分12的根部的位置处以使得突出部分12与主体部分11的背面11a相向的方式折弯树脂薄膜1。进而，加劲肋51在与IC芯片2相向的位置处接合于突出部分12。加劲肋51是为了在机械力作用时防止IC芯片2的破损而设置的保护构造，在一个实施方式中，被形成为金属的板。在一个实施方式中，突出部分12通过粘接材料52粘接于主体部分11的背面11a，加劲肋51通过粘接剂53粘接于突出部分12的、与接合于主体部分11的背面11a的面相反侧的面。
这样的构造对于抑制在将加劲肋51装载于COF封装6K的工序中可能产生的损伤的影响是有效的。例如在图46中图示的将金属制的加劲肋51直接接合于主体部分11的背面11c的构造中，存在形成在加劲肋51的边缘的毛刺51a穿透树脂薄膜1的可能性。这可能产生对电子设备的工作造成影响的损伤。另一方面，在图43～图45所示的本实施方式的COF封装6K中，在加劲肋51的边缘形成的毛刺51a难以贯通树脂薄膜1的主体部分11，从而能够抑制对电子设备的工作造成影响的损伤的发生。
如图47所示，可以在突出部分12设置开口54。在该情况下，如图48、图49所示，树脂薄膜1在突出部分12的根部的位置处被折弯，加劲肋51以堵塞开口54的方式接合于突出部分12。设置开口54使加劲肋51的位置对准容易化，对于抑制加劲肋51的偏移是有效的。
在图50所示的一个实施方式中，COF封装6L的树脂薄膜1具备主体部分11、从主体部分11的IC配置区域20在+X方向上突出的突出部分12 1、以及从IC配置区域20在-X方向上突出的突出部分12 2。再有，图47是从树脂薄膜1的背面观察COF封装6L的图。
在将COF封装6L安装于电子设备的情况下，如图51～图53所示，突出部分12 1、12 2以朝向主体部分11的背面11c的方式被折弯，加劲肋51接合于突出部分12。树脂薄膜1在突出部分12的根部的位置处以使得突出部分12与主体部分11的背面11a相向的方式被折弯，进而，加劲肋51接合于突出部分12 1、12 2。
这样的构造对于抑制在将加劲肋51装载于COF封装6K的工序中可能产生的损伤的影响也是有效的。另外，设置2个突出部分12 1、12 2的本实施方式的COF封装6L的构造，在突出部分12 1、12 2的X轴方向上的所容许的最大的尺寸小的情况下是有效的。
再有，在图43～图45所示的实施方式、图47～图49所示的实施方式、以及图50和图51所示的实施方式中，为了使在主体部分11与突出部分12、12 1、12 2接合的位置处折弯树脂薄膜1变得容易，也可以将突出部分的与主体部分接合的部分形成得较细。
例如在图54所示的一个实施方式的COF封装6M中，将突出部分12的与主体部分11接合的部分的Y轴方向上的宽度形成得较细。突出部分12具有与树脂薄膜1的主体部分11接合的根部部分12a和在+X方向上接合于根部部分12a的突出主体部分12b。根部部分12a的Y轴方向上的宽度比突出主体部分12b的Y轴方向上的宽度窄。在树脂薄膜1的突出部分12的+Y方向上的缘和-Y方向上的缘分别形成凹部15a、15b，由此，使根部部分12a的Y轴方向上的宽度比突出主体部分12b的Y轴方向上的宽度窄。但是，也可以仅形成凹部15a、15b中的一方。根据这样的构造，在主体部分11与突出部分12接合的位置处折弯树脂薄膜1变得容易。
本公开的实施方式也能如下述那样表现。
在一个实施方式中，集成电路装置具备：具有柔性的树脂薄膜；多个布线，接合于所述树脂薄膜的表面，在第一方向上并排配置；IC芯片，接合于所述树脂薄膜的所述表面，所述IC芯片的位置相对于所述多个布线在与所述第一方向垂直的方向上偏离，所述IC芯片连接到所述多个布线；以及第一保护图案，接合于所述树脂薄膜的所述表面，相对于配置所述IC芯片和/或所述多个布线的配置区域位于所述第一方向上，并且由与所述多个布线相同的材料形成。
在一个实施方式中，所述树脂薄膜也可以具备：主体部分，接合了所述多个布线与所述IC芯片；以及第一突出部分，从所述主体部分在所述第一方向上突出。所述第一保护图案也可以接合于所述树脂薄膜的所述第一突出部分。
在一个实施方式中，也可以在所述树脂薄膜的所述主体部分与所述第一突出部分接合的位置处形成凹部。
在一个实施方式中，所述第一保护图案也可以被树脂皮膜覆盖。
在一个实施方式中，也可以在所述树脂皮膜形成开口。
在一个实施方式中，所述第一保护图案也可以包括在特定方向上延伸的多个导电体。
在一个实施方式中，电子设备具备：具有柔性的树脂薄膜；多个布线，接合于所述树脂薄膜的表面，在第一方向上并排配置；以及IC芯片，接合于所述树脂薄膜的所述表面，所述IC芯片的位置相对于所述多个布线在与所述第一方向垂直的方向上偏离，所述IC芯片连接到所述多个布线。所述树脂薄膜具备：主体部分，接合了所述多个布线与所述IC芯片；以及第一突出部分，从所述主体部分突出。所述第一保护图案接合于所述树脂薄膜的所述第一突出部分，所述树脂薄膜以使得所述第一突出部分与所述主体部分相向的方式被折弯。
在一个实施方式中，该电子设备还可以具备接合于所述树脂薄膜的所述表面并且由与所述多个布线相同的材料形成的第一保护图案。也可以以使得所述第一保护图案与所述多个布线的至少一部分的布线和/或所述IC芯片相向的方式折弯所述树脂薄膜。
在一个实施方式中，该电子设备还可以具备接合于所述树脂薄膜的所述表面并且由与所述多个布线相同的材料形成的第二保护图案。所述树脂薄膜还可以具备从所述主体部分突出的第二突出部分。也可以所述第二突出部分在与所述第一突出部分接合于所述主体部分的位置相向的位置处接合于所述主体部分，所述第二保护图案接合于所述第二突出部分。所述树脂薄膜也可以以使得所述第一保护图案和所述第二保护图案与所述多个布线的至少一部分的布线和/或所述IC芯片相向的方式被折弯。
在一个实施方式中，该电子设备还可以具备被配置为与所述树脂薄膜的所述主体部分相向的柔性布线基板，所述树脂薄膜也可以以使得所述第一保护图案和所述第二保护图案隔着所述柔性布线基板与所述至少一部分的布线和/或所述IC芯片相向的方式被折弯。
在一个实施方式中，所述第一保护图案也可以具备：在第二方向上延伸的第一图案部分、从所述第一图案部分的所述第二方向上的端在与所述第二方向垂直的方向上突出的第二图案部分、以及从所述第二图案部分的远离所述第一图案部分的位置在与所述第二方向相反的第三方向上突出的第三图案部分。所述第一突出部分也可以具备：接合于所述主体部分并且从所述主体部分在所述第二方向上突出的第一部分、从所述第一部分的所述第二方向上的端在与所述第二方向垂直的方向上突出的第二部分、以及从所述第二部分的远离所述第一部分的位置在所述第三方向上突出的第三部分。也可以所述第一保护图案的所述第一图案部分接合于所述第一突出部分的所述第一部分，所述第一保护图案的所述第二图案部分接合于所述第一突出部分的所述第二部分，所述第一保护图案的所述第三图案部分接合于所述第一突出部分的所述第三部分。所述树脂薄膜也可以以使得所述第一保护图案的所述第一图案部分和所述第三图案部分与所述多个布线的至少一部分的布线和/或所述IC芯片相向的方式在所述主体部分与所述第一突出部分的所述第一部分接合的位置和所述第一突出部分的所述第二部分与所述第三部分接合的位置处被折弯。
以上，具体地记述了本公开的实施方式，但是，本领域技术人员应当理解，本公开能与各种变更一起实施。只要没有技术上的矛盾，就能组合地实施上述的实施方式。

Claims (20)

1.一种集成电路装置，其中，具备：
具有柔性的树脂薄膜；
多个布线，接合于所述树脂薄膜的表面，在第一方向上并排配置；
IC芯片，接合于所述树脂薄膜的所述表面，所述IC芯片的位置相对于所述多个布线在与所述第一方向垂直的方向上偏离，所述IC芯片连接到所述多个布线；以及
第一保护图案，接合于所述树脂薄膜的所述表面，相对于配置所述IC芯片和/或所述多个布线的配置区域位于所述第一方向上，并且由与所述多个布线相同的材料形成。
2.根据权利要求1所述的集成电路装置，其中，所述树脂薄膜具备：
主体部分，接合了所述多个布线与所述IC芯片；以及
第一突出部分，从所述主体部分在所述第一方向上突出，
所述第一保护图案接合于所述树脂薄膜的所述第一突出部分。
3.根据权利要求1所述的集成电路装置，其中，还具备第二保护图案，所述第二保护图案接合于所述树脂薄膜的所述表面，相对于所述配置区域位于与所述第一方向相反的第二方向上，并且由与所述多个布线相同的材料形成。
4.根据权利要求3所述的集成电路装置，其中，所述树脂薄膜具备：
主体部分，接合了所述多个布线与所述IC芯片；
第一突出部分，从所述主体部分在所述第一方向上突出；以及
第二突出部分，从所述主体部分在所述第二方向上突出，
所述第一保护图案接合于所述树脂薄膜的所述第一突出部分，
所述第二保护图案接合于所述树脂薄膜的所述第二突出部分。
5.根据权利要求1所述的集成电路装置，其中，所述第一保护图案具备：
第一图案部分，在所述第一方向上延伸；
第二图案部分，从所述第一图案部分的所述第一方向上的端在与所述第一方向垂直的方向上突出；以及
第三图案部分，从所述第二图案部分的远离所述第一图案部分的位置在与所述第一方向相反的第二方向上突出。
6.根据权利要求2所述的集成电路装置，其中，
所述第一保护图案具备：
第一图案部分，在所述第一方向上延伸；
第二图案部分，从所述第一图案部分的所述第一方向上的端在与所述第一方向垂直的方向上突出；以及
第三图案部分，从所述第二图案部分的远离所述第一图案部分的位置在与所述第一方向相反的第二方向上突出，
所述第一突出部分具备：
第一部分，接合于所述主体部分并且从所述主体部分在所述第一方向上突出；
第二部分，从所述第一部分的所述第一方向上的端在与所述第一方向垂直的方向上突出；以及
第三部分，从所述第二部分的远离所述第一部分的位置在所述第二方向上突出，
所述第一保护图案的所述第一图案部分接合于所述第一突出部分的所述第一部分，
所述第一保护图案的所述第二图案部分接合于所述第一突出部分的所述第二部分，
所述第一保护图案的所述第三图案部分接合于所述第一突出部分的所述第三部分。
7.根据权利要求2或6所述的集成电路装置，其中，在所述树脂薄膜形成可插入所述第一突出部分的端的插入孔。
8.根据权利要求7所述的集成电路装置，其中，在所述第一突出部分的端形成防止所述第一突出部分的端从所述插入孔脱落的脱落阻止构造。
9.根据权利要求4所述的集成电路装置，其中，
在所述第一突出部分形成第一嵌合构造，
在所述第二突出部分形成第二嵌合构造，
所述第一嵌合构造和所述第二嵌合构造被构成为彼此可嵌合。
10.根据权利要求2所述的集成电路装置，其中，所述第一突出部分具备：
根部部分，与所述主体部分接合；以及
突出主体部分，在所述第一方向上接合于所述根部部分，
所述根部部分的与所述第一方向垂直的垂直方向上的宽度比所述突出主体部分的所述垂直方向上的宽度窄。
11.根据权利要求1至10中任一项所述的集成电路装置，其中，
所述多个布线具备接地线，
所述第一保护图案连接到所述接地线。
12.一种集成电路装置，其中，具备：
具有柔性的树脂薄膜；
多个布线，接合于所述树脂薄膜的表面，在第一方向上并排配置；
IC芯片，接合于所述树脂薄膜的所述表面，所述IC芯片的位置相对于所述多个布线在与所述第一方向垂直的方向上偏离，所述IC芯片连接到所述多个布线，
所述树脂薄膜包括：
主体部分，接合了所述多个布线与所述IC芯片；以及
第一突出部分，相对于所述IC芯片位于所述第一方向上，从所述主体部分在所述第一方向上突出。
13.根据权利要求12所述的集成电路装置，其中，所述树脂薄膜还包括第二突出部分，所述第二突出部分相对于所述IC芯片位于与所述第一方向相反的第二方向上并且从所述主体部分在所述第二方向上突出。
14.根据权利要求12所述的集成电路装置，其中，在所述第一突出部分设置开口。
15.一种电子设备，其中，具备：
具有柔性的树脂薄膜；
多个布线，接合于所述树脂薄膜的表面，在第一方向上并排配置；以及
IC芯片，接合于所述树脂薄膜的所述表面，所述IC芯片的位置相对于所述多个布线在与所述第一方向垂直的方向上偏离，所述IC芯片连接到所述多个布线，
所述树脂薄膜具备：
主体部分，接合了所述多个布线与所述IC芯片；以及
第一突出部分，从所述主体部分突出，
所述树脂薄膜以使得所述第一突出部分与所述主体部分相向的方式被折弯。
16.根据权利要求15所述的电子设备，其中，还具备第一保护图案，所述第一保护图案接合于所述树脂薄膜的所述表面并且由与所述多个布线相同的材料形成，
所述树脂薄膜以使得所述第一保护图案与所述多个布线的至少一部分的布线和/或所述IC芯片相向的方式被折弯。
17.根据权利要求16所述的电子设备，其中，还具备被配置为与所述树脂薄膜的所述主体部分相向的柔性布线基板，
所述树脂薄膜以使得所述第一保护图案隔着所述柔性布线基板与所述至少一部分的布线和/或所述IC芯片相向的方式被折弯。
18.根据权利要求15所述的电子设备，其中，还具备以与所述IC芯片相向的方式接合于所述第一突出部分的加劲肋。
19.根据权利要求15所述的电子设备，其中，还具备加劲肋，
所述树脂薄膜还包括相对于所述IC芯片位于与所述第一方向相反的第二方向上并且从所述主体部分在所述第二方向上突出的第二突出部分，
所述加劲肋以与所述IC芯片相向的方式接合于所述第一突出部分和所述第二突出部分。
20.根据权利要求18所述的电子设备，其中，
在所述第一突出部分设置开口，
所述加劲肋以堵塞所述开口的方式接合于所述第一突出部分。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210112432A (ko) 2020-03-04 2021-09-15 삼성디스플레이 주식회사 표시 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04263495A (ja) * 1991-02-18 1992-09-18 Ibiden Co Ltd フレキシブル配線板
JPH08330682A (ja) * 1995-05-30 1996-12-13 Sharp Corp 半導体部品実装型フレキシブルプリント基板
JP2001358245A (ja) * 2000-06-14 2001-12-26 Seiko Epson Corp 配線基板の製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
CN101118327A (zh) * 2006-07-31 2008-02-06 三星电子株式会社 多层柔性膜封装和包括其的液晶显示装置
CN101484991A (zh) * 2006-07-27 2009-07-15 国际商业机器公司 集成电路散热装置
US20100044841A1 (en) * 2008-08-20 2010-02-25 Infineon Technologies Ag Semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58105165U (ja) * 1982-01-09 1983-07-18 キヤノン株式会社 フレキシブルプリント板
JPS62269399A (ja) * 1986-05-19 1987-11-21 松下電器産業株式会社 シ−ルド装置
JP3550253B2 (ja) * 1996-07-23 2004-08-04 株式会社東芝 電子機器
JP3426140B2 (ja) * 1998-08-27 2003-07-14 シャープ株式会社 テープキャリアパッケージ
JP4640819B2 (ja) * 2005-12-02 2011-03-02 日東電工株式会社 配線回路基板
JP2008091797A (ja) * 2006-10-04 2008-04-17 Olympus Corp フレキシブル基板の接合装置
JP2008159873A (ja) * 2006-12-25 2008-07-10 Epson Imaging Devices Corp フレキシブルプリント配線基板およびその製造方法、電気光学装置および電子機器
TWI337402B (en) * 2007-01-03 2011-02-11 Chipmos Technologies Inc Semiconductor packaging substrate improving capability of electrostatic dissipation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04263495A (ja) * 1991-02-18 1992-09-18 Ibiden Co Ltd フレキシブル配線板
JPH08330682A (ja) * 1995-05-30 1996-12-13 Sharp Corp 半導体部品実装型フレキシブルプリント基板
JP2001358245A (ja) * 2000-06-14 2001-12-26 Seiko Epson Corp 配線基板の製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
CN101484991A (zh) * 2006-07-27 2009-07-15 国际商业机器公司 集成电路散热装置
CN101118327A (zh) * 2006-07-31 2008-02-06 三星电子株式会社 多层柔性膜封装和包括其的液晶显示装置
US20100044841A1 (en) * 2008-08-20 2010-02-25 Infineon Technologies Ag Semiconductor device

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