CN111133515A - 制造具有擦除栅极的分裂栅极闪存存储器单元的方法 - Google Patents

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Abstract

本发明提供一种形成存储器设备的方法，其中存储器单元位于存储区域，并且逻辑器件位于第一外围区域和第二外围区域。每个存储器单元包括浮栅、字线栅极和擦除栅极，并且每个逻辑器件包括一个栅极。字线栅极下方的氧化物与浮栅和擦除栅极之间的隧道氧化物分开形成，并且也是第一外围区域中的栅极氧化物。两个外围区域中的字线栅极、擦除栅极和栅极由同一多晶硅层形成。擦除栅极和源极区之间的氧化物比隧道氧化物更厚，隧道氧化物比字线栅极下方的氧化物更厚。

Description

制造具有擦除栅极的分裂栅极闪存存储器单元的方法
本申请要求2017年10月4日提交的美国临时申请号62/567,840和2018年9月20日提交的美国专利申请号16/137,399的权益。
技术领域
本发明涉及非易失性存储器阵列。
背景技术
分裂栅极非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(“’130专利”)公开了一种分裂栅极非易失性存储器单元阵列，并且出于所有目的将该专利以引用方式并入本文。存储器单元在图1中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅极22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并且与其绝缘(并且控制其电导率)，该第二部分22b沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅极22通过栅极氧化物26与衬底12绝缘。
通过将高的正电压置于控制栅极22上，擦除存储器单元(从浮栅去除电子)，导致浮栅20上的电子经由福勒-诺德海姆隧穿效应从浮栅20通过中间绝缘体24遂穿到控制栅极22。
通过将正电压置于控制栅极22上以及将正电压置于漏极16上来编程存储器单元(其中电子被置于浮栅上)。电子电流将从源极14流向漏极16。当电子到达控制栅极22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26被注入到浮栅20上。
通过将正的读取电压置于漏极16和控制栅极22上(这接通控制栅极下方的沟道区)来读取存储器单元。如果浮栅20带正电(即，电子被擦除以及正极耦合到漏极16)，则沟道区在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。本领域的技术人员理解，源极和漏极可以是可互换的，其中浮栅可部分地延伸到源极而不是漏极上方，如图2所示。
具有两个以上栅极的分裂栅极存储器单元也是已知的。例如，美国专利8,711,636(“’636专利”)公开了一种具有附加耦合栅极的存储器单元，该耦合栅极设置在源极区上方并与其绝缘，以更好地电容耦合到浮栅。参见例如图3，其示出了设置在源极区14上方的耦合栅极24。
一种四栅极存储器公开于美国专利6,747,310(“’310专利”)中。例如，如图4所示，该存储器单元具有源极区14、漏极区16、位于沟道区18的第一部分上方的浮栅20、位于沟道区18的第二部分上方的选择栅极28、位于浮栅20上方的控制栅极22以及位于源极区14上方的擦除栅极30。编程由来自沟道区18的受热电子示出，电子将自身注入浮栅20上。擦除通过从浮栅20隧穿到擦除栅极30的电子来显示。
图1和图2的存储器单元已被成功地用作若干技术节点的闪存。它凭借低成本工艺和良好的性能相对容易实现。一个缺点是单元尺寸较大，因此对于高级技术节点可能具有竞争压力。图4的存储器单元已被成功地用作若干高级技术节点的嵌入式闪存。它具有非常好的质量和有竞争力的单元尺寸。然而，工艺成本比图1和图2中的单元更高且更复杂。图3的存储器单元不如图4的存储器单元复杂，因为其每个单元少一个栅极。但是，常规制造技术仍然过于复杂并且不能完全实现按比例缩小存储器单元尺寸。
发明内容
前述问题和需求通过形成存储器设备的方法来解决，该方法包括：
提供半导体衬底，该半导体衬底具有存储区域、第一外围区域和第二外围区域；
在存储区域、第一外围区域和第二外围区域中的衬底的表面上形成第一绝缘层；
在存储区域、第一外围区域和第二外围区域中的第一绝缘层上形成第一多晶硅层；
从第一外围区域和第二外围区域移除第一多晶硅层，并且从存储区域移除第一多晶硅层的多个部分，从而在存储区域留下第一多晶硅层的第一多晶硅块，其中第一多晶硅块具有第一端部和第二相对端部；
移除第一绝缘层的不是设置在第一多晶硅块下方的多个部分；
邻接存储区域中第一多晶硅块的第一端部在衬底中形成源极区；
在第二外围区域中的衬底的表面上形成第二绝缘层；
形成包裹第一多晶硅块的第一端部处的上边缘的第三绝缘层；
在存储区域中源极区上方的衬底的表面上形成第四绝缘层；
邻接第一多晶硅块的第二端部在存储区域中的衬底的表面上以及在第一外围区域中的衬底的表面上形成第五绝缘层；
在存储区域、第一外围区域和第二外围区域中的第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层上形成第二多晶硅层；
移除第二多晶硅层的多个部分，从而在第四绝缘层上和源极区上方留下第二多晶硅层的第二多晶硅块，横向邻接第一多晶硅块的第二端部在存储区域中的第五绝缘层上留下第二多晶硅层的第三多晶硅块，在第一外围区域中的第五绝缘层上留下第二多晶硅层的第四多晶硅块，以及在第二外围区域中的第二绝缘层上留下第二多晶硅层的第五多晶硅块；
邻接存储区域中第三多晶硅块在衬底中形成漏极区；
邻接第四多晶硅块的第一侧在衬底中形成第二源极区；
邻接第四多晶硅块的第二侧在衬底中形成第二漏极区，该第二侧与第四多晶硅块的第一侧相对；
邻接第五多晶硅块的第一侧在衬底中形成第三源极区；
邻接第五多晶硅块的第二侧在衬底中形成第二漏极区，该第二侧与第五多晶硅块的第一侧相对。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为常规双栅极存储器单元的剖视图。
图2为常规双栅极存储器单元的剖视图。
图3为常规三栅极存储器单元的剖视图。
图4为常规四栅极存储器单元的剖视图。
图5A至29A为半导体衬底的存储区域的剖视图，示出了形成存储器单元对的步骤。
图5B至29B为半导体衬底的低电压逻辑电路区域和高电压逻辑电路区域的剖视图，示出了形成低电压逻辑器件和高电压逻辑器件的步骤。
具体实施方式
本发明涉及一种用于在其上也形成有逻辑器件的衬底上制造三栅极存储器单元的新技术。图5A至29A示出了存储器单元在衬底的存储区域中的形成过程，并且图5B至29B示出了低(例如，1.2V)逻辑电路和高(HV)逻辑电路在同一衬底的外围区域(即，低电压逻辑电路(外围)区域(LV区域)和高压逻辑电路(外围)区域(HV区域))中的形成过程。该方法首先在半导体衬底40上形成(衬垫)二氧化硅(氧化物)层42，然后在衬垫氧化物层42上形成氮化硅(氮化物)层44，如图5A至5B所示。执行掩膜步骤(即，光刻光阻沉积、暴露、选择性光致抗蚀剂移除)和蚀刻以形成延伸到衬底中的沟槽46。沟槽46将LV区域和HV区域分隔开并且将活性区的列分隔开，在该活性区中存储器单元形成于存储区域中。然后移除光致抗蚀剂。参见图5A至5B。
用氧化物48填充沟槽46，并且还用氮化物层44通过CMP(即，STI绝缘技术)将顶表面平坦化。参见图6A至6B。氮化物44通过氮化物蚀刻来移除，从而暴露衬垫氧化物42。参见图7A至7B。衬垫氧化物42通过氧化物蚀刻来移除，并且在衬底表面上形成任选的牺牲氧化物层50。也可在此时执行植入(例如，ZMOS植入)。参见图8A至8B。执行掩膜材料形成和植入的多次迭代，以选择性地将不同材料植入衬底的不同区中。参见例如图9A至9B，其中光致抗蚀剂52在所有三个区域中形成，从存储区域和HV区域中移除，由此该植入过程影响衬底的存储区域和HV区域，但不影响LV区域。在移除光致抗蚀剂之后，使用氧化物蚀刻来移除牺牲氧化物50。在衬底40上形成氧化物层54(称为浮栅氧化物，因为它将用作浮栅与衬底之间的绝缘材料)，并且在氧化物层54上方形成多晶硅层56(称为浮栅多晶硅，因为它的多个部分将用作浮栅)。参见图10A至10B。结构通过化学机械抛光(CMP)平坦化。参见图11A至11B。STI氧化物48的顶部通过氧化物蚀刻而凹入，使得其上表面凹陷到多晶硅层56的顶表面下方。氮化物层58随后形成于该结构上。参见图12A至12B。使用掩膜步骤(沉积光致抗蚀剂60，选择性地暴露和移除光致抗蚀剂60的多个部分)，然后进行氮化物蚀刻，以在存储区域中的氮化物层58上形成沟槽62(从而将多晶硅层56暴露于沟槽62的底部的下方)。参见图13A。外围LV区域和HV区域中的氮化物58保持不变。参见图13B。此时可执行适当的植入。执行氧化过程，以氧化沟槽62的底部处的多晶硅层56的暴露部分，从而形成多晶硅层56的氧化区64，使得多晶硅层56的那些部分中的每个部分均具有弯曲/倾斜的上表面。参见图14A。外围区域中的多晶硅层56保持不变。参见图14B。
然后通过氧化物沉积和CMP用氧化物66来填充沟槽62。参见图15A至15B。氮化物层58通过氮化物蚀刻来移除，从而暴露出多晶硅层56。参见图16A至16B。使用多晶硅蚀刻来移除多晶硅层56的所有暴露部分(将这些部分留在剩余氧化物66下方的存储区域中)。多晶硅层56的那些剩余部分具有弯曲/倾斜的上表面，并且是多晶硅层56的将为浮栅的块56a。附图中仅显示一对，但将形成多对。将多晶硅层56从逻辑区域中完全移除。参见图17A至17B。氧化物间隔部68通过氧化物沉积(例如，通过高温氧化物-HTO)和蚀刻在多晶硅块56a的侧上形成。氧化物蚀刻移除了暴露衬底表面上剩余的任何氧化物。参见图18A至18B。在衬底上形成氧化物层70(例如，快速热氧化RTO和/或HTO)。参见图19A至19B。执行掩膜步骤以用光致抗蚀剂72来覆盖结构，存储区域中的多晶硅块56a的对之间的间隔除外。在植入之后，使用氧化物蚀刻，以远离多晶硅块56a彼此面对的侧表面而使氧化物凹陷。也执行植入，以在多晶硅块56a的对之间的衬底中形成源极区74。参见图20A至20B。在光致抗蚀剂移除之后，使用氧化物沉积(例如，HTO)围绕存储区域中的多晶硅块56a的暴露边缘形成氧化物层76。该氧化物层将为擦除隧道氧化物，并且可有利地为薄的，因为它直接形成在刚蚀刻的多晶硅块56a的暴露侧/角上。氧化物70在其它地方变厚。参见图21A至21B。使用一系列掩膜和植入步骤来选择性地用光致抗蚀剂PR来覆盖结构并植入衬底的不同区域。参见图22A至22B(逻辑阱植入)、图23A至23B(逻辑阱植入)以及图24A至24B(LVOX浸渍)。
执行掩膜步骤以用光致抗蚀剂80覆盖HV区以及多晶硅块56a的对之间的存储区域的多个部分。然后使用氧化物蚀刻来移除氧化物70的暴露部分(即，在存储区域和LV区域中多晶硅块56a的对之外的区域中)。参见图25A至25B。使衬底40的暴露部分氧化，以在存储区域和LV区域中形成氧化物82的薄层并且使源极区74上的氧化物变厚。多晶硅层84随后沉积在结构上，之后SION层86沉积在多晶硅层84上。参见图26A至26B。然后执行掩膜步骤以用光致抗蚀剂88来覆盖结构的多个部分，并且选择性地移除存储区域和外围区域中SION层86和多晶硅层84的多个暴露部分。该步骤在源极区上方留下多晶硅块84a(其将是擦除栅极)，在存储区域中每对浮栅多晶硅块56a的衬底的多个外部部分上分留下多晶硅块84b(其将是字线栅极)，以及在LV区域中留下多晶硅块84c(其将是LV外围电路的逻辑栅极)，以及在HV区域中留下多晶硅块84d(其将是HV外围电路的逻辑栅极)。参见图27A至27B。移除光致抗蚀剂88和SION层86，并且将结构退火。参见图28A至28B。执行掩膜和植入，以邻接存储区域中多晶硅块84b在衬底中形成漏极区90，并且邻接LV区域和HV区域中栅极84c/84d在衬底中形成源极区/漏极区92/94。绝缘间隔部96通过氧化物沉积和蚀刻形成于所有区域中。硅化物98形成于暴露多晶硅层/块和衬底表面上。用ILD绝缘材料100覆盖这些结构，穿过绝缘材料形成接触孔102。最终结构示于图29A至29B中。
在存储区域，形成存储器单元的对，其中每个存储器单元包括：源极区74和漏极区90，其中衬底的沟道区104在其间延伸；浮栅56a，设置在沟道区104的第一部分上方并且控制其导电性(以及设置在源极区74的一部分上方)；字线栅极84b，设置在沟道区104的第二部分上方并且控制其导电性；以及擦除栅极84a，设置在源极区74上方(并且在存储器单元的对之间共享)。擦除栅极84a具有向上延伸并超过浮栅56a的一部分的上部，其中凹口85包裹形成于浮栅56a的边缘处的尖端56b(用于在擦除期间增强隧穿度)。
在LV区域，形成低电压逻辑器件，每个低电压逻辑器件具有：源极区92和漏极区94，其中衬底的沟道区106在其间延伸；和逻辑栅极84c，设置在沟道区106上方并且控制其导电性。在HV区域，形成高电压逻辑器件，每个高电压逻辑器件具有：源极区92和漏极区94，其中衬底的沟道区108在其间延伸；和逻辑栅极84d，设置在沟道区108上方并且控制其导电性。HV区域中逻辑栅极84d下方的绝缘层比LV区域中逻辑栅极84c下方的绝缘层厚，以便在HV区域中对逻辑器件使用更高的操作电压。就横向尺寸而言，HV区域中的逻辑栅极84d优选地大于LV区域中的逻辑栅极84c。
以上所确认的存储器设备形成过程具有许多优点。首先，用于形成字线栅极84b的同一多晶硅层用于形成擦除栅极84a和逻辑栅极84c/84d。可使用单个掩膜步骤与蚀刻来限定栅极84a、84b、84c和84d的侧缘。浮栅56a和擦除栅极84a之间的隧道氧化物76与字线栅极84b和衬底40之间的氧化物82分隔开(即，单独形成)，使得氧化物82的相对厚度可独立地按比例缩小，从而获得更好的性能。在宽度方向上(在源极和漏极之间)，浮栅56a通过自对准技术形成，使得单元宽度可以可靠地缩放。由于擦除栅极84a在编程期间耦合到浮栅56a，可将源极区74上的电压按比例缩小，因此可将沟道区104的浮栅部分(即，浮栅56a下方的衬底的部分)按比例缩小。字线阈值电压可通过使用一个或多个阱植入物来调节。通过具有单独的擦除栅极84a，擦除栅极84a和源极区74之间的氧化物可以比隧道氧化物76更厚，隧道氧化物比字线栅极84b下方的氧化物82更厚，并且提供更好的耐久性。字线栅极氧化物82可与栅极84c下方的低电压氧化物结合，因此字线栅极84b下方的沟道区104的长度可更短。面向擦除栅极84a的浮栅56a的尖端/边缘56b增强了擦除隧穿性能。所有这些优点一起使按比例缩小存储器设备的尺寸变得容易得多。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在任何权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求书或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器设备的适当形成的任意顺序来执行。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在……上方”和“在……上”均包括性地包括“直接在……上”(之间没有设置中间材料、元件或空间)和“间接在……上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电连接到”包括“被直接电连接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电连接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (10)

1.一种形成存储器设备的方法，包括：
提供半导体衬底，所述半导体衬底具有存储区域、第一外围区域和第二外围区域；
在所述存储区域、第一外围区域和第二外围区域中的所述衬底的表面上形成第一绝缘层；
在所述存储区域、第一外围区域和第二外围区域中的所述第一绝缘层上形成第一多晶硅层；
从所述第一外围区域和第二外围区域移除所述第一多晶硅层，并且从所述存储区域移除所述第一多晶硅层的多个部分，从而在所述存储区域留下所述第一多晶硅层的第一多晶硅块，其中所述第一多晶硅块具有第一端部和第二相对端部；
移除所述第一绝缘层的不是设置在所述第一多晶硅块下方的多个部分；
邻接所述存储区域中所述第一多晶硅块的所述第一端部在所述衬底中形成源极区；
在所述第二外围区域中的所述衬底的所述表面上形成第二绝缘层；
形成包裹所述第一多晶硅块的所述第一端部处的上边缘的第三绝缘层；
在所述存储区域中所述源极区上方的所述衬底的所述表面上形成第四绝缘层；
邻接所述第一多晶硅块的所述第二端部在所述存储区域中的所述衬底的所述表面上以及在所述第一外围区域中的所述衬底的所述表面上形成第五绝缘层；
在所述存储区域、第一外围区域和第二外围区域中的所述第二绝缘层、所述第三绝缘层、所述第四绝缘层和所述第五绝缘层上形成第二多晶硅层；
移除所述第二多晶硅层的多个部分，从而在所述第四绝缘层上和所述源极区上方留下所述第二多晶硅层的第二多晶硅块，横向邻接所述第一多晶硅块的所述第二端部在所述存储区域中的所述第五绝缘层上留下所述第二多晶硅层的第三多晶硅块，在所述第一外围区域中的所述第五绝缘层上留下所述第二多晶硅层的第四多晶硅块，以及在所述第二外围区域中的所述第二绝缘层上留下所述第二多晶硅层的第五多晶硅块；
邻接所述存储区域中所述第三多晶硅块在所述衬底中形成漏极区；
邻接所述第四多晶硅块的第一侧在所述衬底中形成第二源极区；
邻接所述第四多晶硅块的第二侧在所述衬底中形成第二漏极区，所述第二侧与所述第四多晶硅块的所述第一侧相对；
邻接所述第五多晶硅块的第一侧在所述衬底中形成第三源极区；
邻接所述第五多晶硅块的第二侧在所述衬底中形成第二漏极区，所述第二侧与所述第五多晶硅块的所述第一侧相对。
2.根据权利要求1所述的方法，还包括：
移除所述第一多晶硅块的上表面的一部分，使得所述上表面倾斜并且终止于所述第一多晶硅块的所述第一端部处的锐边。
3.根据权利要求2所述的方法，其中所述第二多晶硅块包括包裹所述锐边的凹口。
4.根据权利要求1所述的方法，其中使用单次多晶硅蚀刻来执行所述第二多晶硅层的所述多个部分的所述移除，从而留下所述第二多晶硅块、所述第三多晶硅块、所述第四多晶硅块和所述第五多晶硅块。
5.根据权利要求1所述的方法，其中使用单次多晶硅蚀刻来执行所述第一多晶硅层从所述第一外围区域和第二外围区域的所述移除，以及所述第一多晶硅层的所述多个部分从所述存储区域的所述移除，从而在所述存储区域中留下所述第一多晶硅层的所述第一多晶硅块。
6.根据权利要求1所述的方法，还包括：
在所述第一多晶硅块的所述第一端部和所述第二端部上形成绝缘材料间隔部；以及
在形成所述第三绝缘层之前，移除所述第一多晶硅块的所述第一端部上的所述绝缘材料间隔部。
7.根据权利要求1所述的方法，其中所述第五绝缘层的厚度小于所述第三绝缘层的厚度。
8.根据权利要求1所述的方法，其中所述第五绝缘层的厚度小于所述第二绝缘层的厚度。
9.根据权利要求1所述的方法，还包括：
在所述第二多晶硅块、所述第三多晶硅块、所述第四多晶硅块和所述第五多晶硅块的上表面上形成硅化物。
10.根据权利要求1所述的方法，还包括：
在所述漏极区、第一源极区和所述第二源极区以及第一漏极区和所述第二漏极区上方的所述衬底的所述表面的多个部分上形成硅化物。
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