CN111095531A - 具有辅助栅极结构的功率半导体器件 - Google Patents

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Abstract

本公开涉及GaN技术中的功率半导体器件。本公开提出了集成的辅助栅极端子(15)和下拉网络，以实现具有高于2V的阈值电压、低栅极泄漏电流和增强的切换性能的常断(E‑模式)GaN晶体管。高阈值电压GaN晶体管具有高压有源GaN器件(205)和低压辅助GaN器件(210)，其中高压GaN器件具有连接到集成辅助低压GaN晶体管的源极的栅极和为外部高压漏极端子的漏极以及为外部源极端子的源极，而低压辅助GaN晶体管具有连接到用作外部栅极端子的漏极(第二辅助电极)的栅极(第一辅助电极)。在其他实施例中，用于断开高阈值电压GaN晶体管的下拉网络由二极管、电阻器或与低压辅助GaN晶体管并联连接的两者的并联连接来形成。

Description

具有辅助栅极结构的功率半导体器件
技术领域
本公开涉及功率半导体器件，例如，涉及异质结构氮化铝镓/氮化镓(AlGaN/GaN)高电子迁移率晶体管(HEMT)或整流器。功率半导体器件包括双栅极结构。
背景技术
功率半导体器件是用作功率电子设备中的开关或整流器的半导体器件(例如，用于电机控制的DC-AC逆变器或用于开关模式电源的DC-DC转换器)。功率半导体器件通常以“换向模式”使用(即，它是开或关)，因此具有针对这种用途而优化的设计。
通常，功率器件具有超过20V的额定电压(即，器件在断开状态下在其主端子之间必须承受的电势差)，并且在导通状态期间传导超过100mA的电流。更常见的是，功率器件的额定值在60V以上并且在1A以上。这些值使功率器件与低功率器件存在很大的不同，所述低功率器件在低于5V的电压和低于1mA的典型电流并且更常见地在μA或亚μA的范围内下操作。功率器件与其他类型的器件(例如，低功率或RF)之间的另一区别是，它们主要利用大信号进行工作，并且它们表现得像开关一样。在使用专用功率晶体管的高电压或功率放大器中发现了一个例外。
硅双极结型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极型晶体管(IGBT)是功率半导体开关器件的常见类型。它们的应用领域的范围从便携式消费电子产品、家用电器、混合动力和电动汽车、电机控制和电源到RF和微波电路以及电信系统。
氮化镓(GaN)越来越被认为是用于功率器件领域的非常有前途的材料，其具有导致功率密度增加、接通电阻降低和高频响应的潜力。材料的宽带隙(Eg＝3.39eV)导致高临界电场(Ec＝3.3MV/cm)，这可能导致具有更短漂移区的器件的设计，因此，与具有相同击穿电压的硅基器件相比[1]，降低了导通状态电阻。AlGaN/GaN异质结构的使用还允许在异质界面处形成二维电子气(2DEG)，其中载流子可以达到非常高的迁移率(μ＝2000cm2/(Vs))值[1]。此外，存在于AlGaN/GaN异质结构处的压电极化电荷导致2DEG层中的高电子密度(例如，1x1013cm-2)。这些性质允许开发具有非常有竞争力的性能参数的高电子迁移率晶体管(HEMT)和肖特基势垒二极管[2]，[3]。大量的研究集中在使用AlGaN/GaN异质结构的功率器件的开发上。
然而，当尝试设计常断型器件而不是常通型器件时，固有地存在于AlGaN/GaN异质界面的2DEG带来了挑战。然而，由于常断型晶体管在大多数功率电子应用中是优选的，因此已经提出了几种方法，这些方法可以导致增强模式器件，其中涉及金属绝缘体半导体结构[4]的使用、氟处理[5]、凹陷式栅极结构[6]的使用以及使用p型覆盖层[7][8]的使用。与其他技术相比，由于pGaN层的外延生长的相对成熟度和可控性，pGaN/AlGaN/GaN HEMT被认为是用于商业化的主要结构。
图1示意性地示出了现有技术pGaN HEMT的有源区域中的截面。所示器件是具有在标准硅晶片4上外延生长的AlGaN/GaN异质结构的横向三端子器件。尽管GaN与Si之间的明显的晶格失配，但是过渡层3用于允许生长高质量GaN层2。通常在GaN层中添加碳p型掺杂[9]。最后，通常添加薄覆盖GaN层11以形成具有大于1x1019cm-3的p型镁掺杂密度的栅极。已开发出图1所示的器件的TCAD模型以用于与提出的本公开进行比较。
典型的pGaN栅极器件的阈值电压为～1.5-2V，并且栅极接通偏置电压为～8V。增强模式GaN器件中的阈值电压和栅极接通电压引起了人们的极大兴趣，因为如果阈值电压为低，则可能在操作中发生诸如当器件应该关断时而出现不需要的器件接通之类的问题。其次，由于非绝缘栅极结构，栅极接通可能是一个问题。
在现有技术的器件中，在器件的阈值电压与器件的2DEG中的载流子密度之间存在折中，并且因此在器件的阈值电压与器件的导通状态电阻之间存在折衷。先前的研究已经表明，对于1x1019cm-3的pGaN掺杂，不能通过使用不同的栅极金属或pGaN层的厚度来显著地改变阈值电压[10]。因此，与这些器件的硅对应物[12]不同，在这些器件(其中相对于源极，栅极电压在4V至7V的范围内)[11]中指定了窄的操作窗口。下限由完全形成栅极下方的沟道(2DEG)所需的栅极偏置来定义(这称为阈值电压Vth)，上限由其中栅极接通并且大量电流开始流过所述栅极的点来限制。
AlGaN/GaN HEMT的另一个关注领域是其快速开关能力。2DEG中载流子的高迁移率以及由于较高的临界电场而引起的用于给定击穿的较短漂移区可以导致非常低的漂移区电荷Qgd。此外，器件栅极电荷Qg比对应的现有技术的硅器件[11]、[12]低约一个数量级。因此，GaN HEMT可以以比硅MOSFET高得多的速度进行切换。尽管这在许多应用中是有益的，但是由于器件和电路级处都存在寄生组件，因此可能导致不需要的振荡[13]。为了避免出现振荡行为，提出的可能的方案是将外部栅极电阻添加到器件，以降低所观察到的dV/dt和dI/dt率[13]。
在[14]中，已经通过改变栅极金属的构成来尝试扩大由阈值电压和pGaN/AlGaN结的开口定义的操作窗口。如[10]中所讨论的，该尝试未成功，其中表明，对于大于1x1019cm-3的pGaN掺杂，使用不同的栅极金属或通过改变pGaN层的厚度不能显著地改变阈值电压。
在[16]中，通过“直插凹陷和再生长栅极(TRRG)”技术获得了关于P型栅极技术的更高的Vth。该工艺技术基于AlGaN势垒层的完全去除和通过外延再生长对其进行的随后再生长。这表明在升高的温度下阈值电压更稳定，并且通过控制AlGaN层的厚度来达到高达2.3V的Vth。尽管这是获得稳定阈值电压的有趣工艺技术，但是当Vth＞2V时，它确实影响Ron。此外，[16]中提出的高Vth方案既没有解决高压晶体管的快速切换期间与Rg相关的振荡问题，也没有解决pGaN栅极技术的高栅极泄漏问题。
在[17]中，展示了一种用于实现高Vth(＞2.8V)的集成双栅极技术。[17]中建议的双栅极技术基于高电压常开(D-Mode)和低电压常断(E-Mode)GaN晶体管的集成。然而，在这种配置中，两个晶体管是串联的，并且因此总体导通状态电阻将受到低电压器件的导通状态电阻的串联贡献的影响。
其他双栅极技术存在于文献中，并且它们被如此称呼是因为它们以栅极钝化层的顶部上[18]的或被埋入异质结构堆叠[19]中的第二栅电极为特征。这些器件主要旨在通过减轻电流崩塌现象来改善晶体管的动态性能。电流崩塌现象实际上是当器件在断开状态下被反复施加高电压时在导通状态下的电流降低。
在[20]中尝试使用具有二极管和第二栅电极的电路配置来增加常断(增强模式E-模式)GaN晶体管的Vth。在该文件中，二极管用作电压转换器并与高压GaN器件的栅极串联连接。还描述了一种通过晶体管实现电压转换器的器件。然而，在这种特定情况下，电压-转换器-晶体管的漏极端子与GaN器件的高压漏极端子连接。这种连接的含义是，驱动器件将必须在阻塞模式下维持高电压，并且因此被设计为具有比低压器件更长的漂移区的高压晶体管。因此，该器件将具有增加的面积消耗，并且必须考虑该附加晶体管的可靠性。此外，在[20]中没有提及上限的限制。
发明内容
本公开提出了一种用于p型栅极GaN E-模式晶体管的特定方案，用于(i)伴随地减小栅极泄漏电流并增加阈值电压，从而增大栅极电压操作窗口，(ii)限制在配置的切换期间的振荡，(iii)通过适当地设计和集成的下拉网络来提高总体配置的切换性能。
根据本公开，提出了一种GaN功率器件，其具有以下能力：高阈值电压；显著大的栅极电压操作范围，其中更少或没有p-GaN结打开的风险；以及无振荡或减小振荡的切换行为。将考虑但不限于pGaN栅极E-Mode技术来讨论本公开的细节。
利用本公开的GaN晶体管意在但不限于在低到中电压范围内的应用。较低电压能力的器件(＜200V但高于20V)将适合于负载点应用，即IT或消费电子应用的低压DC-DC转换器。这种器件还可以用于线性电子产品中以提高效率，然而在600V范围内存在很大的市场潜力，例如，功率因数校正(PFC)、不间断电源(UPS)、电动机驱动器和光伏(PV)系统逆变器。600V GaN器件还可以在混合动力汽车(HEV)和/或电动汽车(EV)中用作充电器，这个市场正以惊人的速度增长。击穿能力高达1.2kV且额定功率可达到7.2kW的GaN晶体管可能导致GaN晶体管用于EV和HEV转换器和逆变器，其中高频操作将允许减小系统尺寸，该参数在考虑移动系统时是有意义的。最终，如果功率额定值被扩展，则足够的GaN晶体管可以在风力涡轮机(1.7kV)中找到应用。要求以MHz方式的可靠操作的最新应用(例如，在IT(移动电话、膝上型计算机)和汽车(EV、HEV)两个领域中的“无线充电”)可能非常适合本公开。此外，还预期了功率转换以外的应用，例如，D类音频放大器。
广义上讲，本发明涉及使用GaN技术的功率半导体器件。本公开提出了一种集成的辅助栅极端子和下拉网络，以实现具有高于2V的阈值电压、低栅极泄漏电流以及可以增强的切换性能的常断(E-模式)GaN晶体管。高阈值电压GaN晶体管具有高压有源GaN器件和辅助GaN器件，该辅助GaN器件可以优选是低压器件，其中高压GaN器件具有：连接到集成辅助GaN晶体管的源极的栅极；为外部高压漏极端子的漏极；以及为外部源极端子的源极，而辅助GaN晶体管具有连接到作为外部栅极端子的漏极(第二辅助电极)的栅极(第一辅助电极)。在其他实施例中，用于关断高阈值电压GaN晶体管的下拉网络由二极管、电阻器或与辅助GaN晶体管并联连接的两者的并联连接来形成。
由于辅助GaN晶体管优选是低压器件，因此其源极端子和漏极端子可以互换，因为它们通常以对称(或类似)的方式制成。低压器件指的是通常具有低于20V的额定击穿和有限的电流容量(低于100mA)的器件。然而，应当理解，辅助栅极也可以是高功率或高电压器件，尽管这可能增加成本和复杂性。
根据本文描述的本公开的大多数实施例涉及集成的辅助晶体管，其中，辅助晶体管和有源晶体管被制造在相同的衬底上(在相同的芯片中)。尽管由于多种原因(例如较少的焊盘，较低的面积消耗，紧凑的尺寸，较低的成本和较低的复杂度)，两者的集成可能是有利的，但是辅助晶体管也可以在单独的衬底上制成并且以分立或混合方式连接到有源晶体管。辅助和有源晶体管可以并排放置在同一封装或模块中，或者可以分立地连接在板上而不必集成在同一GaN芯片内。
根据本公开的一个方面，提供了一种基于III族氮化物半导体的异质结功率器件，包括：
形成在衬底上的有源异质结晶体管，所述有源异质结晶体管包括：
第一III族氮化物半导体区域，包括：第一异质结，所述第一异质结包括有源二维载流子气；第一端子，所述第一端子以可操作的方式连接到所述III族氮化物半导体区域；
第二端子，与所述第一端子横向隔开并且以可操作的方式连接到所述III族氮化物半导体区域；
有源栅极区域，形成在所述第III族氮化物半导体区域上方，所述有源栅极区域形成在所述第一端子和所述第二端子之间；
辅助异质结晶体管，形成在所述衬底或另一衬底上，所述辅助异质结晶体管包括：
第二III族氮化物半导体区域，包括第二异质结，所述第二异质结包括辅助二维载流子气；
第一附加端子，以可操作的方式连接到所述第二III族氮化物半导体区域；
第二附加端子，与所述第一附加端子横向隔开并且以可操作的方式连接到所述第二III族氮化物半导体区域；
辅助栅极区域，形成在所述第二III族氮化物半导体区域上方，所述辅助栅极区域形成在所述第一附加端子与所述第二附加端子之间；
其中，所述第一附加端子与所述辅助栅极区域以可操作的方式连接，并且其中所述第二附加端子与所述有源栅极区域以可操作的方式连接，
其中，所述辅助异质结晶体管被配置为(所述辅助异质结晶体管的添加)导致所述异质结功率器件的阈值电压的增加和/或所述第一附加端子的操作电压范围的增加。
在本文中，术语“以可操作的方式连接”是指端子被电连接。换句话说，第一附加端子和辅助栅极进行电连接，并且第二附加端子和有源栅极区域进行电连接。此外，在一个实施例中，第一端子是有源晶体管的源极端子，并且第二端子是有源晶体管的漏极端子。另一方面，第一附加端子是辅助晶体管的漏极端子，并且第二附加端子是辅助晶体管的源极端子。在实施例中，连接的第一附加端子和辅助栅极区域形成高压端子(或形成外部栅极端子)，其中与第二附加端子相比，相对高的电压被施加。因此，第二附加端子可以被称为辅助晶体管的低压端子。在本文中，术语“III族氮化物半导体区域”通常是指包括形成在GaN层上的GaN层和AlGaN层在内的整个区域。通常在III族氮化物半导体区域内的GaN层与AlGaN层之间的界面处形成二维载流子气。在实施例中，二维载流子气是指二维电子气(2DEG)或二维空穴气(2DHG)。
当集成在相同衬底上时，异质结功率器件还可以包括在有源异质结晶体管和辅助异质结晶体管之间的隔离器区域。隔离器区域将有源的二维载流子气和辅助的二维载流子气隔开。隔离器区域可以将第一和第二III族氮化物半导体区域隔开。
在使用中，当第一附加端子和辅助栅极区域可以被偏置在电势(或电压)时，在辅助栅极区域下方的辅助二维载流子气的一部分中的载流子密度被控制为使得在第一和第二附加端子之间建立辅助二维载流子气连接。通常，存在第一和第二附加端子下方形成的二维电子气(2DEG)。当电压被施加到辅助栅极区域(或高压端子)时，它控制辅助栅极下方的2DEG中的载流子密度，使得在第一和第二附加端子下方的2DEG之间形成2DEG连接。
有源栅极区域被配置为通过第一附加端子与第二附加端子之间的辅助二维载流子气(例如，2DEG)连接而被接通。来自辅助栅极区域下方的2DEG连接的电阻变化也能够接通有源栅极。辅助2DEG连接可以用作到有源栅极区域的内部电阻。
第一附加端子和辅助栅极区域可以被配置为使得电势的一部分用于形成辅助2DEG连接，并且另一部分电势用于接通有源栅极区域。
第一III族氮化物半导体区域可以包括与第一端子、有源栅极区域和第二端子直接接触的有源氮化铝镓(AlGaN)层。
第二III族氮化物半导体区域可以包括与第一附加端子、辅助栅极区域和第二附加端子直接接触的辅助氮化铝镓(AlGaN)层。
有源AlGaN层和辅助AlGaN层的厚度可以相同或不同。
有源AlGaN层和辅助AlGaN层的掺杂浓度可以相同或不同。
有源AlGaN层和辅助AlGaN层的铝摩尔分数可以相同或不同。
有源栅极区域可以包括p型氮化镓(pGaN)材料。有源pGaN栅极上的金属接触件可以是肖特基或欧姆。备选地，有源栅极区域可以包括凹陷的肖特基接触件。
辅助栅极区域可以包括p型氮化镓(pGaN)材料。辅助pGaN栅极上的金属接触件可以是肖特基或欧姆。备选地，辅助栅极区域可以包括凹陷的肖特基接触件。将理解的是，在实施例中，有源栅极区域可以具有pGaN材料，并且辅助栅极区域可以具有凹陷的肖特基栅极。有源栅极区域可以具有肖特基栅极并且辅助栅极区域可以具有pGaN材料也是可能的。
第一端子、第二端子、第一附加端子和第二附加端子可以各自包括表面欧姆接触件。备选地，第一端子、第二端子、第一附加端子和第二附加端子可以各自包括凹陷的欧姆接触件。
辅助栅极区域可以包括朝向第一附加端子延伸的场板，并且其中，场板在场氧化物区域上方延伸。
功率器件可以具有叉指式布局，其中栅极金属焊盘与辅助栅极区域和第一附加端子直接连接，并且有源栅极区域包括与第二附加端子连接的栅极指状件。备选地，器件可以具有叉指式布局，其中辅助栅极区域、第一附加端子和第二附加端子被放置在源极金属焊盘下方。有利地，与现有技术设计相比，不需要用于包括辅助栅极结构的附加晶片区域。
在实施例中，第二附加端子和有源栅极区域可以在器件的第三维度上进行连接。
根据如上所述的辅助异质结晶体管的布置，异质结功率器件还可以包括附加的辅助异质结晶体管。异质结器件可以包括在辅助异质结晶体管和附加辅助异质结晶体管之间的另一隔离器区域。应当理解，可以增加更多的辅助异质结晶体管。
与有源异质结晶体管相比，有源异质结晶体管可以是高压晶体管，而辅助异质结晶体管可以是低压晶体管。
异质结功率器件还可以包括并联连接在辅助异质结晶体管的第一和第二附加端子之间的二极管。在从有源GaN晶体管的栅极端子连接到地的总体配置的关断期间，并联二极管充当下拉网络。当正偏置(导通状态)被施加到辅助栅极时，二极管将被反向偏置并且零电流将流过它，使得不影响总体高压配置的电气性能。当零偏置(断开状态)将被施加到辅助栅极时，二极管将正向偏置并且流过它的关断电流将使有源晶体管的栅极电容放电，从而实现总体配置的断开。在断开状态下，有源晶体管的栅极将保持偏置到等于二极管的接通电压的最小电压。因此，二极管将被设计为使得其接通电压将尽可能低，理想的是几mV。二极管可以与器件整体地形成。二极管可以是简单的肖特基二极管。二极管通常在关断期间将有源栅极下拉到二极管Vth，因此需要将二极管设计为具有尽可能低的阈值电压。可以实现该目的的特征是使用凹陷的阳极，使得直接与2DEG进行接触。
异质结功率器件还可以包括并联连接在辅助异质结晶体管的第一和第二附加端子之间的电阻器。该电阻器通常是并联连接在低压晶体管(或辅助晶体管)的第一和第二附加端子之间的相对高值的电阻器。在将有源GaN晶体管的栅极端子连接到地的总体配置的关断期间，并联电阻器充当下拉网络。结果，当零电流流入电阻器时，零电压将被施加到有源器件的栅极。电阻器将需要被选择或设计为相对高值的电阻器。以这种方式，电阻器在导通状态和接通期间效率较低，因为它与辅助2DEG的显著较小的电阻并联。当辅助电阻器具有非常大的等效电阻时，该电阻器通常应被设计为仅在关断和断开状态期间起作用。电阻器可以整体地形成。例如，这可以通过移除辅助栅极/pGaN的部分来实现，使得这些部分下方的2DEG始终存在并且可以充当可以在关断期间下拉有源栅极电压的电阻。还可以将电阻器调整为在接通/导通状态期间通常为大的，以看到辅助栅极对器件特性的利益，尽管如此，当在关断期间与辅助晶体管的等效电阻相比时通常为小的，以允许快速关断。一般而言，相对高值的电阻可以为至少约500欧姆。
异质结功率器件还可以包括二极管和电阻器，其各自并联连接在辅助异质结晶体管的第一和第二附加端子之间。二极管是低导通状态电压二极管，并且电阻器是并联连接在低压晶体管的漏极和源极(栅极)之间的高电阻器。二极管和电阻器的并联连接将在总体配置关断期间充当下拉网络。这些组件可以整体地包含在设计中。
辅助异质结晶体管的第一附加端子(或漏极(栅极)端子)可以充当外部栅极端子，并且辅助异质结晶体管的第二附加端子(或源极端子)可以以可操作的方式连接到并联的低导通状态电压二极管和高压电阻器的阳极，并且其中辅助异质结晶体管的第二附加端子(或源极端子)可以充当第二外部栅极端子。
辅助异质结晶体管的第一附加端子(或漏极(栅极)端子)和第二附加端子(或源极端子)各自可以充当外部栅极端子。
辅助异质结晶体管可以是第一辅助异质结晶体管，并且异质结器件还可以包括第二辅助异质结晶体管，该第二辅助异质结晶体管可以与第一辅助晶体管以可操作的方式并联连接，并且第一辅助异质结晶体管的第一附加端子(或漏极(栅极)端子)可以连接到第二辅助异质结晶体管的源极端子，并且第一辅助异质结晶体管的第二附加端子(或源极端子)可以以可操作的方式连接到第二辅助异质结晶体管的漏极(栅极)端子。
两个异质结功率器件可以以半桥配置放置，并且两个异质结功率器件的外部栅极可以以可操作的方式连接到栅极驱动块，该栅极驱动块进而连接到逻辑块。
异质结功率器件可以以全桥配置以可操作的方式连接。异质结功率器件可以以三相半桥配置以可操作的方式连接。
异质结功率器件可以以可操作的方式连接到栅极驱动电路。
应当理解，如已经提到的，辅助异质结晶体管可以具有互换的源极和漏极。与有源功率晶体管不同，辅助异质结中的源极和漏极可以对称或以类似的方式制造和布置，因此源极可以承担漏极的作用，反之亦然。
根据本公开的另一方面，提供一种制造基于III族氮化物半导体的异质结器件的方法，所述方法包括：
在衬底上形成有源异质结功率晶体管，所述有源异质结晶体管包括：
第一III族氮化物半导体区域，包括：第一异质结，所述第一异质结包括有源二维载流子气；
第一端子，所述第一端子以可操作的方式连接到所述III族氮化物半导体区域；
第二端子，与所述第一端子横向隔开并且以可操作的方式连接到所述III族氮化物半导体区域；
有源栅极区域，形成在所述第III族氮化物半导体区域上方，所述有源栅极区域形成在所述第一端子和所述第二端子之间；
在所述衬底上或另一衬底上形成辅助异质结晶体管，所述辅助异质结晶体管包括：
第二III族氮化物半导体区域，包括第二异质结，所述第二异质结包括辅助二维载流子气；
第一附加端子，以可操作的方式连接到所述第二III族氮化物半导体区域；
第二附加端子，与所述第一附加端子横向隔开并且以可操作的方式连接到所述第二III族氮化物半导体区域；
辅助栅极区域，形成在所述第二III族氮化物半导体区域上方，所述辅助栅极区域形成在所述第一附加端子与所述第二附加端子之间；
将所述第一附加端子与所述辅助栅极区域以可操作的方式连接，以及
将所述第二附加端子与所述有源栅极区域以可操作的方式连接，
其中，所述辅助异质结晶体管导致所述异质结功率器件的阈值电压增加和/或导致所述第一附加端子的操作电压范围增加。
该方法还可以包括在所述有源异质结晶体管和辅助异质结晶体管之间形成隔离器区域，所述隔离器区域将所述有源二维载流子气和所述辅助二维载流子气隔开。
该方法还可以包括与形成第二III族氮化物半导体区域同时形成第一III族氮化物半导体区域。
该方法还可以包括与形成辅助栅极区域同时形成有源栅极区域。
该方法还可以包括同时形成用于第一端子、第二端子、第一附加端子和第二附加端子的金属化层。
附图说明
根据以下详细的描述和附图将更充分地理解本公开，然而，所述详细的描述和附图不应被视为将本公开限制到所示的特定实施例，而是仅为了说明和理解。
图1示意性地示出了现有技术pGaN HEMT的有源区域中的截面；
图2示出了根据本公开的一个实施例的所提出的公开的有源区域的截面的示意图；
图3示出了如图2的示意性截面所示的所提出的公开的一个实施例的电路示意图；
图4示出了辅助栅极电压偏置与有源栅极电压之间的关系，以及现有技术器件和在图2和图3中的所提出的公开的转移特性的比较；
图5示出了在图2和图3示出的所提出的公开中，当辅助栅极被偏置0V至4.5V之间时，沿着X轴在辅助栅极下方的2DEG中的载流子密度；
图6示出了在图2和图3示出的所提出的公开中，当辅助栅极被偏置时，沿着X轴的辅助栅极下方的电子Quasi-Fermi电势；
图7示出了现有技术器件和所提出的公开的变型的转移特性，以说明通过调整在真实器件和辅助栅极两者中的AlGaN层的厚度或铝摩尔分数，可以容易地控制器件阈值和导通状态电阻；
图8示出了现有技术器件和所提出的公开的转移特性和栅极接通；
图9示出了针对所提出的公开和现有技术的导通状态电阻以及针对所提出的公开和现有技术的辅助栅极电流；
图10示出了其中不存在第一附加端子并且栅极驱动电流仅由辅助栅极端子提供的半导体器件的有源区域的截面的示意图；
图11示出了本公开的另一实施例的有源区域的截面的示意图，其中有源栅极被凹陷的肖特基栅极接触件替代；
图12示出了本公开的另一实施例的有源区域的截面的示意图，其中，辅助栅极被凹陷的肖特基栅极接触件替代；
图13示出了本公开的另一实施例的有源区域的截面的示意图，其中有源栅极和辅助栅极两者被凹陷的肖特基栅极接触件替代；
图14示出了本公开的另一实施例的有源区域的截面的示意图，其中到2DEG的所有欧姆接触件由凹陷的接触件而不是表面接触件替代；
图15示出了结合有辅助栅极结构的本公开的另一实施例的叉指式器件布局；
图16示出了在图15的叉指式布局中使用的辅助栅极结构的截面；
图17(a)示出了本公开的另一实施例的叉指式器件布局，其中辅助栅极和端子区域位于源极焊盘金属的下方；
图17(b)示出了图17(a)的实施例的3D示意图；
图18示出了本公开的另一实施例的有源区域的截面的示意图，其中场板设计被包括在更靠近第一附加端子的辅助栅极端子边缘处；
图19示出了本公开的另一实施例的有源区域的截面的示意图，其中第二辅助栅极被包括；
图20(a)示出了所提出的公开的另一实施例的电路示意图，其中低导通状态电压二极管被并联连接在辅助晶体管的漏极和源极之间；
图20(b)示出了图20(a)的实施例的3D示意图；
图20(c)示出了在图20(a)的实施例中使用的低压二极管的截面；
图21(a)示出了所提出的公开的另一实施例的电路示意图，其中相对高值电阻器被并联连接在辅助晶体管的漏极和源极之间；
图21(b)是图21(a)所示的实施例的3D示意图；
图22(a)示出了所提出的公开的另一实施例的电路示意图，其中低接通电压二极管和高压电阻器被并联连接在辅助晶体管的源极和漏极(栅极)之间；
图22(b)是图22(a)所示的实施例的3D示意图；
图23示出了所提出的公开的另一实施例的电路示意图，其中，辅助晶体管的漏极(栅极)端子可用作外部栅极端子，并且辅助晶体管的源极端子连接到并联的低导通状态电压二极管和高压电阻器的阳极，并且然后低导通状态电压二极管的阴极可用作第二外部栅极端子；
图24示出了所提出的公开的另一实施例的电路示意图，其中辅助晶体管的漏极(栅极)端子和源极端子可用作外部栅极端子；
图25示出了所提出的公开的另一实施例的电路示意图，其中，第二辅助晶体管与第一辅助晶体管并联连接，其中第一低辅助晶体管的漏极(栅极)端子连接到第二辅助晶体管的源极端子，并且第一辅助晶体管的源极端子连接到第二辅助晶体管的漏极(栅极)端子；
图26示出了所提出的公开的另一实施例的框图，其中，根据本公开的功率器件的任何实施例各自以半桥配置放置，并且两个功率器件的外部栅极(高侧和低侧两者)连接到栅极驱动块，栅极驱动块进而连接到逻辑块。图中包括的不同组件和块可以是分立的组件或者整体地进行连接；
图27示出了所提出的公开的另一实施例的电路示意图，其中根据本公开的功率器件以标准的全桥配置进行连接；
图28示出了所提出的公开的另一实施例的电路示意图，其中根据本公开的功率器件以标准的三相半桥配置进行连接；以及
图29示出了所提出的公开的另一实施例的电路示意图，其中根据本公开的功率器件连接到标准栅极驱动电路。
具体实施方式
图2示出了根据本公开的一个实施例的所提出的公开的有源区域的截面的示意图。使用中电流在半导体器件的有源区中流动。在该实施例中，器件包括在器件的底部处限定主(水平)表面的半导体(例如，硅)衬底4。在衬底4下方存在衬底端子5。该器件包括位于半导体衬底4的顶部上的过渡层3的第一区域。过渡层3包括III-V族半导体材料的组合，用作中间步骤以允许高质量III-V族半导体材料的区域的随后生长。
在过渡层3的顶部上存在第二区域2。该第二区域2是高质量III-V族半导体(例如，GaN)并且包括多个层。包含铝的摩尔分数的III-V族半导体的第三区域1形成在第二区域2的顶部。第三区域1被形成使得在第二区域2和第三区域1之间的界面处形成异质结构，导致形成二维电子气(2DEG)。
高p掺杂的III-V半导体11的第四区域形成为与第三区域1接触。当器件没有偏置时，这具有降低2DEG载流子浓度的功能，并且在本实施例中为pGaN材料。栅极控制端子10被配置在第四区域11上方，以便控制第二区域2和第三区域1的界面处的2DEG的载流子密度。高压漏极端子9布置成与第三区域1物理接触。高压漏极端子形成到2DEG的欧姆接触。低压源极端子8也布置成与第三区域1物理接触，并且也形成到2DEG的欧姆接触。
表面钝化电介质7的一部分形成在第四区域1的顶部上并且形成在漏极端子9与源极端子8之间。SiO2钝化层6形成在表面钝化电介质7以及源极和漏极端子8、9之上。
该器件通过垂直切割线被分为两个截面。两个截面可以不必放置在相同平面上。上述特征位于垂直切割线的一侧(例如，右侧)。这被称为有源器件205。垂直切割线的另一侧(例如，左侧)被称为辅助器件210，该辅助器件210也包括半导体衬底4、过渡层3、第二区域2和SiO2钝化区域6。
包含铝的摩尔分数的III-V族半导体17的第五区域定位在辅助器件中的第二区域2之上，使得在第五区域17和第二区域2之间的界面处形成异质结构。这导致在将被称为辅助栅极的区域中形成第二二维电子气(2DEG)。辅助器件210的该AlGaN层17可以与有源器件205中的AlGaN层1相同或不同。AlGaN层的厚度和Al摩尔分数是关键参数，因为它们影响2DEG中电子的载流子密度[15]。
高p掺杂的III-V半导体的第六区域14形成在第五区域17的顶部上并与第五区域17接触。当辅助栅极没有偏置时，这具有降低2DEG载流子浓度的功能。辅助栅极控制端子15被配置在第六区域14上方，以便控制在第五区域17和第二区域2的界面处的2DEG的载流子密度。辅助栅极pGaN层14可以与有源栅极pGaN层11相同或不同。可能不同的关键参数包括但不限于pGaN掺杂和沿x轴的宽度(如图所示)。
沿着垂直切割线形成隔离区域13。这切断了形成在有源器件205中的2DEG和形成在辅助器件210中的2DEG之间的电连接。
第一附加端子16布置在辅助器件210的第五区域17的顶部上并与其物理接触。这形成了到辅助器件210的2DEG的欧姆接触，并且(通过互连金属)也电连接到辅助栅极控制端子15，所述辅助栅极控制端子15被配置在第六区域(pGaN)14上方。第一附加端子16被偏置在与辅助器件的辅助栅极端子15相同的电势。第二附加端子12也布置在辅助器件210的第五区域17的顶部上并与其物理接触。这形成了到辅助器件210的2DEG的欧姆接触，并且(通过互连金属)电连接到有源栅极控制端子10，所述有源栅极控制端子10被配置在有源器件205的第四区域11上方。辅助器件210的第二附加端子12与有源器件205的有源栅极端子10之间的互连可以在第三维度上进行，并且可以在工艺中使用不同的金属层。注意，该互连未在图2的示意图中示出。辅助栅极中使用了类似但不一定相同的AlGaN/GaN结构。
当器件在使用中时，辅助栅极14、15驱动有源门10、11。通过施加到辅助栅极端子15的电势来控制形成在第一和第二附加端子12、16之间的具有辅助p-GaN栅极14下方的部分的辅助2DEG层。
当辅助栅极端子15和短路的第一附加端子16处于0V时，辅助pGaN栅极14下方的辅助2DEG的部分被耗尽。随着辅助栅极偏置(端子15、16两者)的增大，2DEG开始在pGaN栅极14下方形成，该pGaN栅极14连接到已经形成的2DEG层，该2DEG层连接到第一和第二附加端子16、12。2DEG连接现在处于第一和第二附加端子12、16之间的合适位置。
当第二附加端子12连接到有源栅极10时，器件现在可以接通。使用该结构观察到器件阈值电压的正(且期望的)偏移，因为不是施加到辅助栅极15的所有电势都被转移到有源栅极10。该电势的部分被用于形成辅助栅极15下方的辅助2DEG，并且仅部分被转移到与有源栅极10连接的第二附加端子12。
辅助栅极提供的另一个优点是能够更容易地控制器件的栅极电阻。这可以通过改变端子12和15或15和16之间的场板没计或距离来实现。这对控制由于这些器件的快速切换而引起的观察到的不需要的振荡是有用的。
器件的不同实施例可以包括端子10、15，所述端子10、15是肖特基或欧姆接触或这两者的任意组合。
图3示出了如图2的示意性截面中所示的所提出的公开的一个实施例的电路示意图。图3中所示的特征带有与图2中的特征相同的附图标记。
图4示出了辅助栅极电压偏置与有源栅极电压之间的关系410、以及现有技术器件415和图2和图3中的所提出的公开420的转移特性的比较。可以在不对器件的导通状态电阻进行任何折中的情况下实现阈值电压的增加。因此，使用辅助栅极来控制阈值电压还允许增加真实器件中2DEG中的载流子的密度，从而降低器件的导通状态电阻，如在现有技术器件415和所提出的公开420的转移特性的比较中所看到的。因为端子12连接到有源栅极10(未示出)，因此器件可以接通。使用这种结构可以观察到器件阈值电压的正(且期望的)偏移(参见曲线420)，因为不是施加到辅助栅极的所有电势都被转移到有源栅极(该电势的部分用于形成辅助栅极下方的辅助2DEG)，并且仅部分被转移到与有源栅极10连接的端子12。
图5示出了在图2和图3所示的所提出的公开中，当辅助栅极被偏置在0V(500)和4.5V(545)之间时，沿着X轴(图2所示)的辅助栅极下方的2DEG中的载流子密度。
图6示出了当辅助栅极被偏置时，沿着X轴(图2所示)在辅助栅极下方的电子Quasi-Fermi电势。这些模拟表明，对于在0V(600)和4.5V(645)之间的辅助栅极偏置，大部分电势降发生在靠近第一附加端子16的辅助栅极的边缘处。
图7示出了现有技术器件和所提出的公开的变型的转移特性，以示出可以通过分别调整有源器件和辅助栅极器件中的AlGaN层1、17的厚度或铝摩尔分数来容易地控制器件阈值和导通状态电阻。
图8示出了现有技术器件和所提出的公开的转移特性和栅极接通。这表明与现有技术815相比，由于在辅助栅极2DEG中栅极电势820中的一些下降，因此器件栅极接通也将被延伸。器件栅极接通将被延伸超过提供更大操作窗口的阈值。还将现有技术805的漏极电流与所提出的公开810的漏极电流进行比较。
图9示出了所提出的公开910和现有技术905的导通状态电阻以及所提出的公开920和现有技术915的辅助栅极电流。所提出的公开可以导致具有增加的阈值、降低的导通状态电阻和改善的切换能力的器件。还可以看到较宽的栅极偏置操作窗口。
从图4至图9的结果显而易见的是，辅助栅极15提供了能够更加容易地控制有源器件205的栅极电阻的附加优点。这可以通过改变端子(12)和(15)或(15)和(16)之间的场板设计或距离来实现。这对控制由于这些器件的快速切换而引起的观察到的不需要的振荡是有用的。在以下实施例中将描述用于使用辅助结构来调节栅极电阻的技术。
有利地，所提出的设计可以导致具有增加的阈值、降低的导通状态电阻和改善的切换能力的器件。在图9中看到较宽的栅极偏置操作窗口。
图10示出了半导体器件的有源区域的截面的示意图，其中不存在第一附加端子16，并且栅极驱动电流仅由辅助栅极端子15提供。该器件的许多特征与图2中的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极端子15和附加端子12。在该器件中，不存在第一附加端子，并且栅极驱动电流仅由辅助栅极端子15提供。辅助pGaN层14中的掺杂可以显著地低于有源pGaN层11中的掺杂。
图11示出了本公开的另一实施例的有源区域的截面的示意图，其中有源栅极被凹陷的肖特基栅极接触件21替代。该实施例的许多特征与图2中所示的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极端子15、第一附加端子16和第二附加端子12。然而，在该实施例中，有源器件中的pGaN栅极被凹陷的肖特基栅极触件21替代。凹陷的肖特基栅极21是实现常断AlGaN/GaNHEMT的另一方式[6]。该实施例将再次导致具有阈值电压和栅极接通电压的期望的且可调整的偏移的器件。
图12示出了本公开的另一实施例的有源区域的截面的示意图，其中辅助栅极被凹陷的肖特基栅极接触件替代。该实施例的许多特征与图2中所示的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、活性pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、第一附加端子16和第二附加端子12。然而，在该实施例中，辅助器件中的pGaN栅极被凹陷的肖特基栅极接触件22替代。
图13示出了本公开的另一实施例的有源区域的截面的示意图，其中有源栅极和辅助栅极两者被肖特基栅极接触件替代。该实施例的许多特征与图2中所示的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、第一附加端子16和第二附加端子12。然而，该实施例是先前两个实施例的组合，因为有源器件和辅助器件中的两个pGaN栅极分别被凹陷的肖特基接触件21、22替代。
图14示出了本公开的另一实施例的有源区域的截面的示意图，其中到2DEG的所有欧姆接触件由凹陷的接触件而不是表面接触件替代。该实施例的许多特征与图2所示的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、活性pGaN层11、有源栅极端子10、表面钝化电介质7、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14和辅助栅极端子15。然而，在该实施例中，到2DEG的任何或全部欧姆接触件可以是凹陷的接触件8、9、12、16，而不是表面接触件。
图15示出了结合有辅助栅极结构的本公开的另一实施例的叉指式器件布局。该实施例的许多特征与图2中所示的特征类似，因此带有相同的附图标记，即，有源栅极端子10、低压源极端子8、高压漏极端子9、辅助栅极端子15、第一附加端子16和第二附加端子12。在该图示中还示出了源极焊盘金属18、漏极焊盘金属19和栅极焊盘金属20。然而，在该实施例中，栅极焊盘金属20不像现有技术器件中那样直接与栅极指状件10接触，而是它连接到辅助栅极端子15、16。叉指式结构中的栅极指状件直接连接到第二附加端子12。为了更好地理解布局，在图1和图16中示出了器件的不同区域处的截面的设计。注意，在该布局中，如先前实施例中的截面所示，在辅助栅极和有源器件中的2DEG之间存在隔离层。
图17(a)示出了本公开的另一实施例的叉指式器件布局，其中辅助栅极和端子区域被放置在源极焊盘金属的下方。该实施例的许多特征与图15所示的特征类似，因此带有相同的附图标记，即，有源栅极端子10、低压源极端子8、高压漏极端子9、辅助栅极端子15、第一附加端子16、第二附加端子12、源极焊盘金属18、漏极焊盘金属19和栅极焊盘金属20。然而，在该实施例中，辅助栅极15、16和端子区域被放置在源极焊盘金属18下方。与现有技术设计相比，将不需要用于包括辅助栅极结构的附加晶片区域。图17(b)使用3D图示来显示有源栅极10和第二附加端子12的可能连接。在该实施例中，有源栅极和辅助栅极的截面不在如图2所示的相同的平面中。注意，图17(b)仅示出表面金属化层。尽管如此，在这种器件的布局中通常使用多个金属化层。
图18示出了本公开的另一实施例的有源区域的截面的示意图，其中场板设计被包括在靠近第一附加端子的辅助栅极端子边缘处。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在该实施例中，场板设计29被包括在靠近第一附加端子16的辅助栅极端子边缘处，结合有钝化层30。由于在该点垂直下方的2DEG处发生大部分电势降(当辅助栅极15被偏置时)，因此该场板设计29是有用的。
图19示出了本公开的另一实施例的有源区域的截面的示意图，其中第二辅助栅极被包括。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在该实施例中，次级辅助栅极26被包括在第二辅助器件215中。次级辅助区域的结构与先前实施例中所示的结构相同，因为它包括半导体衬底4、衬底端子5、过渡层3、GaN层4、次级辅助AlGaN层24、次级辅助pGan层25、次级辅助栅极端子26、次级第一附加端子23、次级第二附加端子27和附加隔离区域13。第一和次级辅助栅极区域15、26由垂直切割线分开，该垂直切割线类似于将有源栅极区域和第一辅助栅极区域分开的切割线。由切割线分开的截面不一定在相同的平面中。次级第一附加端子23电连接到次级辅助栅极26。次级第二附加端子27电连接到辅助第一附加端子16。可以集成更多的辅助栅极晶体管以增加高压GaN器件的阈值电压的值。
图20(a)示出了所提出的公开的另一实施例的电路示意图，其中低导通状态电压二极管并联连接在辅助晶体管的漏极和源极之间，如图20(b)中的3D示意图所示。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在该实施例中，低导通状态电压二极管31并联连接在辅助晶体管的漏极16和源极12之间。在将有源GaN晶体管的栅极端子10接地的总体配置的关断期间，并联二极管31用作下拉网络。当将正偏置(称为导通状态)施加到辅助栅极15时，二极管31将被反向偏置并且零电流将流过二极管31，使得不影响总体高压配置的电性能。当将零偏置(断开状态)施加到辅助栅极15时，二极管31将为正向偏置并且流过它的关断电流将使有源晶体管的栅极电容放电，从而使得能够断开总体配置。在断开状态下，有源器件10的栅极将保持偏置到等于二极管的接通电压的最小电压。因此，二极管31将被设计为使得其接通电压将尽可能低，理想地为几mV。图20(b)示出了二极管31如何整体地被包括。二极管可以是简单的肖特基二极管，或者可以是普通的p-n二极管。二极管31将在关断期间将有源栅极10下拉到二极管Vth，因此需要将二极管设计为具有尽可能低的阈值电压。可以实现该目标的特征是使用凹陷阳极，使得直接与2DEG接触，如图20(c)所示。
图21(a)示出了所提出的公开的另一实施例的电路示意图，其中高值电阻器被并联连接在辅助晶体管的漏极和源极之间。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子图16和第二附加端子12。然而，在该实施例中，高值电阻器32被并联连接在低压晶体管的源极12和漏极(栅极)16之间。在将有源GaN晶体管的栅极端子10接地的整体配置的关断期间，并联电阻器32用作下拉网络。结果，当零电流流入电阻器32时，零电压将被施加到有源器件的栅极10。电阻器32将需要被选择或设计为相对高值的电阻器(例如，约500欧姆或更大)。以这种方式，在器件的导通状态操作期间电阻将不会获得任何传导电流。
图21(b)是图21(a)所示实施例的3D示意图。这示出了可以如何将并联电阻32整体地包括在设计中。辅助栅极15/pGaN 14的部分被移除，使得这些部分下方的2DEG始终存在，并且可以充当可以在关断期间下拉真实栅极电压的电阻。在接通/导通状态期间该电阻需要是大的，以看到辅助栅极15在器件特性上的利益。然而，在关断期间它必须是小的，以允许快速关断。因此，在辅助栅极接通利益和关断速度之间存在折中。
图22(a)示出了所提出的公开的另一实施例的电路示意图，其中低导通状态电压二极管和高压电阻器被并联连接在低压晶体管的源极和漏极(栅极)之间。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在该实施例中，低导通状态电压二极管31和高电阻器32的并联网络被并联连接在低压晶体管的源极12和漏极(栅极)16之间。二极管31和电阻器32的并联连接将在总体配置关断期间充当下拉网络。
图22(b)是图22(a)所示实施例的3D示意图。这示出了如何将二极管31和电阻器32整体地包括在设计中。
图23示出了所提出的公开的另一实施例的电路示意图，其中，辅助晶体管的漏极(栅极)端子16可用作外部栅极端子，并且辅助晶体管的源极端子12被连接到并联的低接通电压二极管和高压电阻器的阳极，并且然后低导通状态电压二极管的阴极可用作第二外部栅极端子。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在这种情况下，外部栅极端子被分成两个端子。如果使用具有两个输出引脚的栅极驱动器，则可以将外部栅极1连接到源极分支，将外部栅极2连接到驱动器的下沉分支，同时提供分别优化包括在每个分支中的无源组件的机会。
图24示出了所提出的公开的另一实施例的电路示意图，其中辅助晶体管的漏极(栅极)端子16和源极端子12可用作外部栅极端子。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在这种情况下，外部栅极端子又被分为两个端子。由于现在可以将栅极驱动器下沉输出引脚直接连接到提供下拉路径的辅助晶体管的源极端子，因此可以(或可以不)省略组件31、32。
图25示出了所提出的公开的另一实施例的电路示意图，其中第二辅助晶体管34(可以有利地为低压)与第一辅助晶体管并联连接，其中第一辅助晶体管的漏极(栅极)端子16连接到第二辅助晶体管的源极端子，并且第一辅助晶体管的源极端子12连接到第二辅助晶体管的漏极(栅极)端子。该实施例的许多特征与图2的特征类似，因此带有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源端子8、高压漏极端子9、SiO2钝化层6、隔离区域13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在这种情况下，在总体配置关断期间的下拉网络为第二辅助晶体管34。
图26示出了所提出的公开的又一实施例的框图，其中，根据本公开的功率器件35的任何实施例以半桥配置放置，其中两个功率器件的外部栅极(高侧和低侧两者)连接到栅极驱动块，栅极驱动模块进而连接到逻辑块。包括在图中的不同组件和块可以是分立组件或者整体地进行连接。这被包括以说明当利用辅助栅极的构思时可能的单片集成36、37、38的不同选项。
图27示出了所提出的公开的另一实施例的电路示意图，其中根据本公开的功率器件35以标准的全桥配置进行连接。
图28示出了所提出的公开的另一实施例的电路示意图，其中根据本公开的功率器件35以标准的三相半桥配置进行连接。
图29示出了所提出的公开的另一实施例的电路示意图，其中根据本公开的功率器件35的外部栅极被连接到标准栅极驱动电路。该图示出了辅助晶体管结构40如何可以充当标准高压晶体管39与由逻辑控制级和缓冲级组成的标准栅极驱动器电路41之间的接口的示例。由E/D-模式HEMT形成的逻辑电路可以重新成形并传输输入PWM信号，而由两个推挽E-模式HEMT形成的缓冲级可以将充电/放电电流提供给高压晶体管的栅极电容[21]。这可以用分立组件或整体地来实现。
应当理解，以上关于所有实施例描述的辅助晶体管可以是低压晶体管或高压晶体管。
还应当理解的是，可以按照惯例在本说明书中使用诸如“顶部”和“底部”、“之上”和“之下”、“横向”和“垂直”、以及“下方”和“上方”、“前方”和“后方”、“在下面的”等的术语，并且不暗示器件整体上的特定物理定向。
尽管已经根据如上所述的优选实施例描述了本公开，但是应当理解，这些实施例仅是示例性的，并且权利要求不限于那些实施例。鉴于本公开，本领域技术人员将能够做出被认为落入所附权利要求的范围内的修改和替换。本说明书中公开或说明的每个特征可以单独地或与本文中公开或示出的任何其他特征以任何适当的组合并入本公开。
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Claims (48)

1.一种基于III族氮化物功率半导体的异质结器件，包括：
形成在衬底上的有源异质结晶体管，所述有源异质结晶体管包括：
第一III族氮化物半导体区域，包括第一异质结，所述第一异质结包括有源二维载流子气；
第一端子，以可操作的方式连接到所述III族氮化物半导体区域；
第二端子，与所述第一端子横向隔开并且以可操作的方式连接到所述III族氮化物半导体区域；
有源栅极区域，形成在所述第III族氮化物半导体区域上方，所述有源栅极区域形成在所述第一端子和所述第二端子之间；
辅助异质结晶体管，形成在所述衬底或另一衬底上，所述辅助异质结晶体管包括：
第二III族氮化物半导体区域，包括第二异质结，所述第二异质结包括辅助二维载流子气；
第一附加端子，以可操作的方式连接到所述第二III族氮化物半导体区域；
第二附加端子，与所述第一附加端子横向隔开并且以可操作的方式连接到所述第二III族氮化物半导体区域；
辅助栅极区域，形成在所述第二III族氮化物半导体区域上方，所述辅助栅极区域形成在所述第一附加端子与所述第二附加端子之间；
其中，所述第一附加端子与所述辅助栅极区域以可操作的方式连接，并且其中，所述第二附加端子与所述有源栅极区域以可操作的方式连接；并且
其中，所述辅助异质结晶体管被配置为增加所述异质结功率器件的阈值电压和/或增加所述第一附加端子的操作电压范围。
2.根据权利要求1所述的异质结功率器件，还包括在所述有源异质结晶体管和所述辅助异质结晶体管之间的隔离器区域，所述隔离器区域将所述有源二维载流子气和所述辅助二维载流子气隔开。
3.根据权利要求1或2所述的异质结功率器件，其中，在使用中，当所述第一附加端子和所述辅助栅极区域以一电势被偏置时，所述辅助二维载流子气在所述辅助栅极区域下方的载流子气部分中的载流子密度被控制为使得在所述第一附加端子和所述第二附加端子之间建立辅助二维载流子气连接。
4.根据权利要求3所述的异质结功率器件，其中，所述有源栅极区域被配置为通过所述第一附加端子与所述第二附加端子之间的所述辅助二维载流子气连接而被接通。
5.根据权利要求3或4所述的异质结功率器件，其中，所述第一附加端子和所述辅助栅极区域被配置为使得所述电势的一部分以及因此所述辅助栅极电荷的一部分被用于形成所述辅助二维载流子气连接，并且所述电势的另一部分被用于调制所述有源栅极区域下方的所述二维载流子气中的载流子密度和有源栅极区域。
6.根据权利要求3至5中任一项所述的异质结功率器件，其中，所述辅助二维载流子气连接作为到所述有源栅极区域的内部栅极电阻的一部分。
7.根据任一前述权利要求所述的异质结功率器件，其中，在导通状态和接通期间与所述第二附加端子的电势相比，与所述辅助栅极区域连接的所述第一附加端子的电势更高或相同，并且其中，在断开状态和关断期间与所述第一附加端子的电势比，所述第二附加端子的电势更高或相同。
8.根据任一前述权利要求所述的异质结功率器件，其中，所述第一III族氮化物半导体区域包括与所述第一端子、所述有源栅极区域和所述第二端子直接接触的有源氮化铝镓(AlGaN)层。
9.根据任一前述权利要求所述的异质结功率器件，其中，所述第二III族氮化物半导体区域包括与所述第一附加端子、所述辅助栅极区域和所述第二附加端子直接接触的辅助氮化铝镓(AlGaN)层。
10.根据权利要求9所述的异质结功率器件，其中，所述有源AlGaN层和所述辅助AlGaN层的厚度相同或不同。
11.根据权利要求9或10所述的异质结功率器件，其中，所述有源AlGaN层和所述辅助AlGaN层的掺杂浓度相同或不同。
12.根据权利要求9、10或11所述的异质结功率器件，其中，所述有源AlGaN层和所述辅助AlGaN层的铝摩尔分数可以相同或不同。
13.根据任一前述权利要求所述的异质结功率器件，其中，所述有源栅极区域包括p型氮化镓(pGaN)材料。
14.根据权利要求1至12中任一项所述的异质结功率器件，其中，所述有源栅极区域包括凹陷的肖特基接触。
15.根据任一前述权利要求所述的异质结功率器件，其中，所述辅助栅极区域包括p型氮化镓(pGaN)材料。
16.根据权利要求13和15所述的异质结功率器件，其中，所述pGaN材料上的金属接触是肖特基接触件或欧姆接触。
17.根据权利要求1至15中任一项所述的异质结功率器件，其中，所述辅助栅极区域包括凹陷的肖特基接触。
18.根据任一前述权利要求所述的异质结功率器件，其中，所述第一端子、所述第二端子、所述第一附加端子和所述第二附加端子各自包括表面欧姆接触。
19.根据权利要求1至17中任一项所述的异质结功率器件，其中，所述第一端子、所述第二端子、所述第一附加端子和所述第二附加端子各自包括凹陷的欧姆接触。
20.根据任一前述权利要求所述的异质结功率器件，其中，所述辅助栅极区域包括朝向所述第一附加端子延伸的场板，并且其中，所述场板在电介质区域上方延伸。
21.根据任一前述权利要求所述的异质结功率器件，其中，所述器件具有叉指式布局，在所述叉指式布局中，栅极金属焊盘直接与所述辅助栅极区域和所述第一附加端子连接，并且其中，所述有源栅极区域包括与所述第二附加端子连接的栅极指状件。
22.根据任一前述权利要求所述的异质结功率器件，其中，所述器件具有叉指式布局，在所述叉指式布局中，所述辅助栅极区域、所述第一附加端子和所述第二附加端子被放置在源极金属焊盘下方。
23.根据权利要求21或22所述的异质结功率器件，其中，所述辅助栅极区域与第一附加端子或第二附加端子之间的距离是能够调整的，以控制所述辅助异质结晶体管和所述有源异质结晶体管中的栅极电阻。
24.根据任一前述权利要求所述的异质结功率器件，其中，所述第二附加端子和所述有源栅极区域在所述器件的第三维度中连接。
25.根据任一前述权利要求所述的异质结功率器件，还包括根据任一前述权利要求的所述辅助异质结晶体管的布置的串联的附加辅助异质结晶体管或多个这样的附加辅助异质结晶体管。
26.根据权利要求25所述的异质结功率器件，还包括在所述辅助异质结晶体管和所述附加辅助异质结晶体管之间的另一隔离器区域。
27.根据任一前述权利要求所述的异质结功率器件，其中，所述有源异质结晶体管是高压晶体管，并且与所述有源异质结晶体管相比，所述辅助异质结晶体管是低压晶体管。
28.根据任一前述权利要求所述的异质结功率器件，还包括并联连接在所述辅助异质结晶体管的第一附加端子和第二附加端子之间的二极管。
29.根据权利要求28所述的异质结功率器件，其中，所述二极管是充当下拉网络的相对低导通状态电压二极管。
30.根据权利要求29所述的异质结功率器件，其中，所述第二附加端子被凹陷以与所述辅助二维载流子气直接接触。
31.根据权利要求28、29或30所述的异质结功率器件，其中，所述二极管与所述器件整体地形成。
32.根据权利要求1至28中任一项所述的异质结功率器件，还包括并联连接在所述辅助异质结晶体管的第一附加端子和第二附加端子之间的电阻器。
33.根据权利要求32所述的异质结功率器件，其中，所述电阻器被配置为充当下拉网络。
34.根据权利要求32或33所述的异质结功率器件，其中，所述电阻器与所述器件整体地形成。
35.根据权利要求1至27中任一项所述的异质结功率器件，还包括各自并联连接在所述辅助异质结晶体管的第一附加端子和第二附加端子之间的二极管和电阻器。
36.根据权利要求1至27中任一项所述的异质结功率器件，其中，所述辅助异质结晶体管的第一附加端子充当外部栅极端子，并且所述辅助异质结晶体管的第二附加端子以可操作的方式连接到并联的电阻和低导通状态电压二极管的阳极，并且其中所述低导通状态电压二极管的阴极充当第二外部栅极端子。
37.根据任一前述权利要求所述的异质结功率器件，其中，所述辅助异质结晶体管的第一附加端子和第二附加端子各自充当外部栅极端子。
38.根据任一前述权利要求所述的异质结功率器件，其中，所述辅助异质结晶体管是第一辅助异质结晶体管，并且其中，所述异质结功率器件还包括与所述第一辅助晶体管以可操作的方式并联连接的第二辅助异质结晶体管，并且其中，所述第一辅助异质结晶体管的第一附加端子连接到所述第二辅助异质结晶体管的源极端子，并且所述第一辅助异质结晶体管的第二附加端子以可操作的方式连接到所述第二辅助异质结晶体管的漏极端子。
39.根据任一前述权利要求所述的异质结功率器件，其中，两个异质结功率器件以半桥配置放置，并且所述两个异质结功率器件的外部栅极以可操作的方式连接到栅极驱动块，所述栅极驱动块进而连接到逻辑块。
40.根据任一前述权利要求所述的异质结功率器件，其中，所述异质结功率器件以全桥配置以可操作的方式进行连接。
41.根据任一前述权利要求所述的异质结功率器件，其中，所述异质结功率器件以三相半桥配置以可操作的方式进行连接。
42.根据任一前述权利要求所述的异质结功率器件，其中，所述异质结功率器件以可操作的方式连接到栅极驱动电路。
43.一种制造基于III族氮化物半导体的异质结功率器件的方法，所述方法包括：
在衬底上形成有源异质结功率晶体管，所述有源异质结晶体管包括：
第一III族氮化物半导体区域，包括第一异质结，所述第一异质结包括有源二维载流子气；
第一端子，以可操作的方式连接到所述III族氮化物半导体区域；
第二端子，与所述第一端子横向隔开并且以可操作的方式连接到所述III族氮化物半导体区域；
有源栅极区域，形成在所述第III族氮化物半导体区域上方，所述有源栅极区域形成在所述第一端子和所述第二端子之间；
在所述衬底上或另一衬底上形成辅助异质结晶体管，所述辅助异质结晶体管包括：
第二III族氮化物半导体区域，包括第二异质结，所述第二异质结包括辅助二维载流子气；
第一附加端子，以可操作的方式连接到所述第二III族氮化物半导体区域；
第二附加端子，与所述第一附加端子横向隔开并且以可操作的方式连接到所述第二III族氮化物半导体区域；
辅助栅极区域，形成在所述第二III族氮化物半导体区域上方，所述辅助栅极区域形成在所述第一附加端子与所述第二附加端子之间；
将所述第一附加端子与所述辅助栅极区域以可操作的方式连接，以及
将所述第二附加端子与所述有源栅极区域以可操作的方式连接，
其中，所述辅助异质结晶体管导致所述异质结功率器件的阈值电压增加和/或导致所述第一附加端子的操作电压范围增加。
44.根据权利要求43所述的方法，还包括：在所述有源异质结晶体管和所述辅助异质结晶体管之间形成隔离器区域，所述隔离器区域将所述有源二维载流子气和所述辅助二维载流子气隔开。
45.根据权利要求43或44所述的方法，还包括在形成所述第二III族氮化物半导体区域同时形成所述第一III族氮化物半导体区域。
46.根据权利要求43、44和45所述的方法，还包括在形成所述辅助栅极区域同时形成所述有源栅极区域。
47.根据权利要求43至46中任一项所述的方法，其中，所述有源栅极区域和所述辅助栅极区域各自包括p型氮化镓(PGaN)材料。
48.根据权利要求43至47中任一项所述的方法，还包括同时形成用于所述第一端子、所述第二端子、所述第一附加端子和所述第二附加端子的金属化层。
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