CN111063688A - 存储器阵列及在形成存储器阵列时所使用的方法 - Google Patents

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Abstract

本申请案涉及存储器阵列及在形成存储器阵列时所使用的方法。一种在形成存储器阵列时所使用的方法包括：形成包括垂直交替的绝缘叠层与字线叠层的堆叠。所述堆叠在所述字线叠层上方包括绝缘体叠层。所述绝缘体叠层包括第一绝缘体材料，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。对所述第一绝缘体材料进行图案化以在所述绝缘体叠层中形成第一水平伸长的沟槽。在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成第二绝缘体材料。所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物且使所述第一沟槽变窄。在形成所述第二绝缘体材料之后，穿过所述绝缘叠层及所述字线叠层而形成第二水平伸长的沟槽。所述第二沟槽水平地沿着所述变窄的第一沟槽、横向介于所述第二绝缘体材料之间且位于所述第二绝缘体材料下方。在所述堆叠中形成竖向延伸的存储器单元串。本发明揭示独立于方法的结构。

Description

存储器阵列及在形成存储器阵列时所使用的方法
技术领域
本文中所揭示的实施例涉及存储器阵列及在形成存储器阵列时所使用的方法。
背景技术
存储器是一种类型的集成电路，且在计算机系统中用于存储数据。存储器可制作于个别存储器单元的一或多个阵列中。存储器单元可使用数字线(其还可称为位线、数据线或感测线)及存取线(其还可称为字线)而被写入或读取。感测线可沿着阵列的多列与存储器单元导电地互连，且存取线可沿着阵列的多行与存储器单元导电地互连。每一存储器单元可通过感测线与存取线的组合而唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不存在电力的情况下存储数据达延长的时间周期。非易失性存储器常规地指定为具有至少大约10年的保持时间的存储器。易失性存储器会耗尽且因此被刷新/重新写入以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元经配置而以至少两种不同可选择状态存留或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两种以上电平或状态的信息。
场效应晶体管是可在存储器单元中使用的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区域的一对导电源极/漏极区域。导电栅极邻近沟道区域，且通过薄栅极绝缘体与所述沟道区域分开。将适合电压施加到栅极允许电流从源极/漏极区域中的一者穿过沟道区域流动到另一者。当从栅极移除电压时，在很大程度上阻止了电流流过沟道区域。场效应晶体管还可包含额外结构，举例来说，作为栅极绝缘体与导电栅极之间的栅极构造的一部分的可逆向编程的电荷存储区域。
快闪存储器是一种类型的存储器，且在现代计算机及装置中具有许多用途。举例来说，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍在固态驱动器中利用快闪存储器来替换常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中较流行，这是因为快闪存储器使得制造商能够在新通信协议成为标准化时支持所述新通信协议，且能够提供使装置远程升级以增强特征的能力。
NAND可为集成式快闪存储器的基本架构。NAND单元单位包括串联耦合到存储器单元的串联组合(其中串联组合通常称为NAND串)的至少一个选择装置。NAND架构可配置成包括垂直堆叠的存储器单元的三维布置，所述垂直堆叠的存储器单元个别地包括可逆向编程的垂直晶体管。控制电路或其它电路可形成于垂直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的垂直堆叠的存储器单元。
发明内容
在一个方面中，本申请案提供一种在形成存储器阵列时所使用的方法，所述方法包括：形成包括垂直交替的绝缘叠层与字线叠层的堆叠，所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；对所述第一绝缘体材料进行图案化以在所述绝缘体叠层中形成第一水平伸长的沟槽；在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成第二绝缘体材料，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物且使所述第一沟槽变窄；在形成所述第二绝缘体材料之后，穿过所述绝缘叠层及所述字线叠层而形成第二水平伸长的沟槽，所述第二沟槽水平地沿着所述变窄的第一沟槽、横向介于所述第二绝缘体材料之间且位于所述第二绝缘体材料下方；及在所述堆叠中形成竖向延伸的存储器单元串。
在另一方面中，本申请案进一步提供一种在形成存储器阵列时所使用的方法，所述方法包括：形成包括垂直交替的绝缘叠层与字线叠层的堆叠，所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；将沟道材料形成为竖向延伸穿过所述绝缘体叠层、所述绝缘叠层及所述字线叠层；在形成所述沟道材料之后，对所述第一绝缘体材料进行图案化以在所述绝缘体叠层中形成第一水平伸长的沟槽；在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成第二绝缘体材料，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物且使所述第一沟槽变窄；在形成所述第二绝缘体材料之后，穿过所述绝缘叠层及所述字线叠层而形成第二水平伸长的沟槽，所述第二沟槽水平地沿着所述变窄的第一沟槽、横向介于所述第二绝缘体材料之间且位于所述第二绝缘体材料下方，所述第二沟槽使所述字线叠层形成为具有所述字线叠层中的个别者中的个别字线的纵向轮廓形状；及将所述阵列的个别存储器单元形成为在所述字线叠层中包括栅极区域及横向介于所述栅极区域与所述沟道材料之间的存储器结构。
在另一方面中，本申请案进一步提供一种在形成存储器阵列时所使用的方法，所述方法包括：形成包括垂直交替的绝缘叠层与字线叠层的堆叠，所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括绝缘体材料，所述绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；将沟道材料串形成为竖向延伸穿过所述绝缘体叠层、所述绝缘叠层及所述字线叠层；形成个别地电耦合到所述沟道材料串中的个别者的第一导电通路；在所述第一导电通路上方形成绝缘材料，所述绝缘材料具有与所述绝缘体材料的组合物不同的组合物；穿过所述绝缘材料将个别开口蚀刻到所述第一导电通路中的个别者，所述个别开口中的至少一些开口横向向外延伸超过所述开口下方的所述相应个别第一导电通路的周界且延伸到所述绝缘体材料；及在所述个别开口中形成导电材料以形成直接电耦合到所述第一导电通路的第二导电通路，所述至少一些个别开口中的所述导电材料直接位于所述绝缘体材料上方、在横向向外延伸超过所述相应个别第二导电通路直接电耦合到的所述相应个别第一导电通路的所述周界处。
在另一方面中，本申请案进一步提供一种存储器阵列，所述存储器阵列包括：垂直堆叠，其包括交替的绝缘叠层与字线叠层，所述字线叠层包括个别存储器单元的栅极区域，所述栅极区域个别地构成所述字线叠层中的个别者中的字线的一部分；所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料线，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；所述第一绝缘体材料线与所述字线相对于彼此具有共同纵向轮廓形状，所述第一绝缘体材料线中的个别者比直接在其下方的所有所述字线都窄；横向位于所述第一绝缘体材料线的侧壁上方的第二绝缘体材料，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物；及所述堆叠中的所述存储器单元的竖向延伸的串。
在另一方面中，本申请案进一步提供一种存储器阵列，所述存储器阵列包括：垂直堆叠，其包括交替的绝缘叠层与字线叠层，所述字线叠层包括个别存储器单元的栅极区域，所述栅极区域个别地构成所述字线叠层中的个别者中的字线的一部分；所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料线，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；沿着所述第一绝缘体材料线的侧壁的第二绝缘体材料线，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物，所述第二绝缘体材料线具有位于所述字线叠层的最上部上方的个别基底；及所述堆叠中的所述存储器单元的竖向延伸的串。
附图说明
图1是根据本发明的实施例的过程中的衬底的一部分的图解性横截面图，且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的视图。
图3是在由图1所展示的步骤之后的处理步骤处的图1衬底的视图，且是穿过图4中的线3-3截取的。
图4是穿过图3中的线4-4截取的视图。
图5是在由图3所展示的步骤之后的处理步骤处的图3衬底的视图，且是穿过图6中的线5-5截取的。
图6是穿过图5中的线6-6截取的视图。
图6A是图6的一部分的放大视图。
图6B是图6的一部分的放大视图。
图7是在由图5所展示的步骤之后的处理步骤处的图5衬底的视图，且是穿过图8中的线7-7截取的。
图8是穿过图7中的线8-8截取的视图。
图9是从图7视图横向位移的图7衬底的一部分的视图，且是穿过图10中的线9-9截取的。
图10是穿过图9中的线10-10截取的视图。
图11是在由图8所展示的步骤之后的处理步骤处的图8衬底的视图。
图12是在由图11所展示的步骤之后的处理步骤处的图11衬底的视图，且是穿过图13中的线12-12截取的。
图13是穿过图12中的线13-13截取的视图。
图14是在由图12所展示的步骤之后的处理步骤处的图12衬底的视图，且是穿过图15中的线14-14截取的。
图15是穿过图14中的线15-15截取的视图。
图16是在由图15所展示的步骤之后的处理步骤处的图15衬底的视图。
图17是在由图16所展示的步骤之后的处理步骤处的图16衬底的视图。
图18是在由图17所展示的步骤之后的处理步骤处的图17衬底的视图，且是穿过图19中的线18-18截取的。
图19是穿过图18中的线19-19截取的视图。
图19A是图19的一部分的放大视图。
图20是在由图18所展示的步骤之后的处理步骤处的图18衬底的视图，且是穿过图21中的线20-20截取的。
图21是穿过图20及22中的线21-21截取的视图。
图22是穿过图21中的线22-22截取的视图。
图23是在由图20所展示的步骤之后的处理步骤处的图20衬底的视图。
图24是在由图23所展示的步骤之后的处理步骤处的图23衬底的视图。
图25是在由图24所展示的步骤之后的处理步骤处的图24衬底的视图，且是穿过图26中的线25-25截取的。
图26是穿过图25中的线26-26截取的视图。
图27是在由图25所展示的步骤之后的处理步骤处的图25衬底的视图，且是穿过图28中的线27-27截取的。
图28是穿过图27中的线28-28截取的视图。
图29是穿过图28中的线29-29截取的视图。
图30是穿过图28中的线30-30截取的视图。
具体实施方式
本发明的实施例囊括在形成晶体管及/或存储器单元的阵列(举例来说，NAND或其它存储器单元的存储器阵列，在所述阵列下面具有外围控制电路(例如，阵列下面的CMOS))中使用的方法。本发明的实施例囊括所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理，以及现有或将来开发(独立于形成晶体管栅极的时间)的其它处理。本发明的实施例还囊括独立于制造方法的晶体管阵列及/或存储器阵列(例如，包括NAND或其它存储器单元)。首先，参考图1到30(包含图6A、6B及19A)而描述实例性方法实施例，所述实例性方法实施例可视为“后栅极”或“替换栅极”过程。
图1及2展示形成竖向延伸的晶体管及/或存储器单元串(并未展示)的阵列12的方法中的过程中的衬底构造10。衬底构造10包括基底衬底11，所述基底衬底具有导电性/导体/导电材料(即，本文中，电材料)、半导电性/半导体/半导电材料或绝缘性/绝缘体/绝缘材料(即，本文中，电材料)中的任何一或多者。各种材料已竖向形成于基底衬底11上方。材料可处于图1及2所描绘的材料旁边、从图1及2所描绘的材料竖向向内或从图1及2所描绘的材料竖向向外。举例来说，集成电路的其它经部分或完全制作的组件可设置于在基底衬底11上方、围绕基底衬底11或在基底衬底11内的某处。用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路也可被制作，且可或可不完全地或部分地位于阵列或子阵列内。此外，多个子阵列还可相对于彼此独立地、先后地或以其它方式制作及操作。在此文档中，“子阵列”也可视为阵列。
衬底构造10包括直接在实例性经导电掺杂的半导体材料16(例如，金属材料上方的经导电掺杂的多晶硅)上方的堆叠18，所述堆叠包括垂直交替的绝缘叠层20与字线叠层22。在处理中，此时，字线叠层22可不包括导电材料且绝缘叠层20可不包括绝缘材料或不为绝缘的。仅展示小数目个叠层20及22，其中更可能地，堆叠18包括几十、上百或更多的叠层20及22。字线叠层22包括可完全地或部分地牺牲的第一材料26(例如，氮化硅)。绝缘叠层20包括具有与第一材料26的组合物不同的组合物且可完全地或部分地牺牲的第二材料24(例如，二氧化硅)。在一个实施例中，材料26可视为第一牺牲材料26，且在一个实施例中，材料24可视为第二牺牲材料24。导电材料16可构成用于控制对阵列12内将形成的晶体管及/或存储器单元的读取及写入存取的控制电路(例如，阵列下面的外围电路)的一部分。可或可不为外围及/或控制电路(未展示)的一部分的其它电路可介于导电材料16与堆叠18之间。举例来说，此电路的多个垂直交替的导电材料与绝缘材料(未展示)叠层可在字线叠层22的最下部下方及/或字线叠层22的最上部上方。
堆叠18在字线叠层22上方包括绝缘体叠层60。在一个实施例中且如所展示，堆叠18包括垂直地介于绝缘体叠层60与最上部字线叠层22之间的电介质叠层72(例如，包括二氧化硅或其它电介质材料)。绝缘体叠层60包括绝缘体材料62(在一些实施例中，称为第一绝缘体材料62)，所述绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。在一个实施例中，第一绝缘体材料62包括碳、氧、硼或磷中的一者且仅一者。在另一实施例中，第一绝缘体材料62包括碳、氧、硼及磷中的至少两者。在一个实施例中，第一绝缘体材料62中的碳、氧、硼及磷中的一或多者具有至少约2原子百分比的总浓度，且在一个此类实施例中，此总浓度不超过约20原子百分比。在一个实施例中，此总浓度为至少约4原子百分比，且在一个实施例中，此总浓度为至少约10原子百分比。在一个实施例中，此总浓度为从约6原子百分比到约11原子百分比。在一个实施例中，绝缘叠层20包括绝缘材料(例如，24)，其中第一绝缘体材料62具有与所有绝缘叠层20的绝缘材料的组合物不同的组合物。任选绝缘体材料线51(例如，二氧化硅)在形成第一绝缘体材料62之前已设置于堆叠18中。此可用于使在堆叠18中的上部导电叠层中的选择栅极漏极控制线分叉成两个可控制栅极。(举例来说，参见如颁予凯蕾(Caillat)等人的第2017/0140833号美国专利申请公开案中所展示的未分叉选择栅极漏极控制线，所述美国专利申请公开案于2017年5月18日公开且特此以引用的方式完全并入本文中)。
参考图3及4，沟道开口25已形成(例如，通过干法各向异性蚀刻)到绝缘体叠层60、电介质叠层72、字线叠层22及绝缘叠层20中。仅以实例方式，沟道开口25展示为被布置成由相交替的每行四个开口25与每行五个开口的交错行而成的群组或列。可使用任何替代的现有或将来开发的布置及构造。沟道开口25可如所展示进入导电材料16，或可止于导电材料16顶上(未展示)。
在一个实施例中，晶体管沟道材料形成于个别沟道开口中以竖向延伸穿过绝缘叠层及字线叠层，且阵列的个别存储器单元经形成为包括栅极区域(例如，控制栅极区域)及横向介于栅极区域与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构经形成为包括电荷阻挡区域、电荷存储材料及绝缘性电荷通过材料。个别存储器单元的电荷存储材料(例如，例如经掺杂或未经掺杂硅的浮动栅极材料或例如氮化硅、金属点等的电荷陷获材料)在竖向上沿着电荷阻挡区域中的个别者。绝缘性电荷通过材料(例如，在两个绝缘体氧化物[例如，二氧化硅]之间夹有含氮材料[例如，氮化硅]的带隙工程结构)横向介于沟道材料与电荷存储材料之间。
图5、6、6A及6B展示经沉积而衬砌沟道开口25的材料75以及从材料75径向向内形成的填充材料38。放大图6A及6B展示材料75的实例性组合物，其中在一个实施例中，电荷阻挡材料30、电荷存储材料32及电荷通过材料34已形成于个别沟道开口25中，其中在一个实施例中，材料75已在竖向上沿着叠层60、72、22及20而沉积。举例来说，晶体管材料30、32及34(例如，存储器单元材料)可通过以下方式而形成：在堆叠18上方且在个别沟道开口25内沉积所述晶体管材料的相应薄层，后续接着将所述薄层至少往回平面化到堆叠18的最上部表面。可进行冲孔蚀刻以从沟道开口25的基底移除材料30、32及34以便暴露导电材料16。接着，已在竖向上沿着叠层60、72、22及20于沟道开口25中形成沟道材料36。实例性沟道材料36包含经适当掺杂的晶体半导体材料，例如一或多种硅、锗及所谓的III/V半导体材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36中的每一者的实例性厚度为25埃到100埃。沟道开口25展示为包括径向中心固体电介质材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅以实例方式，沟道开口25内的径向中心部分可包含空隙空间(未展示)及/或可无固体材料(未展示)。
第一绝缘体材料经图案化以在绝缘体叠层中形成第一水平伸长的沟槽，在一个实施例中，所述沟槽竖向延伸穿过第一绝缘体材料。可使用任何现有或将来开发的技术。作为一个实例，图7及8展示在堆叠18顶上形成经图案化掩蔽层68，借此形成掩模69。举例来说，所述掩模可通过以下方式而图案化：毯覆式沉积掩蔽层68，后续接着对掩蔽层68进行掩模图案化(例如，使用光学光刻图案化及蚀刻)。以实例方式，掩蔽层68可包括光致抗蚀剂、聚酰亚胺、硬掩蔽材料、抗反射涂层等中的一或多者。图7及8将经图案化掩蔽层68展示为在蚀刻第一绝缘体材料62以在绝缘体叠层60中形成第一水平伸长的沟槽64时已被用作掩模69。
在一个实施例中，且如图9及10中所展示，构造10包括阶梯状区域70，所述阶梯状区域邻近存储器阵列12，且在所述阶梯状区域处将与字线叠层22电接触。已跨越阶梯状区域70形成绝缘体叠层60，且已在阶梯状区域70中于绝缘体叠层60顶上形成经图案化掩蔽层68以构成掩模69。掩蔽层68可在阶梯状区域70中被图案化成任何形状或配置，且用于任何目的。图10展示在蚀刻第一绝缘体材料62以在存储器阵列12中的绝缘体叠层60中形成第一水平伸长的沟槽64期间，已使用阶梯状区域70中的经图案化掩蔽层68作为掩模69而蚀刻阶梯状区域70中的绝缘体叠层60。因此，且在一个实施例中，对第一绝缘体材料62进行图案化以在绝缘体叠层60中形成水平伸长的沟槽64组合有另一掩蔽步骤，借此在第一水平伸长的沟槽64的形成中不使用单独图案化步骤(例如，图9及10的现有技术专用阶梯状掩蔽步骤经扩展以包含图7及8的处理以避免为其添加单独专用掩蔽步骤)。
第一水平伸长的沟槽64可在(未展示)形成沟道开口25及其中的沟道材料之前或者在此之后(如所展示)形成。无论如何，在一些实施例中且如所展示，对第一绝缘体材料62进行图案化以形成第一沟槽64会形成第一绝缘体材料62的线55，其中在图7及8中从一侧到另一侧仅展示一个完整线55，以及两个横向紧邻线55的仅一个边缘。第一沟槽可视为包括侧壁65及基底67，在一个实施例中，侧壁65包括第一绝缘体材料62。
具有与第一绝缘体材料组合物的不同的组合物的第二绝缘体材料在第一沟槽中沿着第一绝缘体材料的侧壁而形成，且使第一沟槽变窄。此可以任何现有或将来开发的方式发生，其中参考图11到13描述可不使用掩蔽步骤的一种实例性技术。图11展示在第一绝缘体材料62顶上、沿着第一绝缘体材料62的侧壁65且直接在第一沟槽64的基底67上方(且在已移除掩蔽层68[未展示]之后)形成第二绝缘体材料66(例如，二氧化硅)。图12及13展示对第二绝缘体材料66进行无掩模各向异性蚀刻以直接从第一沟槽基底67上方(紧邻第一沟槽侧壁65处除外)移除第二绝缘体材料66且从第一绝缘体材料62顶上移除第二绝缘体材料66。在一个实施例中且如所展示，第二绝缘体材料66经形成而构成沿着第一绝缘体材料线55的侧壁65的线58，且致使第一沟槽64变窄，现将第一沟槽64标示为64N。第二绝缘体材料线58可视为具有个别基底61。
参考图14及15，第二水平伸长的沟槽40已穿过绝缘叠层20及字线叠层22(及在存在时，电介质叠层72)形成到堆叠18中，且在一个实施例中到达导电材料16(至少到达材料16)。第二沟槽40水平地沿着变窄的第一沟槽64N、横向介于第二绝缘体材料66之间且位于第二绝缘体材料66下方。第二沟槽40可通过任何现有或将来开发的技术而形成，举例来说，类似于上文在对第一绝缘体材料62进行图案化以在绝缘体叠层60中形成第一沟槽64中所描述的图案化及蚀刻的光学光刻图案化及蚀刻。无论如何，沟槽40的形成已将绝缘叠层20及字线叠层22形成为包括相对纵向边缘17、19(例如，多对此类边缘)，所述相对纵向边缘包括个别字线叠层22中将形成的个别字线的纵向轮廓形状23。相对于两个相对纵向边缘17、19仅展示一个完整纵向轮廓23，其中相对于一个纵向边缘17及一个纵向边缘19仅可见邻近纵向轮廓23将形成的两个横向邻近字线的部分纵向轮廓。待形成的字线可相对于纵向边缘17及19横向向外突出或横向向内凹入。
参考图16，相对于第二材料24已选择性地蚀刻字线叠层22的第一材料26(未展示)。理想地，且在一个实施例中，相对于第一绝缘体材料62也选择性地进行此蚀刻，其中第一绝缘体材料62的线58在移除第一材料26时保护第一绝缘体材料62免于被横向蚀刻。可稍微向下蚀刻(未展示)某一第一绝缘体材料62。在材料24及62为二氧化硅且材料26为氮化硅的情况下，实例性蚀刻技术正使用液体或蒸气H3PO4作为主要蚀刻剂。
参考图17，导电材料48已穿过沟槽40形成到字线叠层22中，且导电材料48将包括形成个别字线的导电材料。可使用任何适合导电材料，举例来说，金属材料及/或经导电掺杂的半导体材料中的一者或两者。
参考图18、19及19A，已从个别沟槽40移除导电材料48。此致使形成字线29以及个别晶体管及/或存储器单元56的竖向延伸的串49。晶体管及/或存储器单元56的近似位置在图19A中用括号指示，且在图18及19中用虚线轮廓指示，其中晶体管及/或存储器单元56在所描绘实例中基本上为环状或环形的。导电材料48可视为具有对应于个别晶体管及/或存储器单元56的控制栅极区域52的终端50(图19A)。在所描绘实施例中，控制栅极区域52包括个别字线29的个别部分。材料30、32及34可视为横向介于控制栅极区域52与沟道材料36之间的存储器结构95。
电荷阻挡区域(例如，电荷阻挡材料30)介于电荷存储材料32与个别控制栅极区域52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式中，电荷阻挡件可阻止电荷载子从电荷存储材料(例如，浮动栅极材料、电荷陷获材料等)朝向控制栅极传递；且在擦除模式中，电荷阻挡件可阻止电荷载子从控制栅极流到电荷存储材料中。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区域与电荷存储材料之间的电荷迁移。如所展示，实例性电荷阻挡区域包括绝缘体材料30。以其它实例方式，电荷阻挡区域可包括电荷存储材料(例如，材料32)的横向(例如，径向)外部分，在所述横向外部分处，此电荷存储材料是绝缘的(例如，在绝缘性电荷存储材料32与导电材料48之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，在不存在任何单独组合物绝缘体材料30的情况下，电荷存储材料与控制栅极的导电材料的界面可足以充当电荷阻挡区域。此外，导电材料48与材料30(在存在时)的界面可结合绝缘体材料30一起充当电荷阻挡区域，且替代地或另外，可充当绝缘性电荷存储材料(例如，氮化硅材料32)的横向外区域。实例性材料30为氧化硅铪、二氧化硅及/或氮化硅中的任一者。
参考图20到22，另一材料(例如，57[电介质，例如二氧化硅或氮化硅]及例如，59[多晶硅])已形成于个别沟槽40中。
形成导电通路，所述导电通路个别地电耦合到(在一个实施例中，直接电耦合到)存储器单元串49中的沟道材料36的个别串。举例来说，且参考图23，沟道开口25内的材料38已往回凹入(例如，通过相对于其它所暴露材料对材料38进行定时选择性蚀刻)，从而形成空隙空间81。图24展示后续用导电材料对空隙空间81进行填充，且将所述导电材料往回平面化，以形成导电通路73，在一些实施例中，导电通路73称为第一导电通路73。在一个实施例中且如所展示，第一导电通路73竖向延伸穿过绝缘体叠层60。在一个实施例中且如所展示，沟道材料36沿着且直接抵靠第一导电通路73的侧壁63，且在一个此类实施例中，沟道材料36与导电通路73具有竖向上重合的顶部表面80。
参考图25及26，绝缘材料74(例如，二氧化硅及/或氮化硅)已形成于第一导电通路73上方，且具有与第一绝缘体材料62的组合物不同的组合物。个别开口79已穿过绝缘材料74(例如，使用光学光刻)被蚀刻到个别第一导电通路73。个别开口79中的至少一些开口(如所展示，全部开口)横向向外延伸超过其下方的相应个别第一导电通路73的最上部周界，其中在一个实施例中，此类开口79延伸到第一绝缘体材料62。举例来说，此可因用于形成开口79的掩模(未展示)的不期望x方向及/或y方向未对准而发生。在一个实施例中，在蚀刻开口79时，使用第一绝缘体材料62作为蚀刻停止件以阻止此类个别开口79穿过第一绝缘体材料62被蚀刻到其下方的导电材料(例如，48)。尽管开口79展示为止于第一绝缘体材料62的最上部表面，但可发生将某些开口蚀刻到材料62中。
参考图27到30，在个别开口79中形成导电材料76以形成直接电耦合到第一导电通路73的第二导电通路78。所描绘开口中的此类导电材料直接位于第一绝缘体材料62上方、在横向向外延伸超过相应个别第二导电通路78直接电耦合到的相应个别第一导电通路73的最上部周界处。在一个实施例中且如所展示，此类开口79中的导电材料76直接抵靠第一绝缘体材料62。
在一个实施例中，堆叠18可视为具有包括导电材料(例如，48)的叠层(例如，22)。此类叠层的最上部可包括字线叠层22，如所展示，或可包括并非字线叠层的另一叠层，举例来说且仅以实例方式，为漏极侧选择栅极(选择栅极漏极控制线)。无论如何，且在一个实施例中，堆叠18包括垂直地介于绝缘体叠层60与包括导电材料的叠层的最上部之间的电介质叠层(例如，72)。无论如何，且在一个实施例中，第二绝缘体材料线58的个别基底61位于包括导电材料的叠层的最上部上方。
阵列的个别存储器单元(例如，56)最终经形成为在字线叠层中包括栅极区域(例如，52)及横向介于栅极区域与沟道材料之间的存储器结构(例如，95)。尽管上述示范性理想实施例展示沟道开口25及其中的材料是在处理的早期阶段形成，但包含沟道材料36的此类个别存储器单元可在处理期间的任何时间形成。此外且再次，尽管上述处理展示通常称为“后栅极”或“替换栅极”处理的内容，但(举例来说)可进行“先栅极”处理。
关于上文所描述实施例可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
本发明的实施例囊括独立于制造方法的存储器阵列。然而，此类存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一者。同样地，上文所描述方法实施例可结合且形成关于装置实施例所描述的属性中的任一者。
在一个实施例中，存储器阵列(例如，12)包括包含交替的绝缘叠层(例如，20)与字线叠层(例如，22)的垂直堆叠(例如，18)。所述字线叠层包括个别存储器单元(例如，56)的栅极区域(例如，52)。所述栅极区域个别地构成字线叠层中的个别者中的字线(例如，29)的一部分。所述堆叠在字线叠层上方包括绝缘体叠层(例如，60)。绝缘体叠层包括第一绝缘体材料(例如，62)线(例如，55)，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。第一绝缘体材料线与字线相对于彼此具有共同纵向轮廓形状(例如，23)。第一绝缘体材料线中的个别者比直接位于其下方的全部字线都窄。第二绝缘体材料(例如，66)横向位于第一绝缘体材料线的侧壁(例如，65)上方。第二绝缘体材料具有与第一绝缘体材料的组合物不同的组合物。所述堆叠中存在存储器单元的竖向延伸的串(例如，49)。可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
在一个实施例中，存储器阵列(例如，12)包括包含交替的绝缘叠层(例如，20)与字线叠层(例如，22)的垂直堆叠(例如，18)。所述字线叠层包括个别存储器单元(例如，56)的栅极区域(例如，52)。所述栅极区域个别地构成字线叠层中的个别者中的字线(例如，29)的一部分。所述堆叠在字线叠层上方包括绝缘体叠层(例如，60)。所述绝缘体叠层包括第一绝缘体材料(例如，62)线(例如，55)，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。第二绝缘体材料(例如，66)线(例如，58)沿着第一绝缘体材料线的侧壁(例如，65)。第二绝缘体材料具有与第一绝缘体材料的组合物不同的组合物。第二绝缘体材料线具有位于字线叠层的最上部上方的个别基底(例如，61)。所述堆叠中存在存储器单元的竖向延伸的串(例如，49)。
可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
上方所论述的组合件及结构可用于集成电路/电路系统中且可并入到电子系统中。举例来说，此类电子系统可用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。所述电子系统可为宽广范围的系统(例如，举例来说，相机、无线装置、显示器、芯片集、机顶盒、游戏机、照明设备、运载工具、时钟、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等)中的任一者。
在此文档中，除非另外指示，否则“竖向”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下面”、“底下”、“向上”及“向下”一般是参考垂直方向来说。“水平”是指沿着主要衬底表面的大体方向(即，10°以内)，且可与在制作期间衬底被处理的位置有关，且垂直是大体正交于水平的方向。提及的“完全水平”是沿着主要衬底表面(即，与主要衬底表面无角度)的方向，且可与在制作期间衬底被处理的位置有关。此外，如本文中所使用，“垂直”及“水平”相对于彼此为大体垂直方向且在三维空间中独立于衬底的定向。另外，“竖向延伸的”及“竖向延伸”是指与完全水平成至少45°角的方向。此外，相对于场效应晶体管的“竖向延伸”、“竖向延伸的”、“水平延伸”及“水平延伸的”是参考在操作中电流在源极/漏极区域之间流动所沿的晶体管沟道长度的定向来说的。对于双极结晶体管，“竖向延伸”、“竖向延伸的”、“水平延伸”及“水平延伸的”是参考在操作中电流在射极与集电极之间流动所沿的基底长度的定向来说的。在一些实施例中，竖向延伸的任何组件、特征及/或区域垂直地或在垂直的10°内延伸。
此外，“直接在...上方”及“直接在...下面”需要两个所述区域/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。此外，并未前述有“直接”的“在...上方”的使用仅需要在另一区域/材料/组件上方的所述区域/材料/组件的某一部分从另一区域/材料/组件竖向向外(即，不管是否存在两个所述区域/材料/组件的任何横向重叠)。类似地，并未前述有“直接”的“在...下面”的使用仅需要在另一区域/材料/组件下面的所述区域/材料/组件的某一部分从另一区域/材料/组件竖向向内(即，不管是否存在两个所述区域/材料/组件的任何横向重叠)。
本文中所描述的材料、区域及结构中的任一者可为同质或非同质的，且无论如何，可在此类材料所上覆的任何材料上方为连续或不连续的。在针对任何材料提供一或多种实例性组合物的情况下，所述材料可包括此类一或多种组合物、基本上由此类一或多种组合物组成、或由此类一或多种组合物组成。此外，除非另外陈述，否则可使用任何适合或尚待开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
另外，“厚度”本身(不存在前述方向性形容词)定义为从不同组合物的紧邻材料或紧邻区域的最靠近表面垂直地穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本上恒定厚度或具有可变厚度。如果具有可变厚度，那么厚度是指平均厚度，除非另外指示，且由于厚度是可变的，因此此材料或区域将具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组合物”仅需要两种所述材料或区域的可彼此直接抵靠的那些部分在化学上及/或物理上是不同的(举例来说，假设此些材料或区域不是同质的)。如果两种所述材料或区域并不彼此直接抵靠，那么“不同组合物”仅需要两种所述材料或区域的彼此最靠近的那些部分在化学上及/或物理上是不同的(假设此些材料或区域不是同质的)。在此文档中，当存在所述材料、区域或结构相对于彼此的至少某一物理触及接触时，一材料、区域或结构是“直接抵靠”另一者。相比之下，并未前述有“直接”的“在...上方”、“在...上”、“邻近”、“沿着”及“抵靠”囊括“直接抵靠”以及其中中间材料、区域或结构导致所述材料、区域或结构相对于彼此并非物理触及接触的构造。
本文中，如果在正常操作期间，电流能够持续地从一个区域/材料/组件流动到另一区域/材料/组件，且在亚原子正及/或负电荷被充分产生时，主要通过移动亚原子正及/或负电荷而进行此，那么区域/材料/组件相对彼此是“电耦合”的。另一电子组件可介于区域/材料/组件之间且电耦合到区域/材料/组件。相比之下，当区域/材料/组件称为“直接电耦合”时，直接电耦合的区域/材料/组件之间不存在中间电子组件(例如，不存在二极管、晶体管、电阻器、传感器、开关、熔丝等)。
另外，“金属材料”为元素金属、两种或多于两种元素金属的混合物或合金及任何导电金属化合物中的任一者或组合。
本文中，关于蚀刻(etch、etching)、移除(removing、removal)、沉积、形成(forming及/或formation)的“选择性”是一种所述材料相对于另一所述材料按体积以至少2:1的速率如此行动的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成是使一种材料相对于另一(另外)所述材料按体积以至少2:1的速率沉积、生长或形成达至少沉积、生长或形成的前75埃。
除非另外指示，本文中“或”的使用囊括任一者及两者。
总结
在一些实施例中，一种在形成存储器阵列中使用的方法包括：形成包括垂直交替的绝缘叠层与字线叠层的堆叠。所述堆叠在所述字线叠层上方包括绝缘体叠层。所述绝缘体叠层包括第一绝缘体材料，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。对所述第一绝缘体材料进行图案化以在所述绝缘体叠层中形成第一水平伸长的沟槽。在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成第二绝缘体材料。所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物且使所述第一沟槽变窄。在形成所述第二绝缘体材料之后，穿过所述绝缘叠层及所述字线叠层而形成第二水平伸长的沟槽。所述第二沟槽水平地沿着所述变窄的第一沟槽、横向介于所述第二绝缘体材料之间且位于所述第二绝缘体材料下方。在所述堆叠中形成竖向延伸的存储器单元串。
在一些实施例中，一种在形成存储器阵列中使用的方法包括：形成包括垂直交替的绝缘叠层与字线叠层的堆叠。所述堆叠在所述字线叠层上方包括绝缘体叠层。所述绝缘体叠层包括第一绝缘体材料，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。将沟道材料形成为竖向延伸穿过所述绝缘体叠层、所述绝缘叠层及所述字线叠层。在形成所述沟道材料之后，对所述第一绝缘体材料进行图案化以在所述绝缘体叠层中形成第一水平伸长的沟槽。在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成第二绝缘体材料。所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物且使所述第一沟槽变窄。在形成所述第二绝缘体材料之后，穿过所述绝缘叠层及所述字线叠层而形成第二水平伸长的沟槽。所述第二沟槽水平地沿着所述变窄的第一沟槽、横向介于所述第二绝缘体材料之间且位于所述第二绝缘体材料下方。所述第二沟槽使所述字线叠层形成为具有所述字线叠层中的个别者中的个别字线的纵向轮廓形状。将所述阵列的个别存储器单元形成为在所述字线叠层中包括栅极区域及横向介于所述栅极区域与所述沟道材料之间的存储器结构。
在一些实施例中，一种在形成存储器阵列中使用的方法包括：形成包括垂直交替的绝缘叠层与字线叠层的堆叠。所述堆叠在所述字线叠层上方包括绝缘体叠层。所述绝缘体叠层包括绝缘体材料，所述绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。将沟道材料串形成为竖向延伸穿过所述绝缘体叠层、所述绝缘叠层及所述字线叠层。形成个别地电耦合到所述沟道材料串中的个别者的第一导电通路。在所述第一导电通路上方形成绝缘材料。所述绝缘材料具有与所述绝缘体材料的组合物不同的组合物。穿过所述绝缘材料将个别开口蚀刻到所述第一导电通路中的个别者。所述个别开口中的至少一些开口横向向外延伸超过所述开口下方的所述相应个别第一导电通路的周界且延伸到所述绝缘体材料。在所述个别开口中形成导电材料以形成直接电耦合到所述第一导电通路的第二导电通路。所述至少一些个别开口中的所述导电材料直接位于所述绝缘体材料上方、在横向向外延伸超过所述相应个别第二导电通路直接电耦合到的所述相应个别第一导电通路的所述周界处。
在一些实施例中，一种存储器阵列包括包含交替的绝缘叠层与字线叠层的垂直堆叠。所述字线叠层包括个别存储器单元的栅极区域。所述栅极区域个别地构成所述字线叠层中的个别者中的字线的一部分。所述堆叠在所述字线叠层上方包括绝缘体叠层。所述绝缘体叠层包括第一绝缘体材料线，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。所述第一绝缘体材料线与所述字线相对于彼此具有共同纵向轮廓形状。所述第一绝缘体材料线中的个别者比直接在其下方的所有所述字线都窄。第二绝缘体材料横向位于所述第一绝缘体材料线的侧壁上方。所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物。所述堆叠中存在所述存储器单元的竖向延伸的串。
在一些实施例中，一种存储器阵列包括包含交替的绝缘叠层与字线叠层的垂直堆叠。所述字线叠层包括个别存储器单元的栅极区域。所述栅极区域个别地构成所述字线叠层中的个别者中的字线的一部分。所述堆叠在所述字线叠层上方包括绝缘体叠层。所述绝缘体叠层包括第一绝缘体材料线，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者。第二绝缘体材料线沿着所述第一绝缘体材料线的侧壁。所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物。所述第二绝缘体材料线具有位于所述字线叠层的最上部上方的个别基底。所述堆叠中存在所述存储器单元的竖向延伸的串。
按照条例，已使用或多或少关于结构及方法特征的特定语言描述了本文中所揭示的标的物。然而，应理解，由于本文中所揭示的手段包括实例性实施例，因此权利要求书不限于所展示及描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地加以解释。

Claims (34)

1.一种在形成存储器阵列时所使用的方法，其包括：
形成包括垂直交替的绝缘叠层与字线叠层的堆叠，所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；
对所述第一绝缘体材料进行图案化以在所述绝缘体叠层中形成第一水平伸长的沟槽；
在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成第二绝缘体材料，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物且使所述第一沟槽变窄；
在形成所述第二绝缘体材料之后，穿过所述绝缘叠层及所述字线叠层而形成第二水平伸长的沟槽，所述第二沟槽水平地沿着所述变窄的第一沟槽、横向介于所述第二绝缘体材料之间且位于所述第二绝缘体材料下方；及
在所述堆叠中形成竖向延伸的存储器单元串。
2.根据权利要求1所述的方法，其中所述第一绝缘体材料中的碳、氧、硼及磷中的所述一或多者具有至少约2原子百分比的总浓度。
3.根据权利要求2所述的方法，其中所述总浓度不超过约20原子百分比。
4.根据权利要求2所述的方法，其中所述第一绝缘体材料中的碳、氧、硼及磷中的所述一或多者具有至少约4原子百分比的总浓度。
5.根据权利要求4所述的方法，其中所述总浓度为至少约10原子百分比。
6.根据权利要求1所述的方法，其中所述一或多者包括碳。
7.根据权利要求1所述的方法，其中所述一或多者包括氧。
8.根据权利要求1所述的方法，其中所述一或多者包括硼。
9.根据权利要求1所述的方法，其中所述一或多者包括磷。
10.根据权利要求1所述的方法，其中所述一或多者包括碳、氧、硼及磷中的仅一者。
11.根据权利要求1所述的方法，其中所述一或多者包括碳、氧、硼及磷中的至少两者。
12.根据权利要求1所述的方法，其包括将所述第一沟槽形成为延伸穿过所述第一绝缘体材料。
13.根据权利要求1所述的方法，其中所述绝缘叠层包括绝缘材料，所述第一绝缘体材料具有与所有所述绝缘叠层的所述绝缘材料的组合物不同的组合物。
14.根据权利要求1所述的方法，其中在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成所述第二绝缘体材料包括：
在所述第一绝缘体材料顶上、沿着所述第一沟槽的所述侧壁且直接在所述第一沟槽的基底上方形成所述第二绝缘体材料；及
对所述第二绝缘体材料进行无掩模各向异性蚀刻以直接从所述第一沟槽基底上方移除所述第二绝缘体材料，紧邻所述第一沟槽侧壁处除外，且从所述第一绝缘体材料顶上移除所述第二绝缘体材料。
15.根据权利要求1所述的方法，其中，
所述图案化包括：在所述堆叠顶上形成经图案化掩蔽层，且在蚀刻所述第一绝缘体材料以在所述绝缘体叠层中形成所述第一水平伸长的沟槽时，使用所述经图案化掩蔽层作为掩模；且
跨越邻近所述存储器阵列且在其处与所述字线叠层电接触的阶梯状区域而形成所述绝缘体叠层，在所述阶梯状区域中的所述绝缘体叠层顶上形成所述经图案化掩蔽层，且所述方法进一步包括：在所述蚀刻所述第一绝缘体材料以在所述存储器阵列中的所述绝缘体叠层中形成所述第一水平伸长的沟槽期间，使用所述阶梯状区域中的所述经图案化掩蔽层作为掩模来蚀刻所述阶梯状区域中的所述第一绝缘体叠层。
16.根据权利要求1所述的方法，其包括：
在所述字线叠层中形成牺牲材料；
相对于所述绝缘叠层选择性地远离所述字线叠层而蚀刻所述牺牲材料；
利用用于形成所述字线叠层中的个别字线的导电材料从所述字线叠层替换掉所述牺牲材料；及
所述第一沟槽中的沿着所述第一绝缘体材料的侧壁的所述第二绝缘体材料保护所述第一绝缘体材料免于在所述蚀刻期间被横向蚀刻。
17.一种在形成存储器阵列时所使用的方法，其包括：
形成包括垂直交替的绝缘叠层与字线叠层的堆叠，所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；
将沟道材料形成为竖向延伸穿过所述绝缘体叠层、所述绝缘叠层及所述字线叠层；
在形成所述沟道材料之后，对所述第一绝缘体材料进行图案化以在所述绝缘体叠层中形成第一水平伸长的沟槽；
在所述第一沟槽中沿着所述第一绝缘体材料的侧壁形成第二绝缘体材料，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物且使所述第一沟槽变窄；
在形成所述第二绝缘体材料之后，穿过所述绝缘叠层及所述字线叠层而形成第二水平伸长的沟槽，所述第二沟槽水平地沿着所述变窄的第一沟槽、横向介于所述第二绝缘体材料之间且位于所述第二绝缘体材料下方，所述第二沟槽使所述字线叠层形成为具有所述字线叠层中的个别者中的个别字线的纵向轮廓形状；及
将所述阵列的个别存储器单元形成为在所述字线叠层中包括栅极区域及横向介于所述栅极区域与所述沟道材料之间的存储器结构。
18.根据权利要求17所述的方法，其中，
所述堆叠具有包括导电材料的叠层；且
所述堆叠包括垂直地介于所述绝缘体叠层与包括导电材料的所述叠层的最上部之间的电介质叠层。
19.一种在形成存储器阵列时所使用的方法，其包括：
形成包括垂直交替的绝缘叠层与字线叠层的堆叠，所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括绝缘体材料，所述绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；
将沟道材料串形成为竖向延伸穿过所述绝缘体叠层、所述绝缘叠层及所述字线叠层；
形成个别地电耦合到所述沟道材料串中的个别者的第一导电通路；
在所述第一导电通路上方形成绝缘材料，所述绝缘材料具有与所述绝缘体材料的组合物不同的组合物；
穿过所述绝缘材料将个别开口蚀刻到所述第一导电通路中的个别者，所述个别开口中的至少一些开口横向向外延伸超过所述开口下方的所述相应个别第一导电通路的周界且延伸到所述绝缘体材料；及
在所述个别开口中形成导电材料以形成直接电耦合到所述第一导电通路的第二导电通路，所述至少一些个别开口中的所述导电材料直接位于所述绝缘体材料上方、在横向向外延伸超过所述相应个别第二导电通路直接电耦合到的所述相应个别第一导电通路的所述周界处。
20.根据权利要求19所述的方法，其包括：在穿过所述绝缘材料而蚀刻所述个别开口时，使用所述绝缘体材料作为蚀刻停止件以阻止所述个别开口中的所述至少一些开口穿过所述绝缘体材料被蚀刻到其下方的导电材料。
21.根据权利要求19所述的方法，其中所述至少一些个别开口中的所述导电材料直接抵靠所述绝缘体材料。
22.根据权利要求19所述的方法，将所述第一导电通路形成为个别地直接电耦合到所述个别沟道材料串。
23.根据权利要求19所述的方法，其包括将所述第一导电通路形成为竖向延伸穿过所述绝缘体叠层。
24.根据权利要求19所述的方法，其包括将所述存储器阵列形成为NAND存储器阵列。
25.一种存储器阵列，其包括：
垂直堆叠，其包括交替的绝缘叠层与字线叠层，所述字线叠层包括个别存储器单元的栅极区域，所述栅极区域个别地构成所述字线叠层中的个别者中的字线的一部分；
所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料线，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；所述第一绝缘体材料线与所述字线相对于彼此具有共同纵向轮廓形状，所述第一绝缘体材料线中的个别者比直接在其下方的所有所述字线都窄；
横向位于所述第一绝缘体材料线的侧壁上方的第二绝缘体材料，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物；及
所述堆叠中的所述存储器单元的竖向延伸的串。
26.根据权利要求25所述的存储器阵列，其包括个别地电耦合到所述存储器单元的所述串中的个别者的导电通路。
27.根据权利要求26所述的存储器阵列，其中所述导电通路竖向延伸穿过所述绝缘体叠层。
28.根据权利要求25所述的存储器阵列，其中所述第二绝缘体材料包括所述第二绝缘体材料的沿着所述第一绝缘体材料线的侧壁的线。
29.根据权利要求28所述的存储器阵列，其中所述堆叠具有包括导电材料的叠层，所述第二绝缘体材料线具有位于包括导电材料的所述叠层的最上部上方的个别基底。
30.根据权利要求25所述的存储器阵列，其中所述存储器单元串包括：
沟道材料，其竖向延伸穿过所述绝缘叠层及所述字线叠层；及
所述个别存储器单元，其包括字线叠层中的个别者中的横向介于所述栅极区域与所述沟道材料之间的存储器结构。
31.根据权利要求30所述的存储器阵列，其包括竖向延伸穿过所述绝缘体叠层的导电通路，所述导电通路个别地直接电耦合到所述存储器单元的所述串中的个别者的所述沟道材料，所述沟道材料沿着且直接抵靠所述导电通路的侧壁。
32.根据权利要求31所述的存储器阵列，其中所述沟道材料与所述导电通路具有竖向上重合的顶部表面。
33.一种存储器阵列，其包括：
垂直堆叠，其包括交替的绝缘叠层与字线叠层，所述字线叠层包括个别存储器单元的栅极区域，所述栅极区域个别地构成所述字线叠层中的个别者中的字线的一部分；
所述堆叠在所述字线叠层上方包括绝缘体叠层；所述绝缘体叠层包括第一绝缘体材料线，所述第一绝缘体材料包括硅、氮以及碳、氧、硼及磷中的一或多者；
沿着所述第一绝缘体材料线的侧壁的第二绝缘体材料线，所述第二绝缘体材料具有与所述第一绝缘体材料的组合物不同的组合物，所述第二绝缘体材料线具有位于所述字线叠层的最上部上方的个别基底；及
所述堆叠中的所述存储器单元的竖向延伸的串。
34.根据权利要求33所述的存储器阵列，其中所述堆叠具有包括导电材料的叠层，所述第二绝缘体材料线的所述基底位于包括导电材料的所述叠层的最上部上方。
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