CN1109344C - 具有纠错存储器的系统解码器及对其控制的方法 - Google Patents

Abstract

一种具有纠错存储器的高速传送数据的系统解码器及对其控制的方法。一种具有解扰器以恢复在数据编码过程中加扰的数据的光盘再现装置的系统解码器包括：第一和第二存储器，用于对加扰的数据进行纠错；以及纠错码存储器控制器，用于在把从光盘读取和解调的数据写入第一和第二存储器中的一个的同时把已纠错数据传送到解扰器，及用于在写和读已解调和已纠错数据的同时对写入所述第一和第二存储器中另一个存储器的数据进行纠错。

Description

具有纠错存储器的系统解码器 及对其控制的方法

技术领域

本发明涉及光盘再现装置的系统解码器，具体说涉及具有纠错存储器的高速传送数据的系统解码器及控制该系统解码器的方法。

背景技术

自从大约在20年前开创能用激光光束读取记录在记录媒介上的数据的光盘技术以来，光盘再现装置例如激光光盘(LD)播放机或紧凑光盘(CD)播放机已普遍作为家用电器。使用这种光盘的记录/再现装置正在进入实用阶段。近来，随着短波激光器或记录/再现技术的开发，除了改写技术之外，高密度取得了进展。

同时，数字图像压缩技术一直在快速前进。尤其是，MPEG2(运动图像专家组2)可以再现足够好的图像质量以便以低于10Mbps的传输速度在家中接收。在音频领域，能再现多声道音频的音频压缩技术AC-3导致了高音质和多重音响。预期数字视盘(DVD)与可记录数字视盘(或多用途盘)在取代现有的视频记录/再现装置即磁带录像机(VTR)和CD-ROM方面将起到主要作用。这种DVD是数字运动图像盘介质之一，是能存储2小时或更长时间的MPEG2数字图像的高画质高音质的多媒体存储设备。

图1示意性表示一般的DVD再现装置。当盘10被盘驱动电机16转动时，由滑板式拾取器电机14驱动及含有光学头12的光拾取器13把从盘10再现的数据变换为模拟RF(无线电频率)信号。该模拟RF信号被形成脉冲波形，数据流ESM传送到PLL(锁相环)20和系统解码器18。系统解码器18对数据流ESM解调、纠错和解扰。由相位比较器、压控振荡器和频率倍除器等组成的数字PLL20产生与由任何光盘产生的信号同步的第一时钟。盘驱动控制器22根据从同步检测器(未示出)提供的帧同步信号Sf控制盘转动的恒定线速和考虑到频率伺服、相位伺服等的其他与盘有关的操作。

微处理器24根据控制程序控制DVD再现装置的总的操作。例如，如果从音频解码器42、视频解码器36或ROM(只读存储器)解码器32接收到传送开始信号，微处理器24就产生传送控制信号。由石英晶体振荡器组成的系统时钟产生器26产生第二时钟作为系统时钟PLCK，并把系统时钟PLCK传送到盘驱动控制器22和纠错器(未示出)。连接到系统解码器18的第一存储器28是用于纠错的存储器，其使用SRAM(静态随机存取存储器)。第二存储器30是路径缓冲存储器，其使用DRAM(动态随机存取存储器)。大部分包含在主机(例如，个人计算机)中的ROM解码器32根据主机命令而操作，它根据一种接口类型把从系统解码器18产生的数据传送给主机。多路信号分离器34接收来自系统解码器18的音频和视频信号，并分别把已分离的音频和视频信号传送到AC3/MPEG音频解码器42和MPEG2视频解码器36。分别从视频解码器36和音频解码器42解码的视频数据和音频数据传送到NTSC(或PAL)编码器38和数模(D/A)变换器44，并分别输出到监视器40和扬声器46。

图2是图1系统解码器18的详细方框图。用于纠错的第一存储器28是SRAM。用于缓冲数据的第二存储器30是DRAM。通过光学头12读出的数据流ESM通过ESM解调器100中的32位移位寄存器102和16至8解调器104而被解调制。同步检测器106从由32位移位寄存器120产生的数据中检测出帧同步信号Sf，并把检出的帧同步信号Sf传送给数PLL20。与此同时，经过EFM解调器100解调的数据在纠错码(ECC)存储器控制器108的控制下存储到第一存储器28中。在ECC存储器控制器108的控制下存储在第一存储器28中的数据以块为单位读出并传送到纠错器110。来自纠错器110的已纠错数据在ECC存储器控制器108的控制下传送到解扰器和差错检测器112。解扰器和差错检测器112中的解扰器恢复在数据编码过程中加扰的数据，其差错检测器检测已解扰数据的差错。解扰和检错以扇区为单位进行。从解扰器和差错检测器112检测出的差错信息在微处理器存储器存取控制器116的控制下与数据一起存储到第二存储器30中。在经过微处理器接口122的微处理器24的控制下，微处理器存储器存取控制器116控制缓冲器写控制器114、缓冲器读控制器118和路径缓冲存储控制器120。缓冲器写控制器114在微处理器存储器存取控制器116的控制下把来自解扰器和差错检测器112的已解扰已检错数据写入第二存储器30。缓冲器读控制器118在微处理器存储器存取控制器116的控制下读取已存储在第二存储器30中的数据并将读出的数据传送到音频/视频(A/V)解码器接口和DVD-ROM接口126。微处理器接口122在系统解码器18和微处理器24之间连接发送/接收信号。

在操作中，进行数据流的同步检测、识别(ID)检测和解调制。其次，实现检错和纠错。此后，执行已纠错数据的解扰、检错和路径缓冲。第一存储器28具有：第一区，用于缓冲已EFM解调的数据；第二区，用于水平和垂直地对已缓冲的纠错块纠错；及第三区，用于把已纠错数据传送到第二存储器30。即，ECC存储器控制器108把已EFM解调的数据存入第一存储器28的第一区，以块为单位地读出并纠错存储在第一区中的数据，把已纠错数据存入第一存储器28的第三区，并把存储在第三区中的数据传送到第二存储器30。在此数据处理中，ECC存储器控制器108处理数据的顺序是：读数据、纠错、传送数据、读数据、纠错、再传送数据。即，由于数据从一个存储器的三个区中存取，所以纠错速度受到损害。因此具有这种系统解码器18的光盘再现装置在数据处理速度和数据传送速度方面是慢的。

发明内容

因此本发明的一个目的在于提供一种具有纠错存储器的光盘再现装置系统解码器，这种系统解码器通过提高纠错速度来提高数据处理和数据传送的速度。

本发明的另一目的是提供一种控制纠错存储器的方法，其能提高具有系统解码器的光盘再现装置中的纠错速度。

按照本发明的一个方面，具有解扰器以恢复在数据编码过程中加扰的数据的光盘再现装置的系统解码器包括：第一和第二存储器，用于对加扰的数据进行纠错；以及纠错码存储器控制器，用于在把从所述光盘读取和解调的数据写入所述第一和第二存储器之一的同时把已纠错数据传送给所述解扰器，及用于在写和读所述已解调和已纠错数据的同时对写入所述第一和第二存储器中另一存储器的数据进行纠错；所述纠错码存储器控制器包括：存储器控制器，用于控制所述纠错码存储器控制器的总的操作；存储器写控制器，在存储器控制器的控制下，将已解调的数据有选择地写入第一存储器和第二存储器；纠错器，用于响应由所述存储器控制器产生的纠错码开始信号，水平和垂直地对所述第一和第二存储器中由读自光盘的数据组成的纠错块进行纠错；以及存储器读控制器，用于在存储器控制器的控制下，有选择地读取所述第一和第二存储器中的纠错数据，并将所读取的数据传送给解扰器。

按照本发明的另一方面，控制光盘再现装置第一和第二纠错存储器的方法包括以下步骤：(a)将所述数据的第一纠错块写入所述第一纠错存储器中；(b)在对第一纠错存储器中所述数据的第一纠错块进行纠错的同时，将所述数据的第二纠错块写入所述第二纠错存储器中；(c)在对第二纠错存储器中所述数据的第二纠错块进行纠错的同时，从第一纠错存储器中读取已纠错的第一纠错块，然后将第三纠错块写入第一纠错存储器中；(d)在对第一纠错存储器中所述数据的第三纠错块进行纠错的同时，从第二纠错存储器中读取已纠错的第二纠错块，然后将第四纠错块写入第二纠错存储器中；以及(e)重复步骤(a)至(d)，一直到不再有从光盘读取的数据为止。

附图说明

从结合附图作出的下列详细说明，本发明的这些和另一些目的、特点和优点将更为明显。

图1是一般数字视盘(或多用途盘)再现装置的方框图；

图2是图1所示的系统解码器的详细方框图；

图3是按照本发明优先实施例的系统解码器的详细方框图；

图4是按照本发明优先实施例的图3 ECC存储器控制器的详细方框图；

图5是表示按照本发明优先实施例的存储器控制器数据处理程序的流程图；

图6表示按照本发明优先实施例的解调后的数据扇区结构；

图7表示按照本发明优先实施例的一个纠错块的结构；以及

图8表示按照本发明优先实施例的第三和第四存储器中每一个存储器的映射表结构。

具体实施方式

对本发明的优先实施例将参考附图进行如下的详细说明。应注意的是在所有各图中相同标号表示相同单元。在以下说明中，提出许多具体细节，如纠错块的大小、一个字的记录时间、最大存取次数、详细的处理流等等，是为了更透彻地理解本发明。然而，明显的是对本领域的技术人员来说，没有这些具体细节也可实现本发明。此外，对可能使本发明变得模糊的不必要详细的众所周知的功能或结构不作详细描述。

参看图3，除了第三和第四存储器130和140之外，按照本发明的系统解码器具有与图2系统解码器18相同的结构。第三和第四存储器130和140是使用SRAM的纠错存储器。此外，它们形成在单个芯片中。

图4是图3 ECC存储器控制器108的详细方框图。图5是表示图4存储器控制器109的数据处理程序的流程图。参看图4，在存储器控制器109的控制下，第三和第四存储器130和140存储已解调和已纠错数据。存储器控制器109按照数据处理控制程序控制ECC存储器控制器108总的操作。在存储器控制器109的控制下，存储器写控制器150把来自EFM解调器100的已解调数据写入第三存储器130或第四存储器140。响应由存储器控制器109产生的ECC开始信号，纠错器110水平和垂直地对由读自DVD类型的盘10的数据组成的纠错块进行纠错。为进行该纠错，第三和第四存储器130和140收集由EFM解调器100产生的ID数据和主数据，并且以块为单位存储该数据以形成纠错块。存储器读控制器160在存储器控制器109的控制下读取存储在第三存储器130或第四存储器140中的数据，并把读出的数据传送给解扰器和差错检测器112。

参照图5，存储器控制器109与ECC同步信号同步地执行数据处理程序。

在步骤200，存储器控制器109把一个纠错块写入第三存储器130。在步骤210，存储器控制器109对已写入第三存储器130的数据进行纠错，同时把下一个纠错块写入第四存储器140。在步骤220，存储器控制器109对已写入第四存储器140的数据进行纠错，把来自第三存储器130的已纠错数据传送到存储器读控制器160，及把下一个纠错块写入第三存储器130。在步骤230，存储器控制器109对写入第三存储器130的数据纠错、把第四存储器140的已纠错数据传送给存储器读控制器160、和把下一个纠错块写入第四存储器140。在步骤240，存储器控制器109检查已解调数据的接收是否结束。如果未结束，则存储器控制器109返回到步骤220。如果从EFM解调器100收不到已解调数据，则存储器控制器109完成数据处理程序。

在以下将把存储器控制器109的上述数据处理程序分类为数据写过程、纠错过程和传送已纠错数据过程。

图6表示解调后的数据扇区结构，以说明存储器控制器109的数据处理程序的数据写过程。图7表示一个纠错块的结构。图8表示第三和第四存储器130和140中每一个存储器的映射表结构。在从EFM解调器110解调的数据的结构中，2064字节的主数据、130字节的内校验数据PI和172字节的外校验数据PO组成一个扇区，如图6所示。数据从第一行的左边起以块为单位输出和写入第三存储器130或第四存储器140。如图7所示，一个纠错块由16个数据扇区组成，其大小是37856字节。即：

2064字节(主数据)+130字节(PI)+172字节(PO)＝2366字节(一个数据扇区)

2366字节×16＝37856字节(一个纠错块)……(1)

为了纠错，应当正确地把16个数据扇区作为纠错块写入第三存储器130或第四存储器140。从EFM解调器100来的按照ECC同步信号进行解调的数据交替地以16个数据扇区为单位写入第三和第四存储器130和140。在此情况下，主数据、PI和PO以字(2字节)为单位写入存储器映射表的预定位置。当一字的写时间设计为系统时钟PCLK的3T或4T时，一个纠错块的数据写时间列出如表1。

                                        表1

速度	PLCK[MHz]	3T/4T[ns]	存取次数	存取时间[ms]	写极限时间[ms]
						1X	27	111/148	18,928	2.1/2.8	22.92
2X	54	55.5/74	1.05/1.4	11.46
					4X	108	27.8/37	0.525/0.7		5.73
6X	162	18.5/24.69	0.35/0.47	3.82
					8X	216	13.9/18.5	0.263/0.35		2.86

在存储器控制器109数据处理程序的纠错过程中，如果一个纠错块的数据写入了第三存储器130或第四存储器140，则存储器控制器109产生ECC开始信号以开始纠错。在完成PI纠错之后，进行PO纠错，同样的过程再重复一次。虽然EFM已解调数据具有如图7的一个纠错块的结构，但是应该把它写入图8的存储器映射表。为了进行图7所示的第一行的PI纠错，172字节的数据从数据区读取，10字节的数据从PI区读取以进行检错和纠错。已纠错数据重新写入出现差错的位置。PI纠错是对主数据和PI这二者进行的。为了计算一行的校正子(syndrome)、差错位置及误差值，以字为单位读取182字节的数据和校验码。由于每行中纠错的最大字节数为10字节，所以读和写重复10次。为PI纠错的存储器存取次数由下列公式(2)求得。即，纠错存储器的最大存取次数为23088次。

校正子、差错位置、误差值：182×208＝37856字节

纠错：(10×208)×2＝4160字节

最大存取次数：37856/2+4160＝23088……(2)

PO纠错以字节为单位沿列方向进行。为了计算一列的校正子、差错位置和误差值，读取208字节数据和校验码。每列能进行纠错的最大字节数为16字节，所以如下式(3)所计算，为PO纠错的最大存储器存取次数是43680。

校正子、差错位置、误差值：208×182＝37856字节

纠错：(16×182)×2＝5824字节

最大存取次数：37856+5824＝43680……(3)

因此，在PI+PO+PI+PO的纠错中，最大存取次数是145440(＝(23088+43680)×2)。如果存储器存取时间是系统时钟PLCK的3T或4T，则一个纠错块的纠错时间如下表2所示。

                                       表2

速度	PLCK[MHz]	3T/4T[ns]	存取次数	存取时间[ms]	写极限时间[ms]
						1X	27	111/148	133,536	14.82/19.72	22.92
2X	54	55.5/74	7.41/9.885	11.46
					4X	108	27.8/37	3.705/4.9425		5.73
6X	162	18.5/24.69	2.47/3.297	3.82
					8X	216	13.9/18.5	1.8525/2.471		2.86

在存储器控制器109数据处理程序的已纠错数据的传送过程中，已纠错数据传送到解扰器和差错检测器112。由于传送的数据是每扇区2064字节，所以一个纠错块有16512字要传送。一个纠错块的传送时间在下表3中列出。

                                        表3

速度	PLCK[MHz]	3T/4T[ns]	存取次数	存取时间[ms]	写极限时间[ms]
						1X	27	111/148	16,512	1.84/2.44	22.92
2X	54	55.5/74	0.92/1.22	11.46
					4X	108	27.8/37	0.46/0.61		5.73
6X	162	18.5/24.69	0.3/0.4	3.82
					8X	216	13.9/18.5	0.23/0.305		2.86

另一方面，如图3所示，纠错存储器28分成第三和第四存储器130和140。已解调数据同时在一个存储器中读取和写入。另一个存储器只用于纠错。如上表1、2和3所示，在一已知时间内的存取次数是确定的。例如，在四倍速下，如果一个字的存取时间是系统时钟的4T，则在写入已解调数据和为了把数据传送到解扰器和差错检测器112而从中读取数据的存储器中，每个纠错块的存取次数为35440(＝写18928次+读16512次)，存取时间为1.31ms。在纠错期间，由于在存取次数为133586时纠错时间为4.9425ms，所以如果存取次数为141760，则纠错时间为5.245ms。由盘10输入一个纠错块的时间是5.73ms，所以纠错在该输入时间内完成。此外，在八倍速下，当一个字的存取时间为系统时钟PCLK的4T时，一个字的存取时间为18.5ns。如果使用具有18.5ns或更少的存取时间的存储器，则因为纠错时间为2.62ms，数据输入时间为2.86ms，所以在给定时间内足以进行纠错。

如上所述，当从光盘再现的数据交替地写入二个纠错存储器时，从一个存储器读取已纠错数据，从另一存储器实现纠错。因此提高了数据处理速度，且可减少数据传送时间。

Claims (8)

1.一种具有解扰器以恢复在数据编码过程中加扰的数据的光盘再现装置的系统解码器，所述系统解码器包括：

第一和第二存储器，用于对加扰的数据进行纠错；以及

纠错码存储器控制器，用于在把从所述光盘读取和解调的数据写入所述第一和第二存储器之一的同时把已纠错数据传送给所述解扰器，及用于在写和读所述已解调和已纠错数据的同时对写入所述第一和第二存储器中另一存储器的数据进行纠错；

所述纠错码存储器控制器包括：

存储器控制器，用于控制所述纠错码存储器控制器的总的操作；

存储器写控制器，在存储器控制器的控制下，将已解调的数据有选择地写入第一存储器和第二存储器；

纠错器，用于响应由所述存储器控制器产生的纠错码开始信号，水平和垂直地对所述第一和第二存储器中由读自光盘的数据组成的纠错块进行纠错；以及

存储器读控制器，用于在存储器控制器的控制下，有选择地读取所述第一和第二存储器中的纠错数据，并将所读取的数据传送给解扰器。

2.如权利要求1所述的系统解码器，其中所述存储器控制器与纠错同步信号同步地进行纠错和数据存取。

3.如权利要求2所述的系统解码器，其中所述第一和第二存储器形成在单个芯片中。

4.如权利要求3所述的系统解码器，其中所述光盘再现装置是数字视盘播放机。

5.一种控制从光盘中读取数据的光盘再现装置中的第一和第二纠错存储器的方法，包括以下步骤：

(a)将所述数据的第一纠错块写入所述第一纠错存储器中；

(b)在对第一纠错存储器中所述数据的第一纠错块进行纠错的同时，将所述数据的第二纠错块写入所述第二纠错存储器中；

(c)在对第二纠错存储器中所述数据的第二纠错块进行纠错的同时，从第一纠错存储器中读取已纠错的第一纠错块，然后将第三纠错块写入第一纠错存储器中；

(d)在对第一纠错存储器中所述数据的第三纠错块进行纠错的同时，从第二纠错存储器中读取已纠错的第二纠错块，然后将第四纠错块写入第二纠错存储器中；以及

(e)重复步骤(a)至(d)，一直到不再有从光盘读取的数据为止。

6.如权利要求5所述的方法，其中所述第一和第二纠错存储器的每一个具有主数据区、内校验数据区和外校验数据区，并且一旦接收到一个数据扇区的解调数据就分别写入由相应数据扇区组成的所述主数据、内校验数据和外校验数据。

7.如权利要求5所述的方法，其中所述一个纠错块包括16个数据扇区。

8.如权利要求5所述的方法，其中所述第一和第二纠错存储器形成在单个芯片中。

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