CN110610993A - 用于高效rf应用的电荷平衡半导体器件及其制造工艺 - Google Patents

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Abstract

本公开涉及用于高效RF应用的电荷平衡半导体器件及其制造工艺。例如，一种半导体MOS器件，具有由漏极区域和漂移区域形成的具有第一导电类型的外延层。漂移区域容纳具有第二导电类型的多个第一列和具有第一导电类型的多个第二列，第一和第二列彼此交替并在漏极区域上延伸。绝缘栅极区域均布置在相应的第二列的顶部上；具有第二导电类型的本体区域在相应的第一列上方延伸且与其相距一距离，由此改进用于高效RF应用的器件的输出电容Cds。

Description

用于高效RF应用的电荷平衡半导体器件及其制造工艺
技术领域
本公开总体上涉及功率半导体器件领域，更具体地，涉及用于高效率RF应用的电荷平衡型功率MOS器件(也称为超结器件)及其制造工艺。
背景技术
众所周知，功率MOS半导体器件一般可分为水平结构器件和垂直结构器件。在后者中，可以区分平面器件和具有柱结构的器件(也称为电荷平衡器件或超结器件)。
垂直结构器件如图1A和图2A(平面型的功率MOS器件)和图1B和图2B(超结功率MOS器件)所示。
首先参考图1A和图2A(为了清晰，各区域不按比例绘制)，平面MOS器件1集成在包括半导体材料的本体11的裸片中。本体11具有顶表面11A和背表面11B以及第一导电类型(例如，N)。本体11由具有较高掺杂浓度的衬底12和较轻掺杂的外延层13形成。形成漏极区域的外延层13可在单个或多个生长步骤中形成，并容纳从本体11的顶面11A延伸的多个本体区域18(这里为P型)。源极区域19(这里为N型)在本体区域18内延伸(对于每个本体区域18，两个源极区域19彼此间隔布置)。
绝缘栅极区域20(图2A中未示出)在本体区域18的相邻配对之间在本体11的顶面11A上延伸，即相对于源极区域19横向偏移。绝缘栅极区域20与本体11电绝缘，并且均被相应的绝缘区域22包围。源极金属化层23(图2A中未示出)在本体11之上和绝缘栅极区域20之上延伸，通过绝缘区域22与它们电绝缘，并且在绝缘栅极区域20的相邻配对之间具有与源极区域19直接电接触的朝向本体11的顶表面11A延伸的接触部分。钝化层24覆盖源极金属化层23，并且漏极金属化层25在本体11的底表面11B上延伸。
图2A示出了在绝缘区域22(未示出)之上延伸并通过穿过绝缘区域22延伸的通孔(未示出)与绝缘栅极区域20电接触的本体区域18、源极区域19以及栅极偏压区域28的细长形状。图2A还示出了平面MOS器件1的边缘结构29。
参考图1B和图2B，垂直超结MOS器件50集成在包括本体51的裸片中。本体51是半导体材料，具有顶表面51A和背表面51B以及第一导电类型(例如，N)。典型地，本体51由通过连续生长获得的具有更高掺杂浓度的衬底52和较少掺杂的外延层53形成。外延层53形成漏极区域54和漂移区域55。漂移区域55容纳具有第二导电类型(这里为P)的多个第一列56，它们与由外延层53形成的N型的第二列57交替。本体区域58(这里为P型)从本体51的顶表面51A延伸至第一列56的顶端，并容纳N型的源极区域59。
绝缘栅极区域60在本体区域58的相邻配对之间在本体51的顶表面51A之上延伸，即相对于源极区域59横向偏移。绝缘栅极区域60与本体51电绝缘，每一个均被相应的绝缘区域62包围。源极金属化层63(图2B中未示出)在本体51和绝缘栅极区域60上延伸，通过绝缘区域62与它们电绝缘，并且具有在栅极区域60的相邻配对之间具有与源极区域59直接电接触的朝向本体51的顶表面51A延伸的接触部分。钝化层64覆盖源极金属化层63，并且漏极金属化层65在本体51的底表面51B上延伸。
图2B进一步示出了在绝缘区域62(未示出)之上延伸并通过穿过绝缘区域62延伸的通孔(未示出)与绝缘栅极区域60电接触的本体区域58、源极区域59以及栅极偏压区域68的细长形状。图2B还示出了超结MOS器件50的边缘结构69。
在图1A和图2A的平面MOS器件1中，对外延层53进行优化，以提供合适的击穿电压BVDSS(定义为存在50nA的泄漏电流时的漏极-源极电压)，同时提供低导通电阻RDSon(器件中的电流通路的电阻，定义为Vd/Id，其中Vd是漏极电压且Id是漏极电流)，不存在影响厚度与外延层53的电阻率之间的关系的可能性。
在超结MOS器件50中，第一列56抵消外延层53(即，第二列57)中的电荷，并且能够单独优化确定击穿电压BVDSS的参数(第一列56的厚度和电阻率)，相对于第二列57中的所述参数的值进行优化，其中电流和电阻率可通过设计掺杂水平来分别控制，以获得导通电阻RDSon的期望值。
事实上，如图3A和图3B所示，超结MOS器件50提供了更好的电场分布。具体地，图3A示出了从本体区域18和外延层13之间的界面沿垂直方向Z的通过平面MOS器件1的外延层13测量的电场E1。可以注意到，电场E1具有下降的轮廓。图3B示出了从本体区域57和相应第二列56之间的界面开始沿垂直方向Z的通过超结MOS器件50的第二列56和漏极区域54测量的电场E2。可以注意到，电场E2具有恒定的轮廓。
因此，对于击穿电压BVDSS的预设值和给定尺寸的裸片，可以设计超结MOS器件50，使其导通电阻RDSon远低于平面MOS器件1(甚至是平面功率MOS器件1可获得值的十分之一)。
这一事实使超结MOS器件成为射频装置中的应用的理想候选者，以这种方式可具有非常高的功率密度。然而，在射频应用中使用超结MOS器件与寄生部件的存在相冲突，妨碍它们在实际条件下的操作。
为了更好地理解该问题，参考图4，其示出了使用所考虑类型的功率MOS器件的典型RF电路。
详细地，图4示出了由N.O.Sokal于1975年发明并在N.和A.Sokal的“Class E–ANew Class of High efficiency Tuned Single-Ended Switching Power Amplifiers”)(IEEE固态电路杂志(卷SC-10，第3期，1975年6月))中描述的E类功率放大器70，其特征在于效率极高(η>90％)。图4的功率放大器70包括在输出信号的载波频率下操作的开关器件71和负载网络72，其任务是提取单个频谱频率分量。
开关器件71通常由图1所示类型的平面MOS器件实施，并且在漏极和源极端子之间具有本征电容(以下简称为输出电容Cds)。负载网络72由与开关器件71并联布置的具有电容C1的电容器73以及包括串联配置的LC滤波器75的输出电路74形成。开关器件71的漏极端子通过扼流圈电感器76耦合到直流电源电压VDC。
在图4的功率放大器70中，为了防止同时出现电流Ids和电压Vds的非零值(这将导致不期望的功率耗散)，电流和电压的波形满足特定条件，如由Sokal在上述论文中所讨论的。以这种方式，针对电流Ids和电压Vds获得图5所示的(标准化)曲线。
在图4的功率放大器70中，进一步地，由于LC滤波器75的理想特性，在输出电路74中流动的电流IRF是纯正弦的，形成串联谐振滤波器并在操作频率f0下操作。
基于这一假设，在理想条件下且为了确保正确操作，期望以下条件：
–击穿电压BVDSS>Vpeak＝3.562VDC；
–峰值电流IP＝2.862IDC；
–最大频率fmax＝0.051IDC/Cds·VDC；以及
–输出RF功率，其基于Sokal条件使损失最小化PO≈PDC＝VDC·IDC≈2π2fCpVDC 2，其中Cp＝Cds+C1。
然而，在超结功率MOS器件中，满足上述条件是存在问题的。
事实上，如图6(曲线A)所示，区分超结器件的一个特征是输出电容Cds作为漏极-源极电压Vds的函数的特定图。通过比较，曲线B表示输出电容Cds作为平面MOS器件的漏极-源极电压Vds的函数的类似图。可以注意到，曲线B具有简单的图案(近似为圆锥形)，拉伸首先快速下降，然后在拐点之后缓慢下降；相反，曲线A针对约15V和50V之间的电压具有曲折区域。
申请人进行的研究表明，图2A所示类型的超结器件的输出电容Cds的示图在射频应用的情况下导致不可接受的操作。事实上，如图7所示，已经发现在所提到的电压范围内，曲折区域导致电路不再在期望共振频率fi＝13.56MHz下工作，而是大约以频率为期望频率的一半(对应于约150ns的周期)的次谐波工作。这在图7中示出，图7示出了电源电压VDC＝80V的漏极-源极电压Vds的示图。
发明内容
本公开的一个或多个实施例设计了一种超结功率MOS器件，克服了现有技术的局限性，尤其可用于高效率射频应用或期望具有更规则的输出电容图的其他应用。
根据本公开，提供了一种功率MOS器件及其制造工艺。
附图说明
为了更好地理解本公开，现在参照附图仅通过非限制性示例描述实施例，其中：
图1A和图2A分别是已知平面类型的功率MOS器件的截面图和透视截面图；
图1B和图2B分别是已知超结类型的功率MOS器件的截面图和透视截面图；
图3A和图3B分别示出了图1A的平面功率MOS器件和图1B的超结功率MOS器件的电量的曲线图；
图4示出了已知射频功率放大器的简化电路图；
图5和图6分别示出了图1A的平面功率MOS器件和图1B的超结功率MOS器件的其他电量的曲线图；
图7示出了当使用图1B的超结功率MOS器件时图4的电路的电量的曲线图；
图8是本发明的功率MOS器件的一个实施例的截面图；
图9是本发明的功率MOS器件的另一实施例的截面图；
图10-图12示出了图8和图9的功率MOS器件的实施例的电量的曲线图；
图13-图19是功率MOS器件的连续制造步骤中的半导体晶圆的截面图；以及
图20-图22是不同功率MOS器件的连续制造步骤中的半导体晶圆的截面图。
具体实施方式
图8示出了超结功率MOS器件的一个实施例，以下也称为“器件100”。
器件100集成在包括本体101的裸片中。本体101是半导体材料(诸如Si、SiGe、SiC、Ge、GaN、GaAs、AlGaAs、InGaP或其他合适的半导体材料)，具有顶表面101A和背表面101B，呈现第一导电类型(例如，N)。本体101通常由具有更高掺杂浓度的衬底102以及较少掺杂的外延层103(通过连续生长形成)形成。外延层103形成漏极区域104和漂移区域105。漂移区域105容纳具有第二导电类型(这里为P)的多个第一列106，它们与由外延层103形成的第二列107(N型)交替。本体区域108(这里为P型)从本体101的顶表面101a向第一列106的顶端延伸，但与第一列106分开并在与第一列106相距一定距离处终止。因此，漂移区域105中的中断部分109在第一列106和第二列107的顶端与本体区域108的底部之间延伸。中断部分109可具有4.5μm和7.5μm之间的厚度；例如，对于击穿电压为900V的器件100来说，厚度可等于7.5μm。
对于图1A和图1B中的平面MOS器件1和超结MOS器件50，每个本体区域108容纳一对源极区域115(这里为N型)，它们彼此间隔布置并且面向本体101的顶表面101A。在相邻的一对本体区域108之间，绝缘栅极区域116在本体101的顶表面101A上延伸。以已知的方式，绝缘栅极区域116通过薄栅极氧化层(未示出)与本体101电绝缘，并且在顶部和侧面被相应的绝缘区域117包围。源极金属化层120在本体101和绝缘栅极区域116上延伸，通过绝缘区域117与本体101和绝缘栅极区域116电绝缘，并且具有朝向本体101的顶表面101A、在相邻的一对绝缘栅极区域116之间、与源极区域115直接电接触的接触部分。钝化层121覆盖源极金属化层120，并且以未示出的方式，漏极金属化层可在本体101的底表面101B上延伸。
以未示出的方式，如超结MOS器件50，本体区域108、源极区域115和绝缘栅极区域116可具有细长形状。此外，边缘结构(未示出)可围绕形成第一列106和第二列107的有源区域。
器件100保持外延层103的电荷平衡特征(更具体地，在第二列107和第一列106之间)。
凭借中断部分109，当器件100在低电压(高达40-50V)下工作时，器件100中的电场不影响第一列106，并且本体区域108与第一列106电隔离。因此，在该区域中，一般来说，器件100的行为如图1A的平面MOS设备1，并由此具有低输出电容Cds，具有近似均匀的示图(如下文参考图10所讨论的)。随着电压的增加以及随着所生成电场的增加，后者作用于第一列106。因此，在高压下，器件100的行为近似于图1B的超结MOS器件50。
然而，本申请人进行的研究表明，与超结MOS器件50相比，器件100的电压强度退化，击穿电压BVDSS降低了几乎50％。该实施例可用于非高击穿电压的应用。
在期望具有更高击穿电压BVDSS的应用中，可以使用图9的结构。
图9示出了本发明的超结功率MOS器件的另一实施例，以下也称为器件200。图9的器件200具有与图8的器件100相似的一般结构，并且类似的元件通过参考标号增加100来表示，并且不再进一步描述。
器件200具有多个中间区域230，每个第一列206对应一个中间区域230，布置在相应的第二列206和相应的本体区域208之间与它们相隔一定距离。例如，每个中间区域230可大致布置为与相应的第一列206和相应的本体区域208相距相同的距离，即，与二者的距离均为1-2μm。中间区域230的导电类型等于第一列206(这里为P)，并且大致具有相同的掺杂水平，例如在5.5·1012和6.5·1012at/cm3之间。此外，如下所述，由于制造工艺，中间区域230可具有比第一列206更小的宽度。
由于第一列106、206和相应的本体区域108、208之间的分离，图8的器件100和图9的器件200具有比图1B所示类型的超结MOS设备50更好的输出电容Cds。
这可以从图10的曲线图中看出，图10表示作为器件100(曲线C)和器件200(曲线D)的漏极-源极电压Vds的函数的输出电容Cds的示图。在该图中，还绘制了图6的曲线A以供比较。
可以注意到，对于平面功率MOS器件1，类似于图6的曲线B，曲线C和D具有更均匀的示图，使得它们可用于RF应用，例如用于实施图4的开关器件71。
在器件200中，由于中间区域230，在击穿电压BVDSS方面获得更高的表现。
这从图11可以看出，图11表示由本申请人对与图9的器件200类似的器件(曲线F)和与图8的器件100类似的器件(曲线E)所做的测试结构的击穿特性Ids/Vds。可以注意到，所有其他参数均相同，器件200的击穿电压BVDSS为854V，略低于类似的已知超结MOS器件(900V-1000V)并且远高于击穿电压BVDSS为443V的对应设备100。
此外，图8的器件100和图9的器件200都具有与图1B的超结MOS器件50相当的导通电阻RDSon，这是因为通过第二列107、207的电流路径不受影响。
从申请人制作的测试结构中进一步发现，对于电源电压VDC＝80V，本发明的MOS器件具有图12所示的漏极-源极电压Vds图。可以注意到，所获得的波形与图4所示类型的E类放大器的典型行为完全兼容，在对应于周期T≈75ns的基频f0＝13.56MHz下谐振。
图8和图9的器件100和200使用超结器件的制造中已知的初始步骤来制造，特别是关于外延层103、203、第一和第二列106、206、107、207。制造工艺的不同仅在于：如下文更详细描述的，不执行第一列106的最后注入步骤(对于图8的器件100)或者执行程度较低(对于图9的器件200)。
图13-图18是图8的器件100的连续制造步骤期间的半导体晶圆的截面图。
图13示出了包括衬底301(例如，N型硅)的半导体材料的晶圆300，衬底301具有高掺杂水平(例如，获得0.03和0.07Ω·cm之间的电阻率)。衬底301可对应于图8的衬底102。以已知方式，在衬底300上生长初始外延子层302(也为N型)，其厚度例如为30μm，具有比衬底更低的掺杂水平(例如，获得6和16Ω·cm之间的电阻率)。
在图14中，在初始外延子层302上生长第一漂移子层303.1(也是N型)，其厚度例如为4μm且电阻率为2.5Ω·cm，并且执行掺杂离子物质的第一掩模注入以生成相反的导电类型(这里为P)。具体地，图14中由箭头307.1所示的注入能够通过第一掩模304.1(例如，光刻胶掩模，具有第一直径D1的第一开口305.1，例如直径为4.5μm)选择性地引入掺杂离子(例如，硼离子)。由此，以已知方式，第一列部分306.1形成在第一漂移子层303.1中，彼此相距一定距离。
接下来，在图15中，以已知方式执行第三外延生长和第二掩模注入。因此，在第一漂移子层303.1上生长第二漂移子层303.2上。第二掩模304.2(例如，光刻胶掩模)沉积在第二漂移子层303.2上并具有第二开口305.2，其尺寸与第一开口305.1相同且与其对齐(由此与第一列部分306.1对齐)。以已知方式，第二漂移子层303.2可具有例如8μm的厚度以及稍高于第一漂移子层303.1的电阻率，二者具有相同的导电类型。使用相同的掺杂离子物(例如，硼)执行第二注入，并使得形成垂直堆叠在第一列部分306.1上的第二列部分306.2。
如图16所示，以相同的方式重复多次外延生长和掩模注入步骤，直到多个列部分306.1、306.2、…、306.n(例如，n＝5)在垂直方向上相互对齐，总高度大体对应于第一列106的期望高度，其中注入由箭头307.5表示，并使用具有第一直径D1的开口305.5的掩模304.5。
然后，如图17所示，生长又一外延子层310。在该步骤中，不进行注入。又一外延子层310与漂移子层301.2、…、301.5具有相同的高度和相同的参数(厚度、注入能量和浓度)。应注意，在制造步骤结束时，考虑到扩散现象，以本领域技术人员已知的方式，又一外延子层310的最终厚度将略小于生长值(8μm)。应该注意，在传统的超结器件的制造工艺中，在该步骤中形成最后的列部分(这里不存在)。
在图18中，在又一外延子层310上生长用于接收本体区域的本体外延子层311。本体外延子层311具有与又一外延子层310相同的高度并使用相同的参数生长，并且与又一外延子层310、与漂移子层301.1、301.2、…、301.5和与初始外延子层302一起形成对应于图8的外延层103的外延层315。此外，漂移子层301.1、301.2、…、301.5和又一外延子层310形成对应于漂移区域105的漂移区域，并且初始外延子层302对应于图8的漏极区域104。
然后遵循传统的制造步骤，包括边缘结构的注入和扩散(未示出)。具体地，如图19所示，边缘结构的形成确定列部分306.1、306.2、…、306的掺杂离子物的扩散和多个第一列320(对应于图8的第一列106)的形成，通过外延层315连续延伸。
具体地，由于又一外延子层310的存在和厚度，本体区域108形成在本体外延子层311中而没有到达第一列106。
接下来，以未示出的方式，执行已知离子注入、沉积和图案化以形成本体、源极和绝缘栅极区域、以及钝化层和金属化层(例如，参见以申请人名义提交的美国专利第9,899,508号，其以引用方式并入本文)以获得图8的结构。
使用与上文讨论类似的步骤制造图9的器件200，除了图17的步骤。具体地，器件200的制造工艺包括与参考图13-图16描述步骤相同的初始步骤。
为了获得图9的器件200，在图16的步骤之后，如图20所示，在第n个外延子层303.n(这里为具有列部分306.5的漂移子层303.5)上生长又一外延子层310。对于图17的步骤，可使用与第n外延子层303.n相同的参数来生长又一外延子层310。此外，根据图20，如箭头307.f所示，执行最后的注入。最后的注入307.f以与注入307.1-307.5相同的掺杂离子物来执行，但是使用具有直径D2<D1(例如，包括在D2的25％和35％之间)的开口305.f的掩模304.f。用于最后注入307.f的掺杂原子的能量和浓度可与注入307.1-307.5相同或不同，并且可基于器件9的期望最终参数(具体地，击穿电压BVDSS)通过设计阶段中的简单测试来设置。由此形成注入区域325，它们垂直布置在第一列部分306.1的顶部上但尺寸小于后者。
然后，如图21所示，在又一外延子层310上生长用于容纳参照图18描述的本体区域215的本体外延子层311。本体外延子层311具有与又一外延子层310相同的高度、使用相同的参数生长，并与又一外延子层310、漂移子层301.1、301.2、…、301.5和初始外延子层302一起形成与图9的外延层203相对应的外延层315。此外，漂移子层301.1、301.2、…、301.5和又一外延子层310形成对应于漂移区域205的漂移区域，并且初始外延子层302对应于图9的漏极区域204。
然后遵循传统的制造步骤，包括注入和扩散边缘结构(未示出)。具体地，如图22所示，形成边缘结构确定列部分306.1、306.2、…、306的掺杂离子物的扩散和多个第一列320(对应于图9的第一列206)的形成，通过外延层315连续延伸。此外，在边缘结构的形成期间，注入区域325的掺杂离子物也扩散并形成与图9的中间区域230类似的中间区域330，这种扩散在任何情况下都不会导致中间区域330与第一列320连接。
接下来，以未示出的方式，执行离子注入、沉积和图案化的已知步骤，用于形成本体、源极、绝缘栅极区域以及钝化层和金属化层(例如，参见申请人的美国专利第9,899,508号的图1所示的结构)，以获得图9的结构。
由此，所述功率MOS器件在高频行为方面具有更好的性能，由此可用于RF应用，代价仅为击穿电压BVDSS的降低。具体地，根据设想的应用，可以使用图8或图9的实施例。
可以在不对制造工艺产生实质性影响的情况下改善高频行为，因为与已知器件相比，需要消除或仅对单个注入掩模进行尺寸修改，由此具有相同的成本或甚至降低成本，而无需在相同裸片中的其他可能部件的制造工艺中要求任何改动。
最后，明显地，可以对本文所述和所示的器件和制造工艺进行修改和变化而不背离本公开的范围。
例如，在参考图13-图19描述的图8的器件100的制造工艺中，图17和图18所示的外延生长可替换为适当厚度的单个外延生长。
此外，可以使用不同的技术和/或使用不同的参数(不同的注入能量和不同掺杂的选择)来形成中间区域230。
上述各种实施例可组合以提供进一步的实施例。可根据上面的详细描述对实施例进行这些和其他更改。一般而言，在下列权利要求中，所使用的术语不应解释为将权利要求限于说明书和权利要求书中公开的具体实施例，而是应解释为包括所有可能的实施例以及这些权利要求所要求的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种半导体MOS器件，包括：
漏极区域，具有第一导电类型；
多个第一列，位于所述漏极区域上，所述第一列具有第二导电类型；
多个第二列，位于所述漏极区域上，所述第二列具有所述第一导电类型，所述第二列中的每一列均布置在第一列的彼此相邻的配对的列之间；
多个绝缘栅极区域，分别布置在所述第二列的顶部上；以及
多个本体区域，具有所述第二导电类型，分别在所述第一列上方延伸且与所述第一列相距一距离。
2.根据权利要求1所述的器件，还包括：具有所述第一导电类型的配对的源极区域，每对源极区域均在所述本体区域中的相应一个本体区域内延伸，并且每对的所述源极区域均位于所述绝缘栅极区域中的相应一个绝缘栅极区域的相对侧上。
3.根据权利要求1所述的器件，还包括：具有所述第一导电类型且在所述第一列和所述本体区域之间延伸的中断层。
4.根据权利要求3所述的器件，其中所述漏极区域、所述第二列和所述中断层通过外延层形成。
5.根据权利要求4所述的器件，其中所述中断层具有包含在4.5μm和7.5μm之间的厚度。
6.根据权利要求1所述的器件，还包括具有所述第二导电类型的多个中间区域，所述中间区域分别布置在相应的所述第一列和相应的所述本体区域之间并与相应的所述第一列和相应的所述本体区域相距一距离。
7.根据权利要求6所述的器件，其中每个中间区域均布置为与相应的所述第一列和相应的所述本体区域相距相同的距离。
8.根据权利要求6所述的器件，其中每个中间区域均布置为与相应的所述第一列和相应的所述本体区域相距包含在1μm和2μm之间的距离。
9.根据权利要求6所述的器件，其中所述中间区域和所述第一列的顶部具有相同的导电水平。
10.根据权利要求6所述的器件，其中所述中间区域具有小于所述第一列的宽度。
11.一种用于制造功率MOS器件的方法，包括：
形成具有第一导电类型的漏极区域；
在所述漏极区域上形成多个第一列和多个第二列，所述第一列具有第二导电类型且所述第二列具有所述第一导电类型，所述第一列和所述第二列彼此交替；
在所述第一列和所述第二列上形成具有所述第一导电类型的中断层；
在所述中断层上形成具有所述第二导电类型的多个本体区域，所述本体区域分别在所述第一列上延伸且与所述第一列相隔一距离；以及
在所述本体区域上形成多个绝缘栅极区域，所述绝缘栅极区域分别布置在所述第二列的顶部上。
12.根据权利要求11所述的方法，其中形成所述多个第一列和所述多个第二列包括生长多个外延子层，每个外延子层均具有所述第一导电类型，并且通过在相应的外延子层中引入所述第二导电类型的列掺杂离子物来形成连续的列部分的集合，其中每个外延子层中的所述列部分与其他外延子层中的相应列部分对齐。
13.根据权利要求12所述的方法，其中形成所述中断层包括：在最顶部的外延子层上外延地生长所述中断层。
14.根据权利要求12所述的方法，包括：在外延生长所述中断层之后，在所述中断层内形成具有所述第二导电类型的多个中间区域，每个中间区域均在相应的一个所述第一列与相应的一个所述本体区域之间延伸。
15.根据权利要求14所述的方法，其中所述中间区域具有比所述第一列小的宽度。
16.根据权利要求14所述的方法，其中引入所述列掺杂离子物包括使用列掩模，所述列掩模具有第一直径的第一开口，并且其中形成所述多个中间区域包括使用中间掩模引入中间掺杂离子物，所述中间掩模具有第二直径的第二开口，所述第二直径小于所述第一直径。
17.一种E类功率放大器，包括：
负载网络，包括彼此并联的电容和输出电路，所述输出电路包括LC滤波器；以及
半导体MOS器件，与所述电容并联，并且包括：
多个绝缘栅电极，位于半导体本体上且彼此横向隔开；
漏极区域，具有第一导电类型；
多个第一列，位于所述漏极区域上，所述第一列具有第二导电类型；
多个第二列，位于所述漏极区域上，所述第二列具有所述第一导电类型，所述第二列中的每一列均布置在第一列的彼此相邻的配对的列之间；
多个绝缘栅极区域，分别布置在所述第二列的顶部上；以及
多个本体区域，具有所述第二导电类型，分别在所述第一列上方延伸且与所述第一列相距一距离。
18.根据权利要求17所述的功率放大器，其中所述半导体MOS器件包括具有所述第一导电类型且在所述第一列与所述本体区域之间延伸的中断层。
19.根据权利要求17所述的功率放大器，其中所述半导体MOS器件包括具有所述第二导电类型的多个中间区域，所述中间区域分别布置在相应的所述第一列和相应的所述本体区域之间并与相应的所述第一列和相应的所述本体区域相距一距离。
20.根据权利要求19所述的功率放大器，其中所述中间区域具有小于所述第一列的宽度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019069416A1 (ja) * 2017-10-05 2019-04-11 三菱電機株式会社 半導体装置
IT201800006323A1 (it) * 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187200A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
CN106887451A (zh) * 2015-12-15 2017-06-23 深圳尚阳通科技有限公司 超结器件及其制造方法
CN210123733U (zh) * 2018-06-14 2020-03-03 意法半导体股份有限公司 半导体mos器件和功率放大器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3919656A (en) 1973-04-23 1975-11-11 Nathan O Sokal High-efficiency tuned switching power amplifier
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP1009036B1 (en) 1998-12-09 2007-09-19 STMicroelectronics S.r.l. High-voltage MOS-gated power device, and related manufacturing process
EP1011146B1 (en) 1998-12-09 2006-03-08 STMicroelectronics S.r.l. Method of manufacturing an integrated edge structure for high voltage semiconductor devices
JP3636345B2 (ja) 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
EP1160873A1 (en) 2000-05-19 2001-12-05 STMicroelectronics S.r.l. MOS technology power device
JP5423882B2 (ja) 2009-07-15 2014-02-19 富士電機株式会社 超接合半導体装置
JP5515922B2 (ja) 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
CN103026461B (zh) 2010-07-26 2016-10-26 意法半导体股份有限公司 用于填充半导体材料本体中深沟槽的工艺以及根据相同工艺所得的半导体器件
US8975136B2 (en) 2013-02-18 2015-03-10 Infineon Technologies Austria Ag Manufacturing a super junction semiconductor device
CN203659877U (zh) 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括所述超结器件的半导体结构
JP2015195345A (ja) * 2014-03-20 2015-11-05 株式会社デンソー 半導体装置
JP2016067135A (ja) * 2014-09-25 2016-04-28 東芝テック株式会社 非接触給電装置
US9136381B1 (en) 2014-11-18 2015-09-15 Texas Instruments Incorporated Super junction MOSFET with integrated channel diode
JP6510280B2 (ja) 2015-03-11 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102015118322B4 (de) * 2015-10-27 2024-04-04 Infineon Technologies Ag Bipolartransistor mit Superjunction-Struktur
JP2017183419A (ja) * 2016-03-29 2017-10-05 ローム株式会社 半導体装置
EP3306672A1 (en) * 2016-10-07 2018-04-11 ABB Schweiz AG Semiconductor device
US9899508B1 (en) 2016-10-10 2018-02-20 Stmicroelectronics S.R.L. Super junction semiconductor device for RF applications, linear region operation and related manufacturing process
CN106711189A (zh) * 2017-01-12 2017-05-24 中国科学院微电子研究所 一种超结器件
US10580868B2 (en) * 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187200A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
CN106887451A (zh) * 2015-12-15 2017-06-23 深圳尚阳通科技有限公司 超结器件及其制造方法
CN210123733U (zh) * 2018-06-14 2020-03-03 意法半导体股份有限公司 半导体mos器件和功率放大器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张波 等: "《功率半导体器件电场优化技术》", 30 April 2016 *

Also Published As

Publication number Publication date
US11024707B2 (en) 2021-06-01
CN210123733U (zh) 2020-03-03
US20190386097A1 (en) 2019-12-19
US20210273045A1 (en) 2021-09-02
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