CN103035681A - Rf ldmos器件及制造方法 - Google Patents

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Abstract

本发明公开了一种RF LDMOS器件，在P外延的右部形成有一N型漏端轻掺杂区，N型漏端轻掺杂区左侧的P外延上方形成有栅氧、多晶硅栅；法拉第盾为单层金属层，该单层金属层包括多晶硅部、漂移部、竖直部，竖直部在多晶硅栅右侧，竖直部上端同多晶硅部右端连通，竖直部下端同漂移部左端连通，多晶硅部的左端在多晶硅栅上方，漂移部在N型漏端轻掺杂漂移区上方，该单层金属层同多晶硅栅、N型漏端轻掺杂漂移区之间为介质层，漂移部呈从左端到右端逐级升高的阶梯状。本发明还公开了该RF LDMOS器件的制造方法。本发明能使RF LDMOS器件具有较高击穿电压并且制造工艺简单。

Description

RF LDMOS器件及制造方法
技术领域
本发明涉及半导体技术，特别涉及一种RF LDMOS器件及其制造方法。 
背景技术
RF LDMOS（射频横向扩散金属氧化物半导体）器件是半导体集成电路技术与微波电子技术融合而成的新一代集成化的固体微波功率半导体产品，具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率器件，被广泛用于GSM，PCS，W-CDMA基站的功率放大器，以及无线广播与核磁共振等方面。 
在RF LDMOS的设计过程中，要求小的导通电阻和大的击穿电压，同时由于其栅漏电容决定了截止频率的大小，因而栅漏电容也应越小越好。较高的击穿电压有助于保证器件在实际工作时的稳定性，如工作电压为50V的RF LDMOS器件，其击穿电压需要达到110V以上，而导通电阻Rdson则会直接影响到器件的输出功率与增益等特性。 
常见的RF LDMOS器件的结构如图1所示。在P衬底1上形成有P外延10，在P外延10的左部形成有一P阱11，右部形成有一N型漏端轻掺杂漂移区12，所述P阱11与所述N型漏端轻掺杂漂移区12不接触； 
所述P阱11上部形成有一N型源端重掺杂区24； 
所述N型漏端轻掺杂漂移区12右端形成有一N型漏端重掺杂区21； 
N型重掺杂区21,24的N型杂质浓度比N型漏端轻掺杂漂移区12的N型杂质浓度高； 
所述P阱11左侧接一P型多晶硅或金属接触柱13； 
所述接触柱13连通至P衬底1； 
所述N型源端重掺杂区24左侧的P阱11上部形成有一与所述P型多晶硅或金属接触柱13连通的P型重掺杂区22，P型重掺杂区22的P型杂质浓度比P阱11的P型杂质浓度高； 
所述N型源端重掺杂区24右侧的P阱11上方，及所述P阱11与所述N型漏端轻掺杂漂移区12之间的P外延10上方，形成有栅氧14； 
所述栅氧14上方形成有多晶硅栅15； 
所述多晶硅栅15上方，及所述N型漏端轻掺杂漂移区12左部上方，形成有介质层 16； 
所述介质层16右部上方形成有法拉第盾(Faraday shield)17。 
常见的RF LDMOS器件的结构，其在漏端有轻掺杂漂移区（LDD）12，从而使其具有较大的击穿电压（BV），同时由于其漏端轻掺杂漂移区12掺杂浓度较淡，使其具有较大的导通电阻（Rdson）。法拉第盾17的作用是降低反馈的栅漏电容（Cgd），同时由于其在应用中处于零电位，可以起到场板的作用，通过改变其长度或者其下方介质层厚度，在某种程度上可以降低表面电场，从而增大器件的击穿电压，并且能够起到抑制热载流子注入的作用。 
如图1所示，一种常见的法拉第盾17为单层金属层，该单层金属层为 
Figure BDA00002002123000021
状，包括多晶硅部171、漂移部172、竖直部173，竖直部173连通多晶硅部171和漂移部172，多晶硅部171位于竖直部173左上，漂移部172位于竖直部173右下，竖直部173在多晶硅栅15左侧，多晶硅部171的左部在多晶硅栅15上方，漂移部172在漏端轻掺杂漂移区12上方，该单层金属层同多晶硅栅15、漏端轻掺杂漂移区12之间为介质层16，漂移部172为平板状。该种法拉第盾为单层金属层17的RF LDMOS击穿电压很难达到非常大的击穿电压。 
RF LDMOS在高电压应用中（工作电压为50V），为了使其具有较大的安全工作区，目前业界通常采用具有两层或多层金属层的法拉第盾的结构，如图2、图3所示，第一层金属层与图1所示单层金属层相同，其他各金属层依序位于第一层金属层的右上方，各层金属层之间有介质层16隔离。该种法拉第盾为两层或多层金属层的RF LDMOS，具有大的击穿电压，一般为120V左右。但是法拉第盾为两层或多层金属层的RF LDMOS在制作工艺过程中，需要进行两层（或多层）金属层的制作，需要至少两次介质层和金属层的淀积过程，以及至少两次的金属刻蚀过程，制造工艺复杂。 
发明内容
本发明要解决的技术问题是使RF LDMOS器件既具有较高击穿电压，并且制造工艺简单。 
为解决上述技术问题，本发明提供了一种RF LDMOS器件，其结构是，在P外延的右部形成有一N型漏端轻掺杂区，在P外延左部形成一P阱，在N型漏端轻掺杂漂移区左侧到所述P阱右部上方形成有栅氧，所述栅氧上方形成有多晶硅栅，所述多晶硅栅上方、侧面及所述N型漏端轻掺杂漂移区左部上方形成有介质层，所述介质层右部上方形 成有法拉第盾； 
所述法拉第盾为单层金属层，该单层金属层包括多晶硅部、漂移部、竖直部，竖直部在多晶硅栅右侧，竖直部上端同多晶硅部右端连通，竖直部下端同漂移部左端连通，多晶硅部的左端在多晶硅栅上方，漂移部在N型漏端轻掺杂漂移区上方，该单层金属层同多晶硅栅、N型漏端轻掺杂漂移区之间为介质层，漂移部呈从左端到右端逐级升高的阶梯状。 
为解决上述技术问题，本发明还提供了一种RF LDMOS器件的制造方法，其包括以下步骤： 
一.在P外延右部形成一N型漏端轻掺杂漂移区，在P外延左部形成一P阱，在N型漏端轻掺杂漂移区左侧到所述P阱右部上方形成栅氧，在栅氧上方形成多晶硅栅； 
二.在硅片上淀积一层介质层； 
三.通过光阻在N型漏端轻掺杂漂移区左部上的介质层上定义出漂移部的二级以上台阶； 
四.刻蚀介质层，在N型漏端轻掺杂漂移区左部形成介质层厚度从左到右依次增高的二级以上台阶； 
五.去除硅片上的光阻，在硅片上淀积一金属层； 
六.光刻刻蚀金属层，只保留多晶硅栅右部到整个漂移部的介质层上方的金属层，形成法拉第盾； 
七.进行后续工艺，形成RF LDMOS。 
本发明的RF LDMOS器件，由于其具有阶梯状的单层金属层的法拉第盾，所以与具有相应多层金属层的法拉第盾的RF LDMOS器件性能类似，都能够在保持原有的导通电阻和栅漏电容的同时具有非常大的击穿电压。而多层金属层的法拉第盾制作方法比较繁琐，阶梯状的单层金属层的法拉第盾制作方法比较简单，至少能减少一次介质层和金属层的淀积过程、一步金属刻蚀过程，所以本发明的RF LDMOS器件不仅能保证高击穿电压、高可靠性，并且制造工艺简单。 
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 
图1是一种法拉第盾为普通单层金属层的RF LDMOS器件的结构示意图； 
图2是一种法拉第盾为两层金属层的RF LDMOS器件的结构示意图； 
图3是一种法拉第盾为三层金属层的RF LDMOS器件的结构示意图； 
图4是本发明的RF LDMOS器件漂移部为两级台阶的一实施例示意图； 
图5是本发明的RF LDMOS器件漂移部为三级台阶的一实施例示意图； 
图6是本发明的RF LDMOS器件的制造方法实施例三示意图； 
图7是本发明的RF LDMOS器件的制造方法实施例四示意图； 
图8是普通的单层金属层的法拉第盾、两层金属层的法拉第盾，以及二级台阶金属层的法拉第盾的电场强度曲线图； 
图9是三层金属层的法拉第盾，以及三级台阶金属层的法拉第盾的电场强度曲线图。 
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。 
实施例一 
RF LDMOS器件，其结构是，在P外延10的右部形成有一N型漏端轻掺杂区12，在P外延10左部形成一P阱11，在N型漏端轻掺杂漂移区12左侧到所述P阱11右部上方形成有栅氧14，所述栅氧14上方形成有多晶硅栅15，所述多晶硅栅15上方、侧面及所述N型漏端轻掺杂漂移区12左部上方形成有介质层（如氧化硅）16，所述介质层16右部上方形成有法拉第盾(Faraday shield)17； 
所述法拉第盾17为单层金属层，该单层金属层包括多晶硅部171、漂移部172、竖直部173，竖直部173在多晶硅栅15右侧，竖直部173上端同多晶硅部171右端连通，竖直部173下端同漂移部172左端连通，多晶硅部171的左端在多晶硅栅15上方，漂移部172在N型漏端轻掺杂漂移区12上方，该单层金属层同多晶硅栅15、N型漏端轻掺杂漂移区12之间为介质层16，漂移部172呈从左端到右端逐级升高的阶梯状； 
漂移部172为多级台阶，图4中漂移部172呈从左端到右端逐级升高的两级台阶的阶梯状；图5中漂移部172呈从左端到右端逐级升高的三级台阶的阶梯状； 
较佳的，漂移部172左端首级台阶同N型漏端轻掺杂漂移区12之间的介质层厚度 T0为10nm～800nm,相邻台阶同N型漏端轻掺杂漂移区12之间的介质层厚度相差10nm～100nm，每级台阶的长度（图5中首级台阶的长度L1，第二级台阶的长度L2，第三级台阶的长度L3）为0.01～3um，漂移部172左端到多晶硅栅15边缘的距离S2为0.001～0.3um，多晶硅部171位于多晶硅栅15正上方部分的长度S1为0～1um。 
实施例二 
基于实施例一，RF LDMOS器件的结构如图4、图5所示，其结构是， 
所述P阱11的上部形成有一N型源端重掺杂区24； 
所述N型漏端轻掺杂漂移区12的右部形成有一N型漏端重掺杂区21； 
所述N型漏端重掺杂区21、N型源端重掺杂区24的N型杂质浓度，大于N型漏端轻掺杂漂移区12的N型杂质浓度； 
所述N型源端重掺杂区24右侧的P阱11上方，及所述P阱11与所述N型漏端轻掺杂漂移区12之间的P外延10上方，形成有栅氧14； 
所述栅氧14上方形成有多晶硅栅15； 
实施例三 
实施例一的RF LDMOS器件的制造方法包括以下步骤： 
一.在P外延10右部形成一N型漏端轻掺杂漂移区12，在P外延10左部形成一P阱11，在N型漏端轻掺杂漂移区12左侧到所述P阱11右部上方形成栅氧14，在栅氧14上方形成多晶硅栅15，如图6所示； 
二.在硅片上淀积一层介质层（如氧化硅），较佳的，介质层厚度为10nm～1000nm； 
三.通过光阻在N型漏端轻掺杂漂移区12左部上的介质层16上定义出漂移部172的二级以上台阶； 
较佳的，漂移部172左端到多晶硅栅15边缘的距离S2为0.001～0.3um； 
四.刻蚀介质层16，在漏端轻掺杂漂移区12左部形成介质层16厚度从左到右依次增高的二级以上台阶； 
图4中所示为二级台阶，图5中所示为三级台阶； 
较佳的，漂移部172左端首级台阶同N型漏端轻掺杂漂移区12之间的介质层厚度T0为10nm～800nm,相邻台阶到同N型漏端轻掺杂漂移区12之间的介质层厚度相差10nm～100nm，每级台阶的长度（图5中，首级台阶的长度L1，第二级台阶的长度L2，第三级台阶的长度L3）为0.01～3um； 
五.去除硅片上的光阻，在硅片上淀积一金属层，较佳的，金属层厚度为0.01～3um； 
六.光刻刻蚀金属层，只保留多晶硅栅15右部到整个漂移部172的介质层上方的金属层，形成法拉第盾17；较佳的，多晶硅栅15右部正上方的金属层的长度S1为0～1um。 
七.进行后续工艺，形成RF LDMOS。 
实施例四 
基于实施例三，RF LDMOS器件的制造方法的步骤一中包括以下步骤： 
（1）在P衬底上生长P外延10； 
（2）在P外延10中通过P离子注入及高温推阱（离子活化）形成P阱11； 
（3）在P外延10上生长栅氧14； 
（4）在栅氧14上淀积多晶硅15； 
（5）通过光阻定义多晶硅栅的位置和面积，多晶硅栅的左端在所述P阱11的右部上方，将多晶硅栅区域之外的栅氧14及多晶硅15刻蚀去除； 
（6）保留多晶硅栅区域顶部的光阻，进行N型轻掺杂离子注入，在多晶硅栅右侧的P外延10上部形成一N型漏端轻掺杂漂移区12，在多晶硅栅左侧的P阱11上部形成一N型源端轻掺杂区，如图7所示； 
（7）通过光刻定义出一N型源端重掺杂区24的位置及面积、一N型漏端重掺杂区21的位置及面积，进行N离子注入，形成该N型源端重掺杂区24及该N型漏端重掺杂区21；该N型源端重掺杂区24位于所述N型源端轻掺杂区18的右部，该N型漏端重掺杂区21位于所述N型漏端轻掺杂漂移区12的右部。 
RF LDMOS器件在击穿电压测试过程中，法拉第盾金属层、源极和栅极同时接地，扫描漏极电压。这时金属层相当于一个场极板，使得金属层漂移部边缘底下的表面电场强度变大，从而降低了栅极边缘的电场强度。普通的单层金属层的法拉第盾、两层金属层的法拉第盾，以及二级台阶金属层的法拉第盾的电场强度曲线如图8所示，横坐标8.0微米处为多晶硅栅右边缘，横坐标13.0微米处为N型漏端重掺杂区左边缘，纵坐标为N型漏端轻掺杂漂移区上表面的电场强度，其电场强度曲线的面积即为器件击穿电压的大小，这个曲线图包含了几个电场强度大的峰，其中左边数第一个是多晶硅栅边缘底下，最右边的是漏端重掺杂所致，而中间的峰即为法拉第盾金属层所致。普通单金属层只提起一个峰，电场强度曲线的面积较小，所以击穿电压较低，并且左边数第一个峰较高，即多晶硅栅边缘底下电场强度较高，可靠性较低；而两层金属层，以及二级台阶金属层，均有两个峰，电场强度曲线的面积较大，所以有较高的击穿电压，并且左边数第一个峰 较低，即多晶硅栅边缘底下电场强度较低，可靠性高。 
三层金属层的法拉第盾，以及三级台阶金属层的法拉第盾的电场强度曲线如图9，横坐标8.0微米处为多晶硅栅右边缘，横坐标13.0微米处为N型漏端重掺杂区左边缘，纵坐标为N型漏端轻掺杂漂移区上表面的电场强度，其多晶硅栅边缘底下电场强度更低，其相应的在漂移区的电场强度有三个较强的电场强度区域，其击穿电压也更高。 
本发明的RF LDMOS器件，由于其具有阶梯状的单层金属层的法拉第盾，所以与具有相应多层金属层的法拉第盾的RF LDMOS器件性能类似，都能够在保持原有的导通电阻和栅漏电容的同时具有非常大的击穿电压。而多层金属层的法拉第盾制作方法比较繁琐，阶梯状的单层金属层的法拉第盾制作方法比较简单，至少能减少一次介质层和金属层的淀积过程、一步金属刻蚀过程，所以本发明的RF LDMOS器件不仅能保证高击穿电压、高可靠性，并且制造工艺简单。 
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。 

Claims (8)

1.一种RF LDMOS器件，其特征在于，在P外延的右部形成有一N型漏端轻掺杂区，在P外延左部形成一P阱，在N型漏端轻掺杂漂移区左侧到所述P阱右部上方形成有栅氧，所述栅氧上方形成有多晶硅栅，所述多晶硅栅上方、侧面及所述N型漏端轻掺杂漂移区左部上方形成有介质层，所述介质层右部上方形成有法拉第盾；其特征在于，
所述法拉第盾为单层金属层，该单层金属层包括多晶硅部、漂移部、竖直部，竖直部在多晶硅栅右侧，竖直部上端同多晶硅部右端连通，竖直部下端同漂移部左端连通，多晶硅部的左端在多晶硅栅上方，漂移部在N型漏端轻掺杂漂移区上方，该单层金属层同多晶硅栅、N型漏端轻掺杂漂移区之间为介质层，漂移部呈从左端到右端逐级升高的阶梯状。
2.根据权利要求1所述的RF LDMOS器件，其特征在于，
漂移部呈从左端到右端逐级升高的两级台阶的阶梯状。
3.根据权利要求1所述的RF LDMOS器件，其特征在于，
漂移部呈从左端到右端逐级升高的三级台阶的阶梯状。
4.根据权利要求1所述的RF LDMOS器件，其特征在于，
漂移部左端首级台阶同N型漏端轻掺杂漂移区之间的介质层厚度为10nm～800nm,相邻台阶同N型漏端轻掺杂漂移区之间的介质层厚度相差10nm～100nm，每级台阶的长度为0.01～3um，漂移部左端到多晶硅栅边缘的距离为0.001～0.3um，多晶硅部位于多晶硅栅正上方部分的长度为0～1um。
5.根据权利要求1所述的RF LDMOS器件，其特征在于，
所述P阱的上部形成有一N型源端重掺杂区；
所述N型漏端轻掺杂漂移区的右部形成有一N型漏端重掺杂区；
所述N型漏端重掺杂区、N型源端重掺杂区的N型杂质浓度，大于N型漏端轻掺杂漂移区的N型杂质浓度；
所述N型源端重掺杂区右侧的P阱上方，及所述P阱与所述N型漏端轻掺杂漂移区之间的P外延上方，形成有所述栅氧。
6.一种权利要求1所述的RF LDMOS器件的制造方法，其特征在于，包括以下步骤：
一.在P外延右部形成一N型漏端轻掺杂漂移区，在P外延左部形成一P阱，在N型漏端轻掺杂漂移区左侧到所述P阱右部上方形成栅氧，在栅氧上方形成多晶硅栅；
二.在硅片上淀积一层介质层；
三.通过光阻在N型漏端轻掺杂漂移区左部上的介质层上定义出漂移部的二级以上台阶；
四.刻蚀介质层，在N型漏端轻掺杂漂移区左部形成介质层厚度从左到右依次增高的二级以上台阶；
五.去除硅片上的光阻，在硅片上淀积一金属层；
六.光刻刻蚀金属层，只保留多晶硅栅右部到整个漂移部的介质层上方的金属层，形成法拉第盾；
七.进行后续工艺，形成RF LDMOS。
7.根据权利要求6所述的RF LDMOS器件的制造方法，其特征在于，
漂移部左端到多晶硅栅边缘的距离为0.001～0.3um；
漂移部左端首级台阶同N型漏端轻掺杂漂移区之间的介质层厚度为10nm～800nm,相邻台阶同N型漏端轻掺杂漂移区之间的介质层厚度相差10nm～100nm，每级台阶的长度为0.01～3um；
金属层厚度为0.01～3um；
多晶硅栅右部正上方的金属层的长度为0～1um。
8.根据权利要求6所述的RF LDMOS器件的制造方法，其特征在于，
步骤一中包括以下步骤：
（1）在P衬底上生长P外延；
（2）在P外延左部通过P离子注入及高温推阱形成一P阱；
（3）在P外延上生长栅氧；
（4）在栅氧上淀积多晶硅；
（5）通过光阻定义多晶硅栅的位置和面积，多晶硅栅的左端在所述P阱的右部上方，将多晶硅栅区域之外的栅氧及多晶硅刻蚀去除；
（6）保留多晶硅栅区域顶部的光阻，进行N型轻掺杂离子注入，在多晶硅栅右侧的P外延上部形成一N型漏端轻掺杂漂移区，在多晶硅栅左侧的P阱上部形成一N型源端轻掺杂区；
（7）通过光刻定义出一N型源端重掺杂区的位置及面积、一N型漏端重掺杂区的位置及面积，进行N离子注入，形成该N型源端重掺杂区及该N型漏端重掺杂区；该N型源端重掺杂区位于所述N型源端轻掺杂区的右部，该N型漏端重掺杂区位于所述N型漏端轻掺杂漂移区的右部。
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