CN110544691B - 半导体结构以及用于半导体处理的方法 - Google Patents

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Abstract

本公开涉及半导体结构以及用于半导体处理的方法。描述了涉及形成例如用于鳍式场效应晶体管(FinFET)的栅极结构的示例实施例。在实施例中，一种结构包括分别在衬底上包括第一和第二FinFET的第一和第二器件区域。第一FinFET的相邻栅极结构之间的距离小于第二FinFET的相邻栅极结构之间的距离。第一FinFET中的至少一个的栅极结构在第一鳍片的顶部表面的水平面和下方分别具有第一和第二宽度。第一宽度大于第二宽度。第二FinFET中的至少一个的第二栅极结构在第二鳍片的顶部表面的水平面和下方分别具有第三和第四宽度。第一宽度和第二宽度之间的差异大于第三宽度和第四宽度之间的差异。

Description

半导体结构以及用于半导体处理的方法
技术领域
本公开总体涉及半导体结构以及用于半导体处理的方法，更具体地，涉及晶体管器件栅极结构形成。
背景技术
半导体集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演变的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常增加，而几何尺寸(例如，可使用制造工艺产生的最小组件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
伴随着器件的缩小，制造商已经开始使用新的和不同的材料和/或材料的组合来促进器件的缩小。单独地以及结合新的和不同的材料进行缩小也已经带来了前几代在较大的几何形状下可能无法呈现的挑战和/或机遇。
发明内容
根据本公开的一些实施例，一种半导体结构包括：第一器件区域，包括衬底上的第一鳍式场效应晶体管FinFET；以及第二器件区域，包括衬底上的第二FinFET，其中：第一FinFET的相邻栅极结构之间的第一距离小于第二FinFET的相邻栅极结构之间的第二距离；第一FinFET中的至少一个FinFET的第一栅极结构在第一鳍片的顶部表面的水平面处具有第一宽度，并且在第一鳍片的顶部表面下方的水平面处具有第二宽度，其中第一栅极结构布置在第一鳍片上，第一宽度大于第二宽度；第二FinFET中的至少一个FinFET的第二栅极结构在第二鳍片的顶部表面的水平面处具有第三宽度，并且在第二鳍片的顶部表面下方的水平面处具有第四宽度，其中第二栅极结构布置在第二鳍片上；以及第一宽度与第二宽度之间的差异大于第三宽度与第四宽度之间的差异。
根据本公开的一些实施例，一种半导体结构包括：衬底上的第一器件区域，第一器件区域包括：衬底上的第一鳍片；第一鳍片上的第一栅极结构，第一栅极结构在相对侧上具有第一侧壁和第二侧壁，第一宽度是在第一鳍片的顶部表面的水平面处从第一侧壁到第二侧壁，第二宽度是在第一鳍片的顶部表面的水平面下方从第一侧壁到第二侧壁，第一宽度大于第二宽度；以及第一鳍片上的第二栅极结构，第一栅极结构和第二栅极结构是相邻的栅极结构，第二栅极结构具有面向第一侧壁的第三侧壁，第一侧壁和第三侧壁中的每一个具有远离第一鳍片的相应上部，第一尺寸是从第一侧壁的上部到第三侧壁的上部；以及衬底上的第二器件区域，第二器件区域包括：衬底上的第二鳍片；第二鳍片上的第三栅极结构，第三栅极结构在相对侧上具有第四侧壁和第五侧壁，第三宽度是在第二鳍片的顶部表面的水平面处从第四侧壁到第五侧壁，第四宽度是在第二鳍片的顶部表面的水平面下方从第四侧壁到第五侧壁，第一宽度与第二宽度之间的差异大于第三宽度与第四宽度之间的差异；以及第二鳍片上的第四栅极结构，第三栅极结构和第四栅极结构是相邻的栅极结构，第四栅极结构具有面向第四侧壁的第六侧壁，第四侧壁和第六侧壁中的每一个具有远离第二鳍片的相应上部，第二尺寸是从第四侧壁的上部到第六侧壁的上部，第一尺寸小于第二尺寸。
根据本公开的一些实施例，一种用于半导体处理的方法包括：在衬底上的鳍片上沉积伪栅极层；蚀刻第一区域中的伪栅极层中的第一沟槽和第二区域中的伪栅极层中的第二沟槽，第一沟槽的宽度小于第二沟槽的宽度；沿着第一沟槽和第二沟槽的表面形成蚀刻阻挡物，沿着第二沟槽的底部区域形成的蚀刻阻挡物的厚度大于沿着第一沟槽的底部区域形成的蚀刻阻挡物的厚度；以及在第一沟槽和第二沟槽处各向同性地蚀刻蚀刻阻挡物和伪栅极层，其中在各向同性地蚀刻之后，在第一区域中形成第一伪栅极叠层，并且在第二区域中形成第二伪栅极叠层。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1、图2A-2E、图3A-3D、图4A-4D、图5A-5D、图6A-6D、图7A-7D和图8A-8E是根据一些实施例的在用于形成鳍式场效应晶体管(FinFET)的示例工艺期间的各个阶段处的相应中间结构的视图。
具体实施方式
下面的公开内容提供了用于实施所提供的主题的不同特征的许多不同实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可能在各个示例中重复了参考标号和/或字母。这种重复是为了简化和清楚的目的，并且其本身并不要求所讨论的各个实施例和/或配置之间存在关系。
此外，为了便于描述，在本文中可以使用诸如“在…之下”、“在…下面”、“下方”、“在…上面”、“上方”之类的空间相关术语来描述如附图中所示的一个元件或特征与另外(一个或多个)元件或特征的关系。空间相关术语意图包括除附图中所描绘的方向之外器件在使用或操作中的不同方向。装置可以以其它方式定向(旋转90度或处于其他方向)，并且本文中所使用的空间相关描述符同样可以被相应地解释。
通常，本公开提供涉及形成例如用于鳍式场效应晶体管(FinFET)的栅极结构的示例实施例。更具体地，本文描述的示例实施例涉及形成伪栅极结构，该伪栅极结构随后被去除并由小栅极间距区域和大栅极间距区域中的替代栅极结构替代。在形成伪栅极结构时，伪栅极层被蚀刻、处理、并且进一步被蚀刻。蚀刻伪栅极层可以引起大栅极间距区域与小栅极间距区域之间的负载效应，使得在大栅极间距区域中的伪栅极层中蚀刻的沟槽被蚀刻到比小栅极间距区域中的沟槽更大的深度。该处理形成具有不同厚度的蚀刻阻挡物(例如，归因于负载效应)。蚀刻阻挡物和伪栅极层然后被各向同性地蚀刻以获得伪栅极层的各种轮廓，以形成伪栅极结构。替代栅极结构可以具有相应的轮廓。这些轮廓可以使得在小栅极间距区域中形成的器件中的泄漏较低。可以实现其他益处。
在形成用于FinFET的栅极结构(例如，替代栅极结构)的上下文中描述本文描述的示例实施例。描述了示例方法和结构的一些变型。本领域普通技术人员将容易理解可以在其他实施例的范围内构思的其他修改。尽管可以以特定顺序描述方法实施例，但是可以以任何逻辑顺序执行各种其他方法实施例，并且可以包括比本文描述的步骤更少或更多的步骤。在一些附图中，可以省略其中示出的组件或特征的一些参考标号以避免模糊其他组件或特征，这是为了便于描绘这些附图。
图1、图2A-2E、图3A-3D至图7A-7D、以及图8A-8E示出了根据一些实施例的在用于形成FinFET的示例工艺期间的各个阶段处的相应中间结构的视图。图1是其上形成有鳍片22的半导体衬底20的透视图。半导体衬底20可以是或可以包括体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。在一些实施例中，半导体衬底20的半导体材料可以包括诸如硅(Si)或锗(Ge)之类的元素半导体；化合物半导体；合金半导体；或其组合。
鳍片22形成在半导体衬底20上，例如通过蚀刻半导体衬底20中的沟槽以形成鳍片22。可以通过任何适当的方法在半导体衬底20中图案化鳍片22。例如，可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)图案化鳍片22。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，牺牲层在衬底上被形成并使用光刻工艺被图案化。使用自对准工艺在图案化的牺牲层旁边形成隔离物。然后去除牺牲层，然后可以使用剩余的隔离物来图案化鳍片22。
形成隔离区域24，每个隔离区域位于相应的沟槽中。隔离区域24可以包括或者可以是绝缘材料，例如氧化物(诸如氧化硅)、氮化物等、或其组合，并且可以使用适当的沉积工艺来沉积绝缘材料。绝缘材料可以在沉积后凹陷以形成隔离区域24。绝缘材料凹陷使得鳍片22从相邻的隔离区域24之间突出，这从而可至少部分地将鳍片22描绘为半导体衬底20上的有源区域。本领域普通技术人员将容易理解，上述工艺仅是如何形成鳍片22的示例。在其他示例中，鳍片22可以通过其他工艺形成，并且可以包括异质外延和/或同质外延结构。
图2A至图2E示出了界面介电层30、伪栅极层32和掩模34的形成。图2E是形成在半导体衬底20上的界面介电层30、伪栅极层32和掩模34的透视图。图2E示出了沿鳍片22的纵向方向的横截面X1(例如，跨越将在鳍片22中形成的源极/漏极区域和沟道区域)。图2A和随后的具有“A”标记的附图对应于示例工艺的各个阶段处的小栅极间距区域10中的横截面X1，并且图2B和随后的具有“B”标记的附图对应于示例工艺的各个阶段处的大栅极间距区域12中的横截面X1。图2E示出了与横截面X1平行并且在相邻的鳍片22之间的横截面X2。图2C和随后的具有“C”标记的附图对应于示例工艺的各个阶段处的小栅极间距区域10中的横截面X2，并且图2D和随后的具有“D”标记的附图对应于示例工艺的各个阶段处的大栅极间距区域12中的横截面X2。图2C和2D还示出了顶部鳍片水平面22A(在鳍片22的顶部表面的水平面处)，以便于在不同横截面之间进行参考。图2E还示出了横截面Y1和Y2，它们分别跨越小栅极间距区域10和大栅极间距区域12中的不同鳍片22的源极/漏极区域(将随后形成)并且垂直于横截面X1和X2。图8E对应于在中间处理之后的横截面Y1和Y2。尽管小栅极间距区域10和大栅极间距区域12在图2E中示出为彼此相邻，但小栅极间距区域10和大栅极间距区域12可以位于半导体衬底20上的任何位置。
界面介电层30共形地形成在鳍片22上，并且在一些情况下，形成在隔离区域24上。界面介电层30可以包括或者可以是氧化硅、氮化硅等、或其中的多层。界面介电层30可以通过氧化工艺、共形沉积工艺等、或其组合形成。伪栅极层32沉积在界面介电层30上。伪栅极层32可以包括或者可以是硅(例如，非晶硅或多晶硅)或其他材料。可以通过化学气相沉积(CVD)等来沉积伪栅极层32。例如，可以使用减压CVD(RPCVD)来沉积伪栅极层32，RPCVD可以进一步包括使用循环沉积-蚀刻工艺。在一些示例中，伪栅极层32沉积为非晶硅并且在随后的较高温度处理期间结晶成多晶硅。在沉积之后，例如通过化学机械平坦化(CMP)平坦化伪栅极层32。
在伪栅极层32上形成掩模层。掩模层可以包括或者可以是氮化硅、氮氧化硅、碳氮化硅等、或其组合。掩模层可以通过CVD、物理气相沉积(PVD)等、或其组合形成。然后，例如使用光刻和一个或多个蚀刻工艺将掩模层图案化到掩模34中。第一宽度W1是在小栅极间距区域10中的相邻掩模34对之间，并且第二宽度W2是在大栅极间距区域12中的相邻掩模对34之间。第一宽度W1小于第二宽度W2。在一些示例中，第二宽度W2在比第一宽度W1大约3nm至约300nm的范围内。在一些示例中，第一宽度W1在约10nm至约50nm的范围内，并且第二宽度W2在约50nm至约200nm的范围内。因此，在一些示例中，小栅极间距区域10可以被称为图案密集区域，并且大栅极间距区域12可以被称为图案稀疏区域。
图3A至图3D示出了在被掩模34掩蔽的同时在伪栅极层32上执行蚀刻工艺。如图3A和3C所示，在小栅极间距区域10中的蚀刻在相邻掩模34之间限定的伪栅极层32中形成第一沟槽40，并且如图3B和3D所示，在大栅极间距区域12中的蚀刻在相邻掩模34之间限定的伪栅极层32中形成第二沟槽42。在一些示例中，蚀刻工艺是各向异性蚀刻，诸如反应离子蚀刻(RIE)等。在一些示例中实现RIE工艺。RIE工艺的蚀刻剂气体可以包括氯气(Cl2)、氯基气体、溴化氢(HBr)等、或其组合。RIE工艺中的蚀刻剂气体的流速可以在约5sccm至约1000sccm的范围内。RIE工艺的压力可以在约3mTorr至约300mTorr的范围内。RIE工艺的等离子体发生器的功率可以在约5W至约3000W的范围内，并且等离子体发生器的频率可以在约10MHz至约20MHz的范围内，例如为13.56MHz。RIE工艺期间的衬底偏压可以在约50V至约2000V的范围内。
根据一些实施例，在图3A至图3D中的伪栅极层32的蚀刻期间发生负载效应。负载效应导致大栅极间距区域12(例如，图3B和3D)中的伪栅极层32的蚀刻速率大于小栅极间距区域10(例如，图3A和3C)中的蚀刻速率。因此，如图3C和3D所示，在大栅极间距区域12中的伪栅极层32中的第二沟槽42被蚀刻到比在小栅极间距区域10中的伪栅极层32中的第一沟槽40更大的深度。如图3D所示，第二沟槽42可以被蚀刻到位于相应隔离区域24上并且在相邻鳍片22之间的界面介电层30的深度。基脚突起可以保留在第二沟槽42底部的伪栅极层32上，如图所示。如图3C所示，第一沟槽40被蚀刻到不延伸到位于相应隔离区域24上并且在相邻鳍片22之间的界面介电层30的深度。伪栅极层32的第一厚度T1保留在第一沟槽40的相应底部并且在相应的隔离区域24上的界面介电层30上。在一些示例中，第一沟槽40的纵横比在约3至约6的范围内，并且第二沟槽42的纵横比在约0.5至约3的范围内。纵横比可受到蚀刻的负载效应的影响。
图4A至图4D示出了沿着第一沟槽40和第二沟槽42的表面并沿着掩模34的暴露表面形成蚀刻阻挡物50。蚀刻阻挡物50包括沉积的层、伪栅极层32和掩模34的相应处理部分、或其组合。蚀刻阻挡物50具有随着蚀刻阻挡物50的位置而变化的厚度。如下面将更详细描述的，变化的厚度允许在随后的蚀刻工艺期间在不同的持续时间之后在伪栅极层32上的不同位置处去除蚀刻阻挡物50。因此，伪栅极层32可以变得暴露于蚀刻工艺，并因此在蚀刻工艺期间的不同时间开始在不同位置处被蚀刻。
可以通过等离子体处理、湿法、沉积层或其组合来形成蚀刻阻挡物50。在一些示例中，使用等离子体处理形成蚀刻阻挡物50。等离子体处理可以在与先前的和/或随后的蚀刻工艺相同的工具(例如，原位)或不同的工具中进行。在一些示例中，等离子体处理在电感耦合等离子体(ICP)工具中实施。等离子体处理的反应气体可包括氧气(O2)、氮气(N2)、二氧化碳(CO2)、二氧化硫(SO2)等、或其组合。等离子体处理中的反应气体的流速可以在约10sccm至约100sccm的范围内。诸如氩(Ar)等的载气可以与反应气体一起流动。等离子体处理的压力可以在约1mTorr至约200mTorr的范围内。等离子体处理的等离子体发生器的功率可以在约10W至约2000W的范围内，并且等离子体发生器的频率可以在约5MHz至约20MHz的范围内，例如为13.56MHz。等离子体处理期间的衬底偏压可以在约0V至约500V的范围内。等离子体处理可以使用反应气体的核素(例如，当反应气体包括氧气(O2)时，核素为氧(O))来钝化伪栅极层32和掩模34的暴露表面，并且可以使核素从各个暴露表面扩散到伪栅极层32和掩模34的某个深度。
在一些示例中，使用湿法形成蚀刻阻挡物50。湿法可以包括将半导体衬底20上的结构浸入溶液中，或者在结构上喷射或冲洗溶液。溶液可以包括与臭氧(O3)、二氧化碳(CO2)等、或其组合混合的去离子(DI)水。湿法的温度可以在约4℃至约80℃的范围内。与等离子体处理一样，湿法可以用溶液的核素(例如，来自DI水、臭氧和/或二氧化碳的氧(O))来钝化伪栅极层32和掩模34的暴露表面，并且可以使核素从各个暴露表面扩散到伪栅极层32和掩模34的某个深度。
在一些示例中，使用共形沉积工艺形成蚀刻阻挡物50。在一些实施例中，共形沉积是原子层沉积(ALD)、CVD(例如，等离子体增强CVD(PECVD))等。在一些示例中，通过共形沉积工艺沉积为蚀刻阻挡物50的层是或包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、氧化硅(SiO2)等、或其组合。共形沉积沿着伪栅极层32和掩模34的暴露表面形成层。
根据一些实施例，负载效应使得蚀刻阻挡物50沿着第二沟槽42的表面形成的厚度大于沿着第一沟槽40的表面形成的厚度。由于第二沟槽42的第二宽度W2相对于第一沟槽40的第一宽度W1更大，因此用于形成蚀刻阻挡物50的流体(例如，气体和/或液体)可以更容易地到达第二沟槽42的底表面(相对于第一沟槽40)。因此，与在第一沟槽的底部区域中形成的较薄蚀刻阻挡物50相比，更多流体可以到达第二沟槽42的底部区域以在那些区域中形成更厚的蚀刻阻挡物50。图4C和图4D示出了在第一沟槽40的底部区域处的蚀刻阻挡物50的第二厚度T2和在第二沟槽42的底部区域处的蚀刻阻挡物50的第三厚度T3。第三厚度T3大于第二厚度T2。在一些示例中，第二厚度T2在约
Figure GDA0003247972660000091
至约
Figure GDA0003247972660000092
的范围内，并且第三厚度T3在约
Figure GDA0003247972660000093
至约
Figure GDA0003247972660000094
的范围内。第二厚度T2与第三厚度T3的比率可小于约0.6，例如在约0.2至约0.6的范围内。
负载效应还可以使蚀刻阻挡物50的厚度在第一沟槽40和第二沟槽42中的每一个内变化。用于形成蚀刻阻挡物50的流体可以更容易地到达沟槽的上部区域(相比于下部区域)，这可以使蚀刻阻挡物50随相应沟槽的深度增加而具有减小的厚度。如图所示，蚀刻阻挡物50在第一沟槽40的上部区域处具有第四厚度T4，并且在第二沟槽42的上部区域处具有第五厚度T5。第四厚度T4和第五厚度T5可以基本相等，并且可以各自在约
Figure GDA0003247972660000095
至约
Figure GDA0003247972660000096
的范围内。第二厚度T2与第四厚度T4的比率可小于约0.6，例如在约0.2至约0.6的范围内。第三厚度T3与第五厚度T5的比率可以在约0.3至约1的范围内。
图5A至图5D示出了至少在小栅极间距区域10中蚀刻蚀刻阻挡物50和伪栅极层32。蚀刻工艺是蚀刻蚀刻阻挡物50和伪栅极层32的各向同性蚀刻。在蚀刻工艺期间，在去除蚀刻阻挡物50的较厚的部分之前，去除蚀刻阻挡物50的较薄的部分(例如在第一沟槽40的底部区域处)以暴露伪栅极层32的相应部分。例如，在去除第二沟槽42的底部区域中的具有第三厚度T3的蚀刻阻挡物50之前，去除第一沟槽40的底部区域中的具有第二厚度T2的蚀刻阻挡物50(从而暴露伪栅极层32的限定第一沟槽40的部分)。一旦去除了蚀刻阻挡物50，就各向同性地蚀刻伪栅极层32。蚀刻工艺可以按比蚀刻阻挡物50更快的速率蚀刻伪栅极层32。由于在蚀刻工艺期间的不同时间去除蚀刻阻挡物50的不同部分，所以伪栅极层32的不同部分在蚀刻工艺期间被各向同性地蚀刻。更具体地，蚀刻在第一沟槽40的底部区域处(其中形成具有小的第二厚度T2的蚀刻阻挡物50)的伪栅极层32，以在小栅极间距区域10中的伪栅极层32的下部处形成伪栅极层32的锥形轮廓。类似地，可以在第二沟槽42的底部区域处蚀刻大栅极间距区域12中的伪栅极层32。在一些示例中，可以蚀刻第二沟槽42的底部区域处的伪栅极层32以在大栅极间距区域12中的伪栅极层32的下部处形成伪栅极层32的锥形轮廓，或者可以形成在大栅极间距区域12中具有垂直侧壁的伪栅极层32。
如图5C所示，小栅极间距区域10中的伪栅极层32在顶部鳍片水平面22A处具有第三宽度W3，并且在伪栅极层32的底部表面处具有第四宽度W4。第四宽度W4小于第三宽度W3。如图5D所示，大栅极间距区域12中的伪栅极层32在顶部鳍片水平面22A处具有第五宽度W5，并且在伪栅极层32的底部表面处具有第六宽度W6。第六宽度W6可以等于或者小于第五宽度W5。第一栅极轮廓差是第四宽度W4与第三宽度W3的差(例如，第三宽度W3减去第四宽度W4)，并且第二栅极轮廓差是第六宽度W6与第五宽度W5的差(例如，第五宽度W5减去第六宽度W6)。第一栅极轮廓差(例如，W3-W4)可以在约0.3nm至约20nm的范围内，并且第二栅极轮廓差(例如，W5-W6)可以在约-5nm至约20nm的范围内。第一栅极轮廓差(例如，W3-W4)比第二栅极轮廓差(例如，W5-W6)大例如等于或大于约0.5nm的量，该量例如在约0.5nm至约5nm的范围内。
在一些示例中，图5A至图5D的蚀刻工艺是各向同性蚀刻，例如RIE等。在一些示例中实现RIE工艺。RIE工艺的蚀刻剂气体可包括溴化氢(HBr)、氯气(Cl2)、氟化碳(CxFy)等、或其组合。另一种气体(例如氧气(O2))可以在蚀刻工艺期间作为蚀刻抑制剂流动。RIE工艺中蚀刻剂气体的流速可以在约1sccm至约2000sccm的范围内。抑制剂气体可以在约1sccm至约300sccm的范围内流动。蚀刻剂气体与抑制剂气体的流速比可以在约3：1至约10：1的范围内。在RIE工艺中包括抑制剂气体可以延迟或抑制第一沟槽40和第二沟槽42的上部区域处的蚀刻。RIE工艺的压力可以在约2mTorr至约300mTorr的范围内。RIE工艺的等离子体发生器的功率可以在约10W至约2000W的范围内，并且等离子体发生器的频率可以在约10MHz至约20MHz的范围内，例如为13.56MHz。RIE工艺期间的衬底偏压可以在约0V至约1000V的范围内。
在图5A至图5D的蚀刻工艺之后，第一沟槽40和第二沟槽42延伸穿过伪栅极层32以形成单独的伪栅极层32，其部分地形成不同的伪栅极叠层。伪栅极叠层垂直于鳍片22的相应纵向方向纵向延伸。每个伪栅极叠层包括界面介电层30、伪栅极层32和掩模34，如图所示。在一些示例中，蚀刻阻挡物50的部分可以在图5A至图5D的蚀刻工艺之后保留，并且在这样的示例中，可以通过对蚀刻阻挡物50的材料选择性的蚀刻来去除蚀刻阻挡物50。
可以循环地和重复地执行蚀刻阻挡物的形成和后续蚀刻工艺的执行，以形成伪栅极层32的各种轮廓。例如，通过重复地形成蚀刻阻挡物并执行蚀刻工艺，对小栅极间距区域10和大栅极间距区域12中的伪栅极层32的逐渐减小可以增加(例如，第一栅极轮廓差(例如，W3-W4)和第二栅极轮廓差(例如，W5-W6)每个都可以增加)。
图6A至图6D示出了栅极隔离物44和外延源极/漏极区域60的形成。栅极隔离物44沿着伪栅极叠层的侧壁并且在鳍片22之上形成。栅极隔离物44可以通过共形地沉积一个或多个用于栅极隔离物44的层并且例如通过适当的工艺各向异性地蚀刻该一个或多个层来形成。用于栅极隔离物44的一个或多个层可以包括或者可以是氮化硅、氮氧化硅、碳氮化硅等、其中的多层或其组合。实施以形成栅极隔离物44的一个或多个层的共形沉积使得栅极隔离物44与伪栅极叠层(例如伪栅极层32)的侧壁(例如，锥形轮廓)一致。
然后在伪栅极叠层的相对侧上的鳍片22中形成凹槽。凹陷可以通过蚀刻工艺进行。蚀刻工艺可以是各向同性的或各向异性的，或者进一步地，可以相对于半导体衬底20的一个或多个晶面是选择性的。因此，凹槽可以具有基于所实施的蚀刻工艺的各种横截面轮廓。
外延源极/漏极区域60形成在凹槽中。外延源极/漏极区域60可以包括硅锗、锗、碳化硅、硅磷、硅碳磷、III-V化合物半导体、II-VI化合物半导体等。可以通过利用适当的沉积工艺进行外延生长在凹槽中形成外延源极/漏极区域60。在一些示例中，外延源极/漏极区域60可以形成有小平面(其可以对应于半导体衬底20的晶面)，并且可以相对于相应的鳍片22形成在升高的高度处，例如图6A和图6B中所示。在一些示例中，相邻鳍片22中的外延源极/漏极区域60可以外延生长以合并在一起，而其他鳍片22可以具有各自的外延源极/漏极区域60，其不与另一个外延源极/漏极区域合并(例如由于相邻鳍片22的邻近)。图中所示的示例具有未合并的外延源极/漏极区域60，但是其他示例包括合并的外延源极/漏极区域。
在一些示例中，外延源极/漏极区域60还可以是掺杂的，例如通过在外延生长期间原位掺杂和/或通过在外延生长之后将掺杂剂注入到外延源极/漏极区域60中。因此，源极/漏极区域可以通过掺杂(例如，通过在外延生长期间原位掺杂)和/或通过外延生长来描绘，其还可以描绘其中描绘源极/漏极区域的有源区域。
外延源极/漏极区域60的轮廓60A在图6C和图6D中示出。图6C示出了在小栅极间距区域10中的伪栅极叠层的伪栅极层32的底部表面的水平面处的第一尺寸。第一尺寸是从伪栅极层32的侧壁(在与各个栅极隔离物44的交界处)到外延源极/漏极区域60的表面，并且大致沿着鳍片22的侧壁。利用伪栅极层32的锥形轮廓，可以增加第一尺寸，这可以导致在替代栅极结构(随后形成的)与外延源极/漏极区域60之间的电容效应减小。
图7A至图7D示出了接触蚀刻停止层(CESL)70和第一层间电介质(ILD)72的形成。CESL 70共形地沉积在外延源极/漏极区域60的表面、栅极隔离物44的侧壁和顶部表面、掩模34的顶部表面、以及隔离区域24的顶部表面上。通常，蚀刻停止层(ESL)可以提供用于在形成例如触点或通孔时通过对相邻层或组件具有不同蚀刻选择性来停止蚀刻工艺的机制。CESL 70可以包括或者可以是氮化硅、碳氮化硅、氮化碳等、或其组合，并且可以通过任何适当的共形沉积工艺来沉积。
在CESL 70上方形成第一ILD 72。第一ILD 72可以包括或者可以是二氧化硅、低k介电材料(例如，具有低于二氧化硅的介电常数的材料)、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐的玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、硅碳材料、其化合物、其复合物等、或其组合。可以通过任何可接受的沉积工艺沉积第一ILD 72。
图8A至图8E示出了用替代栅极结构替代伪栅极叠层。第一ILD 72和CESL 70例如通过平坦化工艺(例如CMP)形成有与伪栅极层32的顶部表面共面的顶部表面。CMP还可以去除伪栅极层32上的掩模34(以及在一些情况下，栅极隔离物44的上部)。因此，伪栅极层32的顶部表面通过第一ILD 72和CESL暴露。在通过第一ILD 72和CESL 70暴露伪栅极层32的情况下，例如通过一个或多个可接受的蚀刻工艺去除伪栅极层32。在栅极隔离物44之间形成凹槽，其中去除伪栅极叠层，并且通过凹槽暴露鳍片22的沟道区域。
替代栅极结构形成在去除伪栅极叠层的凹槽中。如图所示，替代栅极结构各自包括界面介电层80、栅极介电层82、一个或多个可选的共形层84、以及栅极导电填充材料86。界面介电层80、栅极介电层82、一个或个可选的共形层84、以及栅极导电填充材料86可以通过任何适当的沉积技术沉积。界面介电层80沿着沟道区域形成在鳍片22的侧壁和顶部表面上。界面介电层80可以是，例如，界面介电层30(如果不去除的话)、氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、和/或另一介电层。
栅极介电层82可以共形地沉积在去除伪栅极叠层的凹槽中(例如，在隔离区域24和界面介电层80的顶部表面上、以及在栅极隔离物44的侧壁上)，并且沉积在第一ILD 72、CESL 70和栅极隔离物44的顶部表面上。栅极介电层82可以是或可以包括氧化硅、氮化硅、高k介电材料、其多层或其他介电材料。高k介电材料可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、或其组合。
然后，一个或多个可选的共形层84可以共形地(并且顺序地，如果不止一个的话)沉积在栅极介电层82上。一个或多个可选的共形层84可以包括一个或多个阻挡物和/或覆盖层以及一个或多个功函数调整层。一个或多个阻挡物和/或覆盖层可以包括钽和/或钛的氮化物、氮化硅、氮化碳和/或氮化铝；钨的氮化物、碳氮化物和/或碳化物等；或其组合。一个或多个功函数调整层可以包括或者可以是钛和/或钽的氮化物、氮化硅、氮化碳、氮化铝、氧化铝和/或碳化铝；钨的氮化物、碳氮化物和/或碳化物；钴；铂等、或其组合。
在一个或多个可选的共形层84(如果实施的话)和/或栅极介电层82上方形成栅极导电填充材料86。栅极导电填充材料86可以填充去除伪栅极叠层的剩余凹槽。栅极导电填充材料86可以是或可以包括含金属的材料，例如钨、钴、铝、钌、铜、其中的多层、其组合等。诸如CMP之类的平坦化工艺可以去除多余的栅极导电填充材料86、一个或多个可选的共形层84和栅极介电层82。因此可以形成如图8A至图8D所示的包括栅极导电填充材料86、一个或多个可选的共形层、栅极介电层82和界面介电层80的替代栅极结构。
在去除伪栅极叠层期间，栅极隔离物44未被显著蚀刻。因此，栅极介电层82的共形沉积使得栅极介电层82具有与栅极隔离物44的侧壁一致的侧壁。每个随后沉积的层类似地具有一致的侧壁。在至少小栅极间距区域10中，这种共形沉积使得侧壁具有在图5A至图5D中的伪栅极层32中形成的锥形轮廓。
在第一ILD 72、CESL 70、栅极隔离物44和替代栅极结构上方形成第二ILD 90。第二ILD 90可以包括或者可以是二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、硅碳材料、其化合物、其复合物等、或其组合。可以通过任何适当的沉积工艺沉积第二ILD 90。
图8E示出了图8A至图8D中所示的、并且与图2E的横截面Y1和Y2相对应的横截面Y1和Y2的横截面。图8E的横截面是说明性的，并且在小栅极间距区域10中形成的器件的类似横截面可以与在大栅极间距区域12中形成的器件的类似横截面不同或相同。
尽管未示出，但是可以形成导电特征。例如，穿过第二ILD 90、第一ILD 72和CESL70形成相应的开口，以暴露相应的外延源极/漏极区域60的至少一部分。第二ILD 90、第一ILD 72和CESL可以例如使用光刻和一个或多个蚀刻工艺对开口图案化。
在形成源极/漏极接触开口之后，可以在到外延源极/漏极区域60的开口中形成导电特征。导电特征可以包括在外延源极/漏极区域60上形成的硅化物区域、粘附和/或阻挡物层、以及粘附和/或阻挡物层上的导电填充材料。硅化物区域可以通过使外延源极/漏极区域60的上部与形成在外延源极/漏极区域60上的金属层(例如钛、钽等)进行热反应而形成。粘附和/或阻挡物层共形地沉积在开口中。粘附和/或阻挡物层可以是或可以包括氮化钛、氧化钛、氮化钽、氧化钽、任何适当的过渡金属氮化物或氧化物等、或其任何组合，并且可以通过任何适当的沉积技术沉积。导电填充材料可以是或可以包括钴、钨、铜、钌、铝、金、银、其合金等、或其组合，并且可以通过任何合适的沉积技术沉积。在沉积导电材料之后，可以通过使用平坦化工艺(例如CMP)去除过量的导电填充材料以及粘附和/或阻挡物层。导电特征可以称为触点、插头等。
一些实施例可以实现优点。一些实施例可以在图案化伪栅极层时消除甚至反转负载效应。在一些实施方式中，在小栅极间距区域中形成的FinFET是低压器件，而在大栅极间距区域中形成的FinFET是高压器件。通过如上所述的在低压器件中具有替代栅极结构的锥形轮廓，由于在栅极与替代栅极结构的下部处的源极/漏极区域之间的距离增加，可以减小栅极-源极电容。这可以减少可能在FinFET中发生的不利影响，例如减少漏电流。实施例可以在任何技术节点(例如16nm和更小)中实现。
一个实施例是一种结构。该结构包括第一器件区域和第二器件区域，其中第一器件区域包括衬底上的第一鳍式场效应晶体管(FinFET)，第二器件区域包括衬底上的第二FinFET。第一FinFET的相邻栅极结构之间的第一距离小于第二FinFET的相邻栅极结构之间的第二距离。第一FinFET中的至少一个的第一栅极结构在其上布置该第一栅极结构的第一鳍片的顶部表面的水平面处具有第一宽度，并且在第一鳍片的顶部表面下方的水平面处具有第二宽度。第一宽度大于第二宽度。第二FinFET中的至少一个的第二栅极结构在其上布置该第二栅极结构的第二鳍片的顶部表面的水平面处具有第三宽度，并且在第二鳍片的顶部表面下方的水平面处具有第四宽度。第一宽度与第二宽度之间的差异大于第三宽度与第四宽度之间的差异。
另一实施例是一种结构。该结构包括衬底上的第一器件区域和衬底上的第二器件区域。第一器件区域包括衬底上的第一鳍片、第一鳍片上的第一栅极结构、以及第一鳍片上的第二栅极结构。第一栅极结构在相对侧上具有第一侧壁和第二侧壁。第一宽度是在第一鳍片的顶部表面的水平面处从第一侧壁到第二侧壁，并且第二宽度是在第一鳍片的顶部表面的水平面下方从第一侧壁到第二侧壁。第一宽度大于第二宽度。第一栅极结构和第二栅极结构是相邻的栅极结构，并且第二栅极结构具有面向第一侧壁的第三侧壁。第一侧壁和第三侧壁中的每一个具有远离第一鳍片的相应上部。第一尺寸是从第一侧壁的上部到第三侧壁的上部。第二器件区域包括衬底上的第二鳍片、第二鳍片上的第三栅极结构、以及第二鳍片上的第四栅极结构。第三栅极结构在相对侧上具有第四侧壁和第五侧壁。第三宽度是在第二鳍片的顶部表面的水平面处从第四侧壁到第五侧壁，并且第四宽度是在第二鳍片的顶部表面的水平面下方从第四侧壁到第五侧壁。第一宽度与第二宽度之间的差异大于第三宽度与第四宽度之间的差异。第三栅极结构和第四栅极结构是相邻的栅极结构，并且第四栅极结构具有面向第四侧壁的第六侧壁。第四侧壁和第六侧壁中的每一个具有远离第二鳍片的相应上部。第二尺寸是从第四侧壁的上部到第六侧壁的上部。第一尺寸小于第二尺寸。
另一实施例是一种用于半导体处理的方法。伪栅极层沉积在衬底上的鳍片上。在第一区域中的伪栅极层中蚀刻第一沟槽，并且在第二区域中的伪栅极层中蚀刻第二沟槽。第一沟槽的宽度小于第二沟槽的宽度。沿着第一沟槽和第二沟槽的表面形成蚀刻阻挡物。沿着第二沟槽的底部区域形成的蚀刻阻挡物的厚度大于沿着第一沟槽的底部区域形成的蚀刻阻挡物的厚度。在第一沟槽和第二沟槽处各向同性地蚀刻蚀刻阻挡物和伪栅极层。在各向同性地蚀刻之后，在第一区域中形成第一伪栅极叠层，并且在第二区域中形成第二伪栅极叠层。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或修改其他处理和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可能在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。
示例1是一种半导体结构，包括：第一器件区域，包括衬底上的第一鳍式场效应晶体管(FinFET)；以及第二器件区域，包括所述衬底上的第二FinFET，其中：所述第一FinFET的相邻栅极结构之间的第一距离小于所述第二FinFET的相邻栅极结构之间的第二距离；所述第一FinFET中的至少一个FinFET的第一栅极结构在第一鳍片的顶部表面的水平面处具有第一宽度，并且在所述第一鳍片的顶部表面下方的水平面处具有第二宽度，其中所述第一栅极结构布置在所述第一鳍片上，所述第一宽度大于所述第二宽度；所述第二FinFET中的至少一个FinFET的第二栅极结构在第二鳍片的顶部表面的水平面处具有第三宽度，并且在所述第二鳍片的顶部表面下方的水平面处具有第四宽度，其中所述第二栅极结构布置在所述第二鳍片上；以及所述第一宽度与所述第二宽度之间的差异大于所述第三宽度与所述第四宽度之间的差异。
示例2包括根据示例1所述的结构，其中所述第三宽度等于所述第四宽度。
示例3包括根据示例1所述的结构，其中所述第三宽度大于所述第四宽度。
示例4包括根据示例1所述的结构，其中所述第一宽度与所述第二宽度之间的差异比所述第三宽度与所述第四宽度之间的差异大至少0.5nm。
示例5是一种半导体结构，包括：衬底上的第一器件区域，所述第一器件区域包括：所述衬底上的第一鳍片；所述第一鳍片上的第一栅极结构，所述第一栅极结构在相对侧上具有第一侧壁和第二侧壁，第一宽度是在所述第一鳍片的顶部表面的水平面处从所述第一侧壁到所述第二侧壁，第二宽度是在所述第一鳍片的顶部表面的水平面下方从所述第一侧壁到所述第二侧壁，所述第一宽度大于所述第二宽度；以及所述第一鳍片上的第二栅极结构，所述第一栅极结构和所述第二栅极结构是相邻的栅极结构，所述第二栅极结构具有面向所述第一侧壁的第三侧壁，所述第一侧壁和所述第三侧壁中的每一个具有远离所述第一鳍片的相应上部，第一尺寸是从所述第一侧壁的上部到所述第三侧壁的上部；以及所述衬底上的第二器件区域，所述第二器件区域包括：所述衬底上的第二鳍片；所述第二鳍片上的第三栅极结构，所述第三栅极结构在相对侧上具有第四侧壁和第五侧壁，第三宽度是在所述第二鳍片的顶部表面的水平面处从所述第四侧壁到所述第五侧壁，第四宽度是在所述第二鳍片的顶部表面的水平面下方从所述第四侧壁到所述第五侧壁，所述第一宽度与所述第二宽度之间的差异大于所述第三宽度与所述第四宽度之间的差异；以及所述第二鳍片上的第四栅极结构，所述第三栅极结构和所述第四栅极结构是相邻的栅极结构，所述第四栅极结构具有面向所述第四侧壁的第六侧壁，所述第四侧壁和所述第六侧壁中的每一个具有远离所述第二鳍片的相应上部，第二尺寸是从所述第四侧壁的上部到所述第六侧壁的上部，所述第一尺寸小于所述第二尺寸。
示例6包括根据示例5所述的结构，其中所述第三宽度等于所述第四宽度。
示例7包括根据示例5所述的结构，其中所述第三宽度大于所述第四宽度。
示例8包括根据示例5所述的结构，其中所述第一宽度与所述第二宽度之间的差异比所述第三宽度与所述第四宽度之间的差异大至少0.5nm。
示例9包括根据示例5所述的结构，其中所述第一栅极结构、所述第二栅极结构、所述第三栅极结构和所述第四栅极结构中的每一个包括：共形栅极介电层；以及所述共形栅极介电层上方的导电填充材料；以及其中所述第一栅极结构的所述共形栅极介电层的相应侧壁是所述第一侧壁和所述第二侧壁。
示例10是一种用于半导体处理的方法，所述方法包括：在衬底上的鳍片上沉积伪栅极层；蚀刻第一区域中的所述伪栅极层中的第一沟槽和第二区域中的所述伪栅极层中的第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；沿着所述第一沟槽和所述第二沟槽的表面形成蚀刻阻挡物，沿着所述第二沟槽的底部区域形成的所述蚀刻阻挡物的厚度大于沿着所述第一沟槽的底部区域形成的所述蚀刻阻挡物的厚度；以及在所述第一沟槽和所述第二沟槽处各向同性地蚀刻所述蚀刻阻挡物和所述伪栅极层，其中在各向同性地蚀刻之后，在所述第一区域中形成第一伪栅极叠层，并且在所述第二区域中形成第二伪栅极叠层。
示例11包括根据示例10所述的方法，其中形成所述蚀刻阻挡物包括使用等离子体工艺，所述等离子体工艺的核素至少钝化所述第一沟槽和所述第二沟槽的表面以形成所述蚀刻阻挡物。
示例12包括根据示例10所述的方法，其中形成所述蚀刻阻挡物包括使用湿法，所述湿法的核素至少钝化所述第一沟槽和所述第二沟槽的表面以形成所述蚀刻阻挡物。
示例13包括根据示例10所述的方法，其中形成所述蚀刻阻挡物包括使用共形沉积工艺沉积所述蚀刻阻挡物。
示例14包括根据示例10所述的方法，其中在各向同性地蚀刻之前，所述蚀刻阻挡物的相应厚度从所述第一沟槽的底部区域到所述第一沟槽的顶部区域增加。
示例15包括根据示例10所述的方法，其中各向同性地蚀刻所述蚀刻阻挡物和所述伪栅极层包括在所述第一沟槽的底部区域处移除比在所述第二沟槽的底部区域处更多的伪栅极层。
示例16包括根据示例10所述的方法，其中在各向同性地蚀刻之后：所述第一伪栅极叠层中的每一个具有第一宽度和在所述第一宽度下方的位置处的第二宽度，所述第一宽度大于所述第二宽度；所述第二伪栅极叠层中的每一个具有第三宽度和在所述第三宽度下方的位置处的第四宽度；以及所述第一宽度与所述第二宽度之间的差异大于所述第三宽度与所述第四宽度之间的差异。
示例17包括根据示例16所述的方法，其中在各向同性地蚀刻之后，所述第三宽度大于所述第四宽度。
示例18包括根据示例16所述的方法，其中在各向同性地蚀刻之后，所述第一宽度与所述第二宽度之间的差异比所述第三宽度与所述第四宽度之间的差异大至少0.5nm。
示例19包括根据示例10所述的方法，还包括用相应的替代栅极结构替代所述第一伪栅极叠层和所述第二伪栅极叠层。
示例20包括根据示例10所述的方法，还包括：沿着所述第一伪栅极叠层和所述第二伪栅极叠层的相应侧壁形成栅极隔离物；在所述第一伪栅极叠层、所述第二伪栅极叠层和所述栅极隔离物上沉积介电层；在沉积所述介电层之后，去除所述第一伪栅极叠层和所述第二伪栅极叠层；沉积栅极介电层，其中去除所述第一伪栅极叠层和所述第二伪栅极叠层；以及在所述栅极介电层上方沉积导电填充材料。

Claims (19)

1.一种半导体结构，包括：
第一器件区域，包括衬底上的第一鳍式场效应晶体管FinFET；以及
第二器件区域，包括所述衬底上的第二FinFET，其中：
所述第一FinFET的相邻栅极结构之间的第一距离小于所述第二FinFET的相邻栅极结构之间的第二距离；
所述第一FinFET中的至少一个FinFET的第一栅极结构在第一鳍片的顶部表面的水平面处具有第一宽度，并且在所述第一鳍片的顶部表面下方的水平面处具有第二宽度，其中所述第一栅极结构布置在所述第一鳍片上，所述第一宽度大于所述第二宽度；
所述第二FinFET中的至少一个FinFET的第二栅极结构在第二鳍片的顶部表面的水平面处具有第三宽度，并且在所述第二鳍片的顶部表面下方的水平面处具有第四宽度，其中所述第二栅极结构布置在所述第二鳍片上；以及
所述第一宽度与所述第二宽度之间的差异大于所述第三宽度与所述第四宽度之间的差异。
2.根据权利要求1所述的结构，其中所述第三宽度等于所述第四宽度。
3.根据权利要求1所述的结构，其中所述第三宽度大于所述第四宽度。
4.根据权利要求1所述的结构，其中所述第一宽度与所述第二宽度之间的差异比所述第三宽度与所述第四宽度之间的差异大至少0.5nm。
5.一种半导体结构，包括：
衬底上的第一器件区域，所述第一器件区域包括：
所述衬底上的第一鳍片；
所述第一鳍片上的第一栅极结构，所述第一栅极结构在相对侧上具有第一侧壁和第二侧壁，第一宽度是在所述第一鳍片的顶部表面的水平面处从所述第一侧壁到所述第二侧壁，第二宽度是在所述第一鳍片的顶部表面的水平面下方从所述第一侧壁到所述第二侧壁，所述第一宽度大于所述第二宽度；以及
所述第一鳍片上的第二栅极结构，所述第一栅极结构和所述第二栅极结构是相邻的栅极结构，所述第二栅极结构具有面向所述第一侧壁的第三侧壁，所述第一侧壁和所述第三侧壁中的每一个具有远离所述第一鳍片的相应上部，第一尺寸是从所述第一侧壁的上部到所述第三侧壁的上部；以及
所述衬底上的第二器件区域，所述第二器件区域包括：
所述衬底上的第二鳍片；
所述第二鳍片上的第三栅极结构，所述第三栅极结构在相对侧上具有第四侧壁和第五侧壁，第三宽度是在所述第二鳍片的顶部表面的水平面处从所述第四侧壁到所述第五侧壁，第四宽度是在所述第二鳍片的顶部表面的水平面下方从所述第四侧壁到所述第五侧壁，所述第一宽度与所述第二宽度之间的差异大于所述第三宽度与所述第四宽度之间的差异；以及
所述第二鳍片上的第四栅极结构，所述第三栅极结构和所述第四栅极结构是相邻的栅极结构，所述第四栅极结构具有面向所述第四侧壁的第六侧壁，所述第四侧壁和所述第六侧壁中的每一个具有远离所述第二鳍片的相应上部，第二尺寸是从所述第四侧壁的上部到所述第六侧壁的上部，所述第一尺寸小于所述第二尺寸。
6.根据权利要求5所述的结构，其中所述第三宽度等于所述第四宽度。
7.根据权利要求5所述的结构，其中所述第三宽度大于所述第四宽度。
8.根据权利要求5所述的结构，其中所述第一宽度与所述第二宽度之间的差异比所述第三宽度与所述第四宽度之间的差异大至少0.5nm。
9.根据权利要求5所述的结构，其中所述第一栅极结构、所述第二栅极结构、所述第三栅极结构和所述第四栅极结构中的每一个包括：
共形栅极介电层；以及
所述共形栅极介电层上方的导电填充材料；以及
其中所述第一栅极结构的所述共形栅极介电层的相应侧壁是所述第一侧壁和所述第二侧壁。
10.一种用于半导体处理的方法，所述方法包括：
在衬底上的鳍片上沉积伪栅极层；
蚀刻第一区域中的所述伪栅极层中的第一沟槽和第二区域中的所述伪栅极层中的第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；
沿着所述第一沟槽和所述第二沟槽的表面形成蚀刻阻挡物，沿着所述第二沟槽的底部区域形成的所述蚀刻阻挡物的厚度大于沿着所述第一沟槽的底部区域形成的所述蚀刻阻挡物的厚度；以及
在所述第一沟槽和所述第二沟槽处各向同性地蚀刻所述蚀刻阻挡物和所述伪栅极层，其中在各向同性地蚀刻之后，在所述第一区域中形成第一伪栅极叠层，并且在所述第二区域中形成第二伪栅极叠层，
其中在各向同性地蚀刻之后：
所述第一伪栅极叠层中的每一个具有第一宽度和在所述第一宽度下方的位置处的第二宽度，所述第一宽度大于所述第二宽度；
所述第二伪栅极叠层中的每一个具有第三宽度和在所述第三宽度下方的位置处的第四宽度；以及
所述第一宽度与所述第二宽度之间的差异大于所述第三宽度与所述第四宽度之间的差异。
11.根据权利要求10所述的方法，其中形成所述蚀刻阻挡物包括使用等离子体工艺，所述等离子体工艺的核素至少钝化所述第一沟槽和所述第二沟槽的表面以形成所述蚀刻阻挡物。
12.根据权利要求10所述的方法，其中形成所述蚀刻阻挡物包括使用湿法，所述湿法的核素至少钝化所述第一沟槽和所述第二沟槽的表面以形成所述蚀刻阻挡物。
13.根据权利要求10所述的方法，其中形成所述蚀刻阻挡物包括使用共形沉积工艺沉积所述蚀刻阻挡物。
14.根据权利要求10所述的方法，其中在各向同性地蚀刻之前，所述蚀刻阻挡物的相应厚度从所述第一沟槽的底部区域到所述第一沟槽的顶部区域增加。
15.根据权利要求10所述的方法，其中各向同性地蚀刻所述蚀刻阻挡物和所述伪栅极层包括在所述第一沟槽的底部区域处移除比在所述第二沟槽的底部区域处更多的伪栅极层。
16.根据权利要求10所述的方法，其中在各向同性地蚀刻之后，所述第三宽度大于所述第四宽度。
17.根据权利要求10所述的方法，其中在各向同性地蚀刻之后，所述第一宽度与所述第二宽度之间的差异比所述第三宽度与所述第四宽度之间的差异大至少0.5nm。
18.根据权利要求10所述的方法，还包括用相应的替代栅极结构替代所述第一伪栅极叠层和所述第二伪栅极叠层。
19.根据权利要求10所述的方法，还包括：
沿着所述第一伪栅极叠层和所述第二伪栅极叠层的相应侧壁形成栅极隔离物；
在所述第一伪栅极叠层、所述第二伪栅极叠层和所述栅极隔离物上沉积介电层；
在沉积所述介电层之后，去除所述第一伪栅极叠层和所述第二伪栅极叠层；
沉积栅极介电层，其中去除所述第一伪栅极叠层和所述第二伪栅极叠层；以及
在所述栅极介电层上方沉积导电填充材料。
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