DE102016103773A1 - FinFET-Vorrichtung und Verfahren zum Ausbilden und Kontrollieren ihrer Qualität - Google Patents

FinFET-Vorrichtung und Verfahren zum Ausbilden und Kontrollieren ihrer Qualität Download PDF

Info

Publication number
DE102016103773A1
DE102016103773A1 DE102016103773.7A DE102016103773A DE102016103773A1 DE 102016103773 A1 DE102016103773 A1 DE 102016103773A1 DE 102016103773 A DE102016103773 A DE 102016103773A DE 102016103773 A1 DE102016103773 A1 DE 102016103773A1
Authority
DE
Germany
Prior art keywords
width
finfet device
gate
notch
notch feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016103773.7A
Other languages
English (en)
Inventor
Chang-Yin Chen
Che-Cheng Chang
Chih-Han Lin
Horng-Huei Tseng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/002,287 external-priority patent/US10096712B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102016103773A1 publication Critical patent/DE102016103773A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Es ist eine FinFET-Struktur mit einer Gate-Struktur, die zwei Kerbenmerkmale aufweist, und ein Verfahren zu ihrer Ausbildung offenbart. Das Verfahren umfasst die folgenden Schritte: Ausbilden mehrerer Grate, die auf einem Substrat liegen; Abscheiden einer Gate-Schicht auf den Graten und Ätzen der Gate-Schicht durch Plasmaätzen mit einem Ätzgas, um ein Gate auszubilden, das zwei Kerbenmerkmale aufweist. Das Ätzgas wird mit einem Verhältnis der Strömungsrate in einem Zentralbereich des Substrats zur Strömungsrate in einem Randbereich des Substrats im Bereich zwischen 0,2 und 1 zugeführt. Die Offenbarung sieht auch ein Verfahren zum Kontrollieren der Qualität der FinFET-Struktur vor, das Folgendes umfasst: Messen eines Profils des Kerbenmerkmals und Ermitteln der Qualität der FinFET-Vorrichtung durch das Vergleichen des Profils des Kerbenmerkmals mit einem vorbestimmten Kriterium.

Description

  • BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Patentanmeldungen Nr. 62/261,746 und 62/261,746, eingereicht am 20. Oktober 2015 bzw. 1. Dezember 2015, die hierbei durch Bezugnahme aufgenommen sind.
  • HINTERGRUND
  • Halbleitervorrichtungen werden allgemein in vielen elektronischen Vorrichtungen verwendet, etwa Computern, Mobiltelefonen und anderen. Halbleitervorrichtungen umfassen integrierte Schaltungen, die durch Abscheiden vieler Arten von dünnen Materialfilmen auf den Halbleiter-Wafern und Strukturieren der dünnen Materialfilme gebildet werden, um die integrierten Schaltungen auszubilden.
  • Um diese Steigerung der Herstellungskomplexität und die dabei auftretenden Probleme beim Herstellungsverfahren zu beheben, sind Fortschritte bei der IC-Verarbeitung und -Herstellung nötig. Ein dreidimensionaler Transistor beispielsweise, etwa ein Fin-Feldeffekttransistor (FinFET), wurde eingeführt, um einen planaren Transistor zu ersetzen. Beim Herstellungsverfahren der FinFET-Vorrichtung müssen ständig Verbesserungen gemacht werden, um die Leistungsanforderungen des Herunterskalierprozesses zu erfüllen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
  • 1 zeigt ein beispielhaftes Flussdiagramm zur Herstellung einer FinFET-Vorrichtung in Übereinstimmung mit einigen Ausführungsformen.
  • 2 zeigt eine dreidimensionale Ansicht einer FinFET-Vorrichtung in Übereinstimmung mit einigen Ausführungsformen.
  • 3A, 4A, 5A, 6A und 7A zeigen verschiedene Schnittansichten einer FinFET-Vorrichtung an der Linie A-A in 2 in verschiedenen Stufen des Herstellungsverfahrens in Übereinstimmung mit einigen Ausführungsformen.
  • 3B, 4B, 5B, 6B und 7A zeigen verschiedene Schnittansichten einer FinFET-Vorrichtung an der Linie B-B in 2 in verschiedenen Stufen des Herstellungsverfahrens in Übereinstimmung mit einigen Ausführungsformen.
  • 6C und 7C zeigen verschiedene Schnittansichten einer FinFET-Vorrichtung an der Linie C-C in 2 in verschiedenen Stufen des Herstellungsverfahrens in Übereinstimmung mit einigen Ausführungsformen.
  • 8 zeigt eine Schnittansicht einer FinFET-Vorrichtung in Übereinstimmung mit einigen Ausführungsformen.
  • 9 zeigt ein beispielhaftes Flussdiagramm zur Kontrolle der Qualität einer FinFET-Vorrichtung in Übereinstimmung mit einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen des vorgesehenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Die Singularformen ”ein”, ”einer” und ”der” schließen Bezugsobjekte in der Mehrzahl ein, außer der Kontext erzwingt es anders. Bezugnahme beispielsweise auf einen Kontaktstöpsel umfasst Aspekte, die zwei oder mehr solcher Stöpsel aufweisen, außer der Kontext erzwingt es anders. Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind.
  • Bei der Herstellung einer Halbleitervorrichtung ist es sehr wichtig, dass eine integrierte Schaltung unter stabilen Bedingungen arbeitet, so dass jede Möglichkeit ausgeschlossen wird, einen Kurzschluss auszulösen. Bei einem Fin-Feldeffekttransistor (FinFET) kann ein solcher Kurzschluss zwischen einem Source/Drain-Bereich in einer Gratstruktur und einer Gate-Struktur auftreten, die den Grat umgibt. In einer normalen Situation wird, während die Gate-Struktur ausgebildet wird, die die Gratstruktur umgibt, ein Entfernungsverfahren wie Ätzen so gesteuert, dass eine Gate-Materialschicht entfernt wird, um eine erwünschte Form der Gate-Struktur auszubilden. Bei einem herkömmlichen Ätzverfahren unterliegen jedoch die Gate-Struktur im Zentralbereich eines Substrats und die Gate-Struktur am Rand des Substrats verschiedenen Ätzraten. Solche verschiedenen Ätzraten können zu unterschiedlichen Profilen der Gate-Strukturen am Rand im Vergleich zu den Gate-Strukturen im Zentralbereich führen. Die Gate-Struktur im Randbereich kann beispielsweise unterätzt werden, was dazu führen kann, dass eine Sockeleinrichtung (ein Gate-Vorsprung) sich von einem niedrigeren Abschnitt der Gate-Struktur heraus erstreckt. Die Sockeleinrichtung kann zu einem Kurzschluss zwischen der Gate-Struktur und einem Source/Drain-Bereich führen, der später ausgebildet wird.
  • Um das Problem mit Kurzschlüssen zwischen der Gate-Struktur und dem Source/Drain-Bereich zu lösen, das durch die Sockeleinrichtung der Gate-Struktur hervorgerufen wird, ist ein Verfahren vorgesehen, um Gate-Strukturen sowohl im Zentralbereich als auch dem Randbereich herzustellen, die zwei Kerbenmerkmale aufweisen. In dieser Offenbarung wird eine andere Strömungsrate des Ätzgases im Zentralbereich gegenüber dem Randbereich während eines Plasmaätzverfahrens verwendet, um das Ätzverfahren im Randbereich zu verbessern (d. h. die Ätzrate zu erhöhen). Zusätzlich weisen, indem andere Ätzparameter wie Ätzdruck, HF-Vorspannung und Überätzzeit geeignet angepasst werden, Gate-Strukturen in dem Zentralbereich und in dem Randbereich beide zwei Kerbenmerkmale mit dem gleichen Profil auf. Insbesondere können die Abmessungen (oder eine Menge von Abständen) der Kerbenmerkmale nach einem vorbestimmten Kriterium bestimmt werden. So hat die FinFET-Vorrichtung gute elektrische Eigenschaften, die durch einen WAT-(Wafer Acceptance Test)-Vorgang gemessen werden können.
  • Man beziehe sich jetzt auf 1, die ein beispielhaftes Flussdiagramm zur Herstellung einer FinFET-Vorrichtung nach einer Ausführungsformen der vorliegenden Offenbarung ist. Das Flussdiagramm zeigt nur den relevanten Teil des gesamten Herstellungsverfahrens. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Vorgängen vorgesehen sein können, die in 1 gezeigt sind, und einige der beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt werden oder fehlen können. Die Reihenfolge der Vorgänge/Verfahren kann geändert werden.
  • Wie in 1 gezeigt ist, ist eine Ausführungsform eines Verfahrens 1000 zum Ausbilden zweier Kerbenmerkmale in einer Gate-Struktur eines FinFETs vorgesehen. In Schritt 1002 wird ein Grat, der auf einem Substrat liegt, ausgebildet. In Schritt 1004 wird eine Isolierstruktur zwischen den Graten ausgebildet. In Schritt 1006 werden eine Gate-Oxidschicht und eine Gate-Materialschicht über dem Grat abgeschieden. In Schritt 1008 werden eine erste Hartmaskenschicht und eine zweite Hartmaskenschicht auf der Gate-Materialschicht abgeschieden. In Schritt 1010 werden die erste Hartmaskenschicht, die zweite Hartmaskenschicht und die Gate-Materialschicht geätzt, um eine Gate-Struktur mit zwei Kerbenmerkmalen auszubilden. In Schritt 1012 wird eine Epitaxie in dem Grat ausgebildet.
  • Mit Bezug auf 2 ist eine dreidimensionale Ansicht einer FinFET-Vorrichtung mit einer Gate-Struktur vorgesehen, die zwei Kerbenmerkmale aufweist, um die vorliegende Offenbarung leichter und besser zu verstehen. In den folgenden Erläuterungen, die sich auf ein Verfahren 1000 zum Ausbilden der FinFET-Vorrichtung beziehen, sind mehrere Schnittansichten der FinFET-Vorrichtung an der Linie A-A, der Linie B-B und der Linie C-C in den 3A bis 7A, den 3B bis 7B bzw. den 6C und 7C gezeigt, um die vorliegende Offenbarung besser zu verstehen.
  • Mit Bezug auf die 1, 2, 3A und 3B beginnt das Verfahren 1000 bei Schritt 1002, indem Grate 122, 132, 134, 136 und 138 ausgebildet werden, die auf einem Substrat 110 liegen. Das Substrat 110 umfasst zwei Bereiche: einen Zentralbereich 120 mit dem Grat 122 darauf; und einen Randbereich 130 mit den Graten 132, 134, 136 und 138 darauf. Man beachte, dass der Zentralbereich 120 und der Randbereich 130 jeweils in einem dichten Bereich oder einem Isolierbereich liegen können, wobei der dichte Bereich so definiert ist, dass er ein Bereich mit einer hohen Grat-Dichte ist, während der Isolierbereich so definiert ist, dass er ein Bereich mit einer niedrigen Grat-Dichte ist. In anderen Ausführungsformen weist das Substrat 110 einen dichten Bereich 130 und einen Isolierbereich auf. Weiter können der dichte Bereich 130 und der Isolierbereich 120 beide in einem Zentralbereich des Substrats 110 oder einem Randbereich des Substrats 110 liegen.
  • Das Substrat 110 kann ein Bulk-Siliciumsubstrat sein. Alternativ kann das Substrat 100 einen Elementhalbleiter wie Silicium (Si) oder Germanium (Ge) in einer Kristallstruktur; einen Verbundhalbleiter wie Silicium-Germanium (SiGe), Siliciumkarbid (SiC), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumarsenid (InAs) und/oder Indiumantimonid (InSb) oder eine Kombination daraus umfassen. Weiter kann das Substrat 110 auch Silicium-auf-Isolator-(SOI)-Substrate umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials wie Silicium (Si), Germanium (Ge), Silicium-Germanium (SiGe), Silicium-Germanium-auf-Isolator (SGOI) oder eine Kombination daraus. Das SOI-Substrat 100 wird durch Trennung durch implantierten Sauerstoff (SIMOX), Waferbonden und/oder andere geeignete Verfahren hergestellt werden. Andere Substrate, die verwendet werden können, umfassen Mehrschichtsubstrate, Gradientsubstrate oder Substrate mit hybrider Orientierung. In der Ausführungsformen ist das Substrat 110 ein Bulk-Siliciumsubstrat. Das heißt, dass die Grate 122, 132, 134, 136 und 138 mit dem Substrat 110 körperlich verbunden sind.
  • Immer noch mit Bezug auf 1, 2, 3A und 3B fährt das Verfahren 1000 mit Schritt 1004 fort, wobei eine Isolierstruktur 140 zwischen den Graten 122, 132, 134 und 138 ausgebildet wird. Die Isolierstruktur 140 dient als isolierende Schicht oder Isolierschicht zum Trennen von zwei aktiven Bereichen, die etwa Epitaxie 200 in den Graten 122, 132, 134 und 138 umfasst. Die Isolierstruktur 140 kann alle geeigneten Isoliermaterialien aufweisen, beispielsweise, aber nicht beschränkt auf, Siliciumoxid (SO2), Siliciumnitrid (SiN), Siliciumoxinitrid (SiON), Fluor-dotiertes Silikatglas, ein Low-k-Dielektrikum und eine Kombination davon. Wie hier verwendet, bezieht sich der Begriff ”Low-k-Dielektrikum” auf ein Material, das eine Dielektrizitätskonstante k hat, die kleiner als etwa 3,9 ist, was der k-Wert von SiO2 ist. Die Isolierstruktur 140 kann auch fließfähiges Material wie beispielsweise Silikat, Siloxan, Methylsilsesquioxan (MSQ), Wasserstoff-Silsesquioxan (HSQ), Perhydrosilazan (TCPS), Perhydropolysilazan (PSZ), ein Tetreaethylorthosilikat (TEOS) oder ein Silylamin wie Trisilylamin (TSA) umfassen.
  • Mit Bezug auf die 1, 2, 4A und 4B fährt das Verfahren 1000 mit Schritt 1006 fort, indem eine Gate-Oxidschicht 152 auf den Graten und eine Gate-Materialschicht 154 auf der Gate-Oxidschicht 152 abgeschieden wird. Die Gate-Oxidschicht 152 kann LaO, AlO, ZrO, TiO, SiO2, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTaO, (Ba, Sr)TiO3 (BST), AlO3, Si3N4, Oxynitride (SiON) oder andere geeignete Materialien umfassen. Währenddessen kann die Gate-Materialschicht 154 ein leitendes Material umfassen, etwa ein Metall (z. B. Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), ein Metallsilizid (z. B. Titansilizid, Kobaldsilizid, Nickelsilizid, Tantalsilizid), ein Metallnitrid (z. B. Titannitrid, Tantalnitrid), dotiertes polykristallines Silicium, andere leitende Materialien oder eine Kombination daraus. In einigen Ausführungsformen werden die Gate-Oxidschicht 152 und die Gate-Materialschicht 154 durch ein Abscheidungsverfahren wie chemische Gasphasenabscheidung (CVD) ausgebildet.
  • Mit Bezug auf die 1, 2, 5A und 5B fährt das Verfahren 1000 mit Schritt 1008 fort, in dem eine erste Hartmaskenschicht 162 auf der Gate-Materialschicht 154 und eine zweite Hartmaskenschicht 164 auf der ersten Hartmaskenschicht 162 abgeschieden wird. Die erste Hartmaskenschicht 164 und die zweite Hartmaskenschicht können das gleiche Material oder ein anderes Material umfassen, das aus SiC, SiCN, SiN, TaO, TiO2, SiO2, Si3N4, SiON, jedem geeigneten Material oder einer Kombination daraus ausgewählt ist. In einigen Ausführungsformen werden die ersten Hartmaskenschicht 162 und die zweite Hartmaskenschicht 164 durch ein Abscheideverfahren ausgebildet, etwa chemische Gasphasenabscheidung (CVD). In anderen Ausführungsformen kann die erste Hartmaskenschicht 162 eine mehrteilige Struktur aufweisen. In noch weiteren Ausführungsformen wird nur eine Hartmaskenschicht, etwa die erste Hartmaskenschicht 162 auf der Gate-Materialschicht 154 ausgebildet.
  • Mit Bezug auf die 1, 2 und 6A–6C fahrt das Verfahren 1000 mit Schritt 1010 fort, in dem die zweite Hartmaskenschicht 164, die erste Hartmaskenschicht 162 und die Gate-Materialschicht 154 geätzt werden, um Gate-Strukturen 170 und 171 mit zwei Kerbenmerkmalen auszubilden. Bevor das Ätzverfahren von Schritt 1006 ausgeführt wird, werden die erste Hartmaskenschicht 162 und die zweite Hartmaskenschicht 164 durch ein geeignetes Photolithographieverfahren strukturiert, um eine Struktur darauf auszubilden. Dann folgt ein Ätzverfahren, um die Gate-Strukturen 170 und 171 sowie eine erste Hartmaske 180 und eine zweite Hartmaske 190 auf den Gate-Strukturen 170 und 171 auszubilden.
  • Das Ätzverfahren kann Trockenätzen, Nassätzen, Plasmaätzen, reaktives Ionen-Ätzen, eine Kombination daraus oder andere geeignete Verfahren umfassen. Das Ätzgas, das in dem Ätzverfahren verwendet wird, kann HBr, CF4, CHF3, CH4, CH2F2, N2H2, BCl3, Cl2, N2, H2, O2, He, Ar und eine Kombination daraus umfassen. Damit die Gate-Struktur 170 in dem Zentralbereich 120 und die Gate-Struktur 171 in dem Randbereich 130 zwei Kerbenmerkmale mit einem gleichen Profil aufweisen können, müssen einige Ätzparameter eingestellt werden. Die Ätzparameter des Plasma-Trockenätzverfahrens umfassen Ätztemperatur, Ätzdruck, Leistung der Quelle, HF-Vorspannung, HF-Vorspannungsleistung, Gasstrom, Überätzzeit und andere geeignete Parameter. In der Ausführungsform ist der Gasstrom nicht einheitlich in einem Zentralbereich 120 und einem Randbereich 130. In der Ausführungsform liegt das Verhältnis des Gasstromes in dem Zentralbereich zu dem Gasstrom in dem Randbereich im Bereich zwischen etwa 0,2 und etwa 1. In einigen Ausführungsformen ist das Verhältnis kleiner als 0,2. Das heißt, dass der Gasstrom im Randbereich 130 größer als im Zentralbereich 120 ist, so dass eine Ätzrate der Gate-Materialschicht 154 im Randbereich 130 kleiner als im Zentralbereich 120 ist. Man beachte, dass eine höhere Ätzrate der Gate-Materialschicht 154 im Randbereich 130 die Unterätzbedingungen in dem Randbereich 130 bei der herkömmlichen Ätzmethode verbessert (d. h. dass der Gasstrom in dem Randbereich 130 und in dem Zentralbereich 120 gleich ist) und eine Sockeleinrichtung vermeidet, die dafür sorgen könnte, dass das Kurzschlussproblem auftritt.
  • Weiter können andere Parameter des Plasma-Trockenätzverfahrens das Ätzverfahren der Gate-Materialschicht 154 verbessern. In der Ausführungsform liegt der Ätzdruck im Bereich zwischen etwa 13 mTorr und etwa 20 mTorr. In einigen Ausführungsformen ist der Ätzdruck höher als etwa 20 mTorr oder niedriger als etwa 13 mTorr. In der Ausführungsform liegt die HF-Vorspannung im Bereich zwischen etwa 160 V und etwa 180 V. In einigen Ausführungsformen ist die HF-Vorspannung höher als etwa 180 V oder niedriger als etwa 160 V. In der Ausführungsform liegt die Überätzzeit im Bereich zwischen etwa 30 Sekunden und etwa 32 Sekunden. Indem diese Ätzparameter angewendet werden, können Unterätzbedingungen, die in dem Randbereich 130 im herkömmlichen Verfahren auftreten, verbessert werden, um die Sockeleinrichtung zu verhindern.
  • Zusätzlich können, indem Parameter eines Ätzverfahrens geeignet gewählt werden, die Gate-Strukturen 170 und 171 entweder in einem dichten Bereich oder einem Isolierbereich eines Zentralbereichs oder eines Randbereichs zwei Kerbenmerkmale in einem ersten Abschnitt und einem zweiten Abschnitt der Gate-Strukturen 170 bzw. 171 aufweisen.
  • Mit Bezug auf 6A weist die Gate-Struktur 170 in dem Zentralbereich 120 einen ersten Abschnitt 172 über dem Grat 122 und einen zweiten Abschnitt 174 auf, der mit Seitenwänden des Grats 122 überlappt. Das heißt, dass die Gate-Struktur 170 in zwei Teile getrennt ist, die mit einander verbunden sind. Und die untere Fläche des ersten Abschnitts 172 überlappt mit der oberen Fläche des zweiten Abschnitts 174. Das Kerbenmerkmal in dem ersten Abschnitt 172 umfasst eine Menge von Abständen, die eine erste Breite (W1) an einer oberen Fläche des ersten Abschnitts 172 und eine erste Höhe (H1) von einer ersten Oberfläche des ersten Abschnitts 172 zu dem Grat 122 haben. Auf der anderen Seite weist das Kerbenmerkmal in dem zweiten Abschnitt 174 eine Menge von Abständen auf, die eine zweite Breite (W2) an einer oberen Fläche des zweiten Abschnitts 174, eine dritte Breite (W3) an einer mittleren Position des zweiten Abschnitts 174, eine vierte Breite (W4) an einer unteren Fläche des zweiten Abschnitts 174, eine zweite Höhe (H2) von einer unteren Fläche des zweiten Abschnitts 174 zu dem Grat 122 und eine dritte Höhe (H3) von einer mittleren Position des zweiten Abschnitts 174 zu dem Grat 122 umfassen. Man beachte, dass jede Menge der oben erwähnten Abstände sich auf die zweite Breite (W2) bezieht und dass eine relative Position zwischen je zwei der Mengen von Abständen durch die erwähnten Definitionen der Menge von Abständen berechnet und ermittelt werden kann.
  • Mit Bezug auf 6C weist die Gate-Struktur 171 in dem Randbereich 130 einen ersten Abschnitt 173 über dem Grat 132 und einen zweiten Abschnitt 175 auf, der mit Seitenwänden des Grats 132 überlappt. Das heißt, dass die Gate-Struktur 171 in zwei Teile getrennt ist, die mit einander verbunden sind. Und die untere Fläche des ersten Abschnitts 173 überlappt mit der oberen Fläche des zweiten Abschnitts 175. Das Kerbenmerkmal in dem ersten Abschnitt 173 umfasst eine Menge von Abständen, die die erste Breite (W11) an einer oberen Fläche des ersten Abschnitts 173 und eine erste Höhe (H11) von einer oberen Fläche des ersten Abschnitts 173 zu dem Grat 132 umfasst. Auf der anderen Seite umfasst das Kerbenmerkmal in dem zweiten Abschnitt 175 eine Menge von Abständen, die eine zweite Breite (W12) an einer oberen Fläche des zweiten Abschnitts 175, eine dritte Breite (W13) an einer mittleren Position des zweiten Abschnitts 175, eine vierte Breite (W14) an einer unteren Fläche des zweiten Abschnitts 175, eine zweite Höhe (H12) von einer unteren Fläche des zweiten Abschnitts 175 zu dem Grat 132 und eine dritte Höhe (H13) von einer mittleren Position des zweiten Abschnitts 175 zu dem Grat 132 umfasst.
  • In der Ausführungsform weisen die Gate-Struktur 170 und die Gate-Struktur 171 das Kerbenmerkmal mit dem gleichen Profil (oder der gleichen Menge von Abständen) in den ersten Abschnitten 172 bzw. 173 und dem zweiten Abschnitten 174 bzw. 175 auf. Weiter kann die Menge der oben erwähnten Kerbenmerkmale der Gate-Strukturen 170 und 171 im Vergleich mit einem vorbestimmten Kriterium verwendet werden, um einen Qualitätsstandard zu erhalten, der mit den elektrischen Eigenschaften der FinFET-Vorrichtung zusammen hängt, was weiter unten beschrieben wird.
  • Mit Bezug auf die 1, 2 und 7A–7C fährt das Verfahren 1000 mit Schritt 1002 fort, in dem eine Epitaxie 200 in den Graten 122 bzw. 132 ausgebildet wird. Die Epitaxie 200 kann ausgebildet werden, indem eine Kristallstruktur (nicht gezeigt) in einer Vertiefung der Grate 122 und 132 ausgebildet wird. Wie in 7A gezeigt ist, gibt es einen Abstand D1 zwischen der Epitaxie 200 und dem zweiten Abschnitt 174 der Gate-Struktur 170 und einen Abstand D2 zwischen der Epitaxie 200 und dem ersten Abschnitt 172 der Gate-Struktur 170. Auf der anderen Seite gibt es, wie in 7C gezeigt ist, einen Abstand D11 zwischen der Epitaxie 200 und dem zweiten Abschnitt 175 der Gate-Struktur 171 und einen Abstand D12 zwischen der Epitaxie 200 und dem ersten Abschnitt 173 der Gate-Struktur 171. Die Abstände D1, D2, D11 und D12 sollten präzise eingerichtet werden, um zu verhindern, dass Kurzschlüsse auftreten. In der Ausführungsform kann das Kerbenmerkmal in den zweiten Abschnitten 174 und 175 der Gate-Strukturen 170 und 171 für größere Abstände D1 und D11 sorgen, so dass das Verfahrensfenster vergrößert werden und die Stabilität einer Halbleitervorrichtung erhöht werden kann. Weiter kann ein Kerbenmerkmal in den ersten Abschnitten 172 und 173 der Gate-Strukturen 170 und 171 auch für größere Abstände D2 und D12 sorgen, so dass ein Problem mit Kurzschlüssen durch eine Sockeleinrichtung auch vermieden werden kann.
  • In anderen Ausführungsformen können, wie in 8 gezeigt ist, Gate-Strukturen andere Breiten haben, so dass andere Kanallängen unter Gate-Strukturen für bestimmte Designanforderungen ausgebildet werden können. Wie in 8 gezeigt ist, werden Gate-Strukturen, die ein Kurzkanal-Gate 770, ein Mittelkanal-Gate 870 und ein Langkanal-Gate 970 aufweisen, auf einem Grat 822 und einer Gate-Oxidschicht 852 ausgebildet. Zusätzlich umfasst jede der Gate-Strukturen 770, 870 und 970 eine erste Hartmaske 780, 880 bzw. 980 und eine zweite Hartmaske 790, 890 bzw. 990. Indem das Ätzverfahren mit den oben erwähnten bestimmten Ätzparametern verwendet wird, können das Kurzkanal-Gate 770, das Mittelkanal-Gate 870 und das Langkanal-Gate 970 zwei Kerbenmerkmale mit dem gleichen Profil aufweisen. Genauer ist eine Differenz zwischen jedem der Menge der Abstände der oben in 6 erwähnten Kerbenmerkmale im Kurzkanal-Gate 770, Mittelkanal-Gate 870 und Langkanal-Gate 970 gleich groß. Die Differenz zwischen einer ersten Breite (W771) und einer zweiten Breite (W772) des Kurzkanal-Gates 770 ist beispielsweise gleich der Differenz zwischen einer ersten Breite (W871) und einer zweiten Breite (W872) des Mittelkanal-Gates 870. Und die Differenz zwischen einer zweiten Breite (W772) und einer dritten Breite (W773) des Kurzkanal-Gates 770 ist gleich der Differenz zwischen einer zweiten Breite (W872) und einer dritten Breite (W873) des Mittelkanal-Gates 870. Zudem ist die Differenz zwischen einer zweiten Breite (W872) und einer dritten Breite (W783) des Mittelkanal-Gates 870 gleich der Differenz zwischen einer zweiten Breite (W972) und einer dritten Breite (W973) des Langkanal-Gates 970. Und die Differenz zwischen einer ersten Breite (W871) und einer zweiten Breite (W872) des Mittelkanal-Gates 870 ist gleich der Differenz zwischen einer ersten Breite (W971) und einer zweiten Breite (W972) des Langkanal-Gates 970. So kann das oben erwähnte Ätzverfahren mit bestimmten Parametern verwendet werden, um die gleichen Differenzen zwischen zwei Abständen der Menge von Abständen auszubilden, wenn Gate-Strukturen mit unterschiedlichen Gatebreiten verglichen werden.
  • Man beziehe sich jetzt auf 9, die ein beispielhaftes Flussdiagramm zur Kontrolle der Qualität einer FinFET-Vorrichtung nach einer Ausführungsform der vorliegenden Offenbarung ist. Das Flussdiagramm zeigt nur einen relevanten Teil des gesamten Herstellungsverfahrens. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Vorgängen, die in 9 gezeigt sind, vorgesehen sein können und dass einige der unten beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt werden oder fehlen können. Die Reihenfolge der Vorgänge/Verfahren können vertauscht werden.
  • Mit Bezug auf 9 beginnt das Verfahren 2000 zur Kontrolle der Qualität einer FinFET-Vorrichtung bei Schritt 2002, in dem eine FinFET-Vorrichtung bereitgestellt wird, die eine Gate-Struktur umfasst, die ein Kerbenmerkmal aufweist. Die FinFET-Vorrichtung kann durch das Herstellungsverfahren 100 bereitgestellt werden, das oben in 1 erwähnt wurde. Alternativ kann die FinFET-Vorrichtung durch andere Ausführungsformen erhalten werden. Das hier beschriebene Verfahren 2000 bezieht sich nur auf ein Kontrollverfahren ohne Berücksichtigung einer Quelle der FinFET-Vorrichtung.
  • Mit Bezug auf 9 fährt das Verfahren 2000 mit Schritt 2004 fort, in dem ein Profil des Kerbenmerkmals in der Gate-Struktur gemessen wird. Das Messverfahren des Profils des Kerbenmerkmals kann eine Inline-Inspektion sein. Das Messverfahren kann ein TEM-Verfahren, das das Schneiden des Substrats umfasst, das das Kerbenmerkmal umfasst, und dann das Ausführen einer Elektronenmikroskop-Abtastung verwenden, um das Profil des Kerbenmerkmals zu messen. Indem ein TEM-Schnittbild des Kerbenmerkmals aufgenommen wird, kann jeder Abstand der Menge von Abständen, die oben in 6 erwähnt sind, direkt und genau erhalten werden. Alternativ kann das Messverfahren eine optische Inspektion der Strukturbreite (OCD) verwenden. Das OCD-Messverfahren umfasst das Bestrahlen eines Kerbenmerkmals mit einer eingehenden elektromagnetischen Welle, das Empfangen einer abgestrahlten elektromagnetischen Welle von dem Kerbenmerkmal nach einer Wechselwirkung zwischen der einfallenden elektromagnetischen Welle und dem Kerbenmerkmal und das Erhalten des Profits des Kerbenmerkmals durch Berechnung einer Polarisationsänderung zwischen der einfallenden elektromagnetischen Welle und der abgestrahlten elektromagnetischen Welle. Die OCD-Inspektion kann verwendet werden, um eine zerstörungsfreie Messung zum Ermitteln des Abstands der oben erwähnten Menge von Abständen bereitzustellen.
  • Mit Bezug auf 9 fährt das Verfahren 2000 mit Schritt 2006 fort, in dem das Profil des Kerbenmerkmals mit einem vorbestimmten Kriterium zum Ermitteln der Qualität der FinFET-Vorrichtung verglichen wird. Nachdem das Profil und jeder Abstand einer Menge von Abständen, die oben in 6A erwähnt wurden, durch das Verfahren ermittelt wurden, das in Schritt 2004 beschrieben wurde, wird der Abstand in der Menge von Abständen des Kerbenmerkmals mit einem vorbestimmten Kriterium verglichen. Es sollte erwähnt werden, dass jeder Abstand der Menge von Abständen des Kerbenmerkmals in 6A verwendet wird, um das vorbestimmte Kriterium leicht und klar zu untersuchen. Das vorbestimmte Kriterium umfasst die folgenden Bedingungen: die erste Breite (W1) ist größer als die zweite Breite (W2); die zweite Breite (W2) ist größer als die dritte Breite (W3), wobei die Differenz zwischen der zweiten Breite (W2) und der dritten Breite (W3) im Bereich zwischen etwa 0,001 nm und etwa 15 nm liegt; und die erste Höhe (H1) ist größer als die zweite Höhe (H2), wobei die zweite Höhe (H2) im Bereich zwischen etwa 0,001 nm und etwa 50 nm liegt. Da die dritte Höhe (H3) halb so groß wie die zweite Höhe (H2) ist, liegt die dritte Höhe (H3) im Bereich zwischen etwa 0,001 und etwa 25 nm. Man beachte, dass die vierte Breite (W4) in dem vorbestimmten Kriterium nicht beschränkt ist, so dass eine vierte Breite (W4) größer als die dritte Breite (W3) oder kleiner als die dritte Breite (W3) sein kann. In der Ausführungsform umfasst der zweite Abschnitt 174 glatte Seitenwände mit einer gleichen Steigung, so dass die vierte Breite (W4) kleiner als die dritte Breite (W3) ist. Man beachte, dass das Kriterium auf die Kerbenmerkmale aller Gate-Strukturen in einer FinFET-Vorrichtung angewendet wird. Man beachte, dass ein halber oberer Teil des zweiten Abschnitts 174 ein bestimmtes Profil hat, das eine zweite Breite (W2), eine dritte Breite (W3) und eine dritte Höhe (H3) hat, wie in 6A gezeigt ist. Weiter hat der zweite Abschnitt 174 eine Steigung auf einer seiner Seitenwände. Die Steigung ist als Verhältnis der dritten Höhe (H3) zu einer Differenz zwischen der zweiten Breite (W2) und der dritten Breite (W3) definiert und eine positive Steigung entspricht einer Steigung, bei der der zweite Abschnitt 174 eine zweite Breite (W2) hat, die größer als die dritte Breite (W3) ist, während eine negative Steigung dem entspricht, dass der zweite Abschnitts 174 eine zweite Breite (W2) hat, die kleiner als die dritte Breite (W3) ist. In der Ausführungsform liegt die Steigung im Bereich zwischen 0,000067 und 25000. In einigen Ausführungsformen liegt die Steigung im Bereich zwischen 0,067 und 25. Indem die Steigung des zweiten Abschnitts 174 der Gate-Struktur 170 eingerichtet wird, arbeitet die Gate-Struktur 170 normal und besteht einen WAT (Wafer Acceptance Test).
  • Weiter erreichen, nachdem der Abstand der Menge von Abständen des Kerbenmerkmals das oben erwähnte vorbestimmte Kriterium erfüllt, Elemente eines folgenden Wafer-Acceptance-Tests (WAT) auch einen vorbestimmten Richtwert, was dafür sorgt, dass elektrische Eigenschaften und die Stabilität einer FinFET-Vorrichtung gut oder annehmbar sind. Die Elemente eines WATs im Zusammenhang mit einer Gate-Struktur können Rc, Cgd, Cgg, Rg, Drain-Induced Barrier Lowering (DIBL) und andere Testelemente umfassen.
  • Wie oben erwähnt, ist ein Verfahren zum Ausbilden von Gate-Strukturen, die zwei Kerbenmerkmale mit einem gleichen Profil haben, sehr wichtig, um die elektrische Leistungsfähigkeit und Stabilität einer Halbleitervorrichtung zu verbessern. Es ist bekannt, dass herkömmliche Verfahren zum Ätzen einer Gate-Materialschicht, um Gate-Strukturen auszubilden, zu nicht steuerbaren Abmessungen in Gate-Strukturen führen können, die in verschiedenen Bereichen (z. B. Zentral/Randbereichen oder dichten/Isolierbereichen) eines Substrats liegen. Die nicht steuerbare Abmessung einer Gate-Struktur kann zu Fehlern führen, etwa Kurzschlüssen, die durch eine Sockeleinrichtung einer Gate-Struktur in einigen unterätzten Gate-Strukturen hervorgerufen werden. Daher wird ein Verfahren benötigt, um die Steuerung der Abmessungen von Gate-Strukturen zu verbessern, um zu verhindern, dass Kurzschlüsse auftreten.
  • Ein Verfahren, das nach den Ausführungsformen offenbart ist, um das oben beschriebene Problem der Steuerung von Abmessungen von Gate-Strukturen während eines Ätzverfahrens einer Gate-Materialschicht zu lösen, sieht verschiedene Gasflüsse in einem Zentralbereich und einem Randbereich eines Substrats und das Einstellen von Ätzparametern wie Ätzdruck, Vorspannungsleistung und Überätzzeit vor. Indem ein Gasstrom und andere Ätzparameter geeignet eingestellt werden, weisen alle ausgebildeten Gate-Strukturen zwei Kerbenmerkmale mit einem gleichen Profil auf. Weiter weisen Gate-Strukturen mit unterschiedlichen Gate-Breiten auch zwei Kerbenmerkmale mit einer gleichen Differenz zwischen jedem Abstand einer Menge von Abständen des Kerbenmerkmals auf. Zusätzlich steht die Menge von Abständen des Kerbenmerkmals mit Elementen eines Wafer Acceptance Tests (WAT) in Verbindung. Mit anderen Worten kann eine Menge von Abständen der Kerbenmerkmale Information zum Ermitteln der Qualität einer FinFET-Vorrichtung liefern. Das heißt, dass sobald die Abstände der Menge von Abständen des Kerbenmerkmals ein vorbestimmtes Kriterium erfüllen, die entsprechenden Ergebnisse eines WATs gut und annehmbar werden. Zusammengefasst kann das Verfahren der Offenbarung zwei Kerbenmerkmale mit einem gleichen Profil in allen Gate-Strukturen ausbilden. Und das Profil (oder die Menge von Abständen) der Kerbenmerkmale erfüllt jeweils ein vorbestimmtes Kriterium, so dass eine gute Qualität einer FinFET-Vorrichtung erreicht werden kann.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist ein Verfahren zum Ausbilden einer FinFET-Vorrichtung vorgesehen, das Folgendes umfasst: Ausbilden mehrerer Grate, die auf einem Substrat liegen; Abscheiden einer Gate-Schicht auf den Graten; und Ätzen der Gate-Schicht durch Plasmaätzen mit einem Ätzgas, um ein Gate auszubilden, das zwei Kerbenmerkmale in einem ersten Abschnitt über dem Grat und in einem zweiten Abschnitt aufweist, der mit Seitenwänden des Grats überlappt. Das Substrat hat einen Zentralbereich und einen Randbereich. Das Ätzgas während des Plasmaätzens wird mit einem Verhältnis der Strömungsrate in einem Zentralbereich zur Strömungsrate in einem Randbereich im Bereich zwischen 0,2 und 1 zugeführt.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist ein Verfahren zur Kontrolle der Qualität einer FinFET-Vorrichtung vorgesehen, das Folgendes umfasst: Bereitstellen der FinFET-Vorrichtung, die einen Grat, der auf einem Substrat liegt, und eine Gate-Struktur aufweist, die ein Kerbenmerkmal in einem Abschnitt aufweist, der mit Seitenwänden des Grats überlappt; Messen eines Profils des Kerbenmerkmals; und Ermitteln der Qualität der FinFET-Vorrichtung durch das Vergleichen des Profils des Kerbenmerkmals mit einem vorbestimmten Kriterium.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine FinFET-Vorrichtung ein Substrat, einen Grat, der auf dem Substrat liegt, und eine Gate-Struktur, die zwei Kerbenmerkmale aufweist. Die beiden Kerbenmerkmale liegen in einem ersten Abschnitt über dem Grat und einem zweiten Abschnitt, der mit Seitenwänden des Grats überlappt. Ein Profil der Kerbenmerkmale umfasst Folgendes: eine erste Breite in einer oberen Fläche des ersten Abschnitts; eine zweite Breite in einer oberen Fläche des zweiten Abschnitts; eine dritte Breite an einer mittleren Position des zweiten Abschnitts; eine vierte Breite an einer unteren Fläche des zweiten Abschnitts; eine erste Höhe von der ersten Breite zu der zweiten Breite; eine zweite Höhe von der zweiten Breite zu der dritten Breite; und eine dritte Höhe von der dritten Breite zu der vierten Breite, wobei die dritte Breite kleiner als die zweite Breite ist und eine Differenz zwischen der dritten Breite und der zweiten Breite im Bereich zwischen 0,001 nm und 25 nm liegt und die zweite Höhe im Bereich zwischen 0,001 nm und 25 nm liegt.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Ausbilden einer FinFET-Vorrichtung, das Folgendes umfasst: Ausbilden mehrerer Grate, die auf einem Substrat liegen, das einen Zentralbereich und einen Randbereich aufweist; Abscheiden einer Gate-Schicht auf den Graten; und Plasmaätzen der Gate-Schicht mit einem Ätzgas, um ein Gate auszubilden, das zwei Kerbenmerkmale in einem ersten Abschnitt über dem Grat und in einem zweiten Abschnitt aufweist, der Seitenwände des Grates überlappt, wobei das Ätzgas in einem Verhältnis der Strömungsrate im Zentralbereich zur Strömungsrate in dem Randbereich zwischen 0,2 und 1 eingeführt wird.
  2. Verfahren nach Anspruch 1, wobei das Plasmaätzen ausgeführt wird, indem das Ätzgas bei einem Druck zwischen 13 mTorr und 20 mTorr eingeleitet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Plasmaätzen ausgeführt wird, indem eine HF-Vorspannung im Bereich zwischen etwa 160 V und 180 V angelegt wird.
  4. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Plasmaätzen ausgeführt wird, indem eine Überätzzeit im Bereich zwischen 30s und 32s angewendet wird.
  5. Verfahren nach einem der vorangegangen Ansprüche, wobei das Ätzgas aus einer Gruppe ausgewählt ist, die aus HBr, CF4, CHF3, CH4, CH2F2, N2H2, BCl3, Cl2, N2, H2, O2, He, Ar und einer Kombination daraus besteht.
  6. Verfahren zur Kontrolle der Qualität einer FinFET-Vorrichtung, das Folgendes umfasst: Bereitstellen der FinFET-Vorrichtung, die einen Grat, der auf einem Substrat liegt, und eine Gate-Struktur aufweist, die ein Kerbenmerkmal in einem Abschnitt aufweist, der Seitenwände des Grats überlappt; Messen eines Profits des Kerbenmerkmals; und Ermitteln der Qualität der FinFET-Vorrichtung durch das Vergleichen des Profils des Kerbenmerkmals mit einem vorbestimmten Kriterium.
  7. Verfahren nach Anspruch 6, wobei das Messen des Profils des Kerbenmerkmals Folgendes umfasst: Schneiden der FinFET-Vorrichtung, die das Kerbenmerkmal umfasst; und Ausführen einer Elektronenmikroskop-Abtastung, um das Profil des Kerbenmerkmals zu ermitteln.
  8. Verfahren nach Anspruch 6 oder 7, wobei das Messen des Profils des Kerbenmerkmals Folgendes umfasst: Bestrahlen des Kerbenmerkmals mit einer einfallenden elektromagnetischen Welle; Empfangen einer abgestrahlten elektromagnetischen Welle von dem Kerbenmerkmal nach einer Wechselwirkung zwischen der einfallenden elektromagnetischen Welle und dem Kerbenmerkmal; und Ermitteln des Profils des Kerbenmerkmals durch das Berechnen einer Polarisationsänderung zwischen der einfallenden elektromagnetischen Welle und der abgestrahlten elektromagnetischen Welle.
  9. Verfahren nach einem der Ansprüche 6 bis 8, wobei das Messen des Profils des Kerbenmerkmals aus dem Messen einer Menge von Abständen besteht, die Folgendes umfasst: eine erste Breite an einer oberen Fläche des Abschnitts; eine zweite Breite an einer mittleren Position des Abschnitts; und eine erste Höhe von der ersten Breite zu der dritten Breite.
  10. Verfahren nach Anspruch 9, wobei das Ermitteln der Qualität der FinFET-Vorrichtung aus dem Vergleichen des Profils des Kerbenmerkmals mit einem vorbestimmten Kriterium besteht, das Folgendes umfasst: die erste Breite ist größer als die zweite Breite, wobei eine Differenz zwischen der ersten Breite und der zweiten Breite im Bereich zwischen 0,001 nm und 15 nm liegt; und die erste Höhe liegt im Bereich zwischen 0,001 nm und 25 nm.
  11. FinFET-Vorrichtung, die Folgendes umfasst: einen Grat, der auf einem Substrat liegt; und eine Gate-Struktur, die zwei Kerbenmerkmale jeweils in einem ersten Abschnitt über dem Grat und einem zweiten Abschnitt umfasst, der Seitenwände des Grats überlappt, wobei ein Profil der beiden Kerbenmerkmale Folgendes umfasst: eine erste Breite an einer oberen Fläche des ersten Abschnitts; eine zweite Breite an einer oberen Fläche des zweiten Abschnitts; eine dritte Breite an einer mittleren Position des zweiten Abschnitts; eine vierte Breite an einer unteren Fläche des zweiten Abschnitts; eine erste Höhe von der ersten Breite zu der zweiten Breite; eine zweite Höhe von der zweiten Breite zu der dritten Breite; und eine dritte Höhe von der dritten Breite zu der vierten Breite, wobei die dritte Breite kleiner als die zweite Breite ist und eine Differenz zwischen der dritten Breite und der zweiten Breite im Bereich zwischen 0,001 nm und 25 nm liegt und die zweite Höhe im Bereich zwischen 0,001 nm und 25 nm liegt.
  12. FinFET-Vorrichtung nach Anspruch 11, wobei die erste Höhe größer als die Kombination der zweiten Höhe und der dritten Höhe ist.
  13. FinFET-Vorrichtung nach Anspruch 11 oder 12, wobei die dritte Höhe im Bereich zwischen 0,001 nm und 25 nm liegt.
  14. FinFET-Vorrichtung nach einem der Ansprüche 11 bis 13, wobei die erste Breite größer als die zweite Breite ist.
  15. FinFET-Vorrichtung nach einem der Ansprüche 11 bis 14, wobei die Gate-Struktur eine Gate-Oxidschicht und eine Gate-Elektrode aufweist.
  16. FinFET-Vorrichtung nach Anspruch 15, wobei die Gate-Oxidschicht ein Material umfasst, das aus einer Gruppe ausgewählt ist, die aus Hafniumoxid, Titannitrid, Siliciumdioxid, Siliciumnitrid, Siliciumoxinitrid und einer Kombination daraus besteht.
  17. FinFET-Vorrichtung nach Anspruch 15 oder 16, wobei die Gate-Elektrode ein Material umfasst, das aus einer Gruppe ausgewählt ist, die aus polykristallinem Silicium (Poly-Si), polykristallinem Silicium-Germanium (Poly-SiGe), Siliciumnitrid und einer Kombination daraus besteht.
  18. FinFET-Vorrichtung nach einem der Ansprüche 11 bis 17, die weiter eine Hartmaske auf der Gate-Struktur umfasst.
  19. FinFET-Vorrichtung nach Anspruch 18, wobei die Hartmaske ein Material umfasst, das aus einer Gruppe ausgewählt ist, die aus SiC, SiCN, SiN, TaO, TiO2, SiO2, Si3N4, SiON und einer Kombination daraus besteht.
  20. FinFET-Vorrichtung nach Anspruch 18 oder 19, wobei die Hartmaske eine Zweischichtstruktur aufweist.
DE102016103773.7A 2015-10-20 2016-03-03 FinFET-Vorrichtung und Verfahren zum Ausbilden und Kontrollieren ihrer Qualität Pending DE102016103773A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562244087P 2015-10-20 2015-10-20
US62/244,087 2015-10-20
US15/002,287 2016-01-20
US15/002,287 US10096712B2 (en) 2015-10-20 2016-01-20 FinFET device and method of forming and monitoring quality of the same

Publications (1)

Publication Number Publication Date
DE102016103773A1 true DE102016103773A1 (de) 2017-04-20

Family

ID=58456658

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016103773.7A Pending DE102016103773A1 (de) 2015-10-20 2016-03-03 FinFET-Vorrichtung und Verfahren zum Ausbilden und Kontrollieren ihrer Qualität

Country Status (1)

Country Link
DE (1) DE102016103773A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018113799A1 (de) * 2018-05-29 2019-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung einer Gate-Struktur für eine Transistorvorrichtung

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018113799A1 (de) * 2018-05-29 2019-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung einer Gate-Struktur für eine Transistorvorrichtung
US10515955B1 (en) 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
DE102018113799B4 (de) 2018-05-29 2020-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-Strukturen für Transistorvorrichtungen und deren Bildung
US11127741B2 (en) 2018-05-29 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US11133307B2 (en) 2018-05-29 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with locally thinned gate structures and having different distances therebetween

Similar Documents

Publication Publication Date Title
DE102020100101B4 (de) Verfahren zum ausbilden einer halbleitervorrichtungsstruktur
DE102016115984B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
US11522084B2 (en) FinFET device and method of forming and monitoring quality of the same
DE102014203524B4 (de) Verfahren zum Ausbilden von defektarmen Ersatzflossen für ein FinFET-Halbleiterbauelement sowie daraus resultierende Bauelemente
DE102012217491B4 (de) Transistor, verfahren zur herstellung eines transistors und verfahren zurverringerung der parasitären kapazität in einem multi-gate-feldeffekttransistor
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102017117971B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102016114869A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102013103812B4 (de) Halbleiterbauteil mit Verbindungen über mehrere Ebenen sowie Verfahren zur Ausbildung desselben
DE102015108690A1 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE102017123334A1 (de) Gatestapel für i/o-vorrichtungen mit gestapeltem finnenkanal und nanodrahtkanal-kernvorrichtungen
DE102017103674A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Mehrschicht-Kanalstruktur
DE102018100297A1 (de) FinFET-Bauelemente mit eingebetteten Luftspalten und ihre Fertigung
DE102016114923B4 (de) Halbleiter-Bauelement und ein Verfahren zu dessen Herstellung
DE102019127997B4 (de) Verfahren zum herstellen von halbleitervorrichtungen mit gate-trenn-plugs und halbleitervorrichtungen
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102017120141A1 (de) Halbleiter-Testvorrichtung und Herstellungsverfahren dafür
DE112016001414B4 (de) Halbleiterstruktur und Prozess
DE102017128047B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102018206438B4 (de) Verfahren zur Herstellung von Kontaktstrukturen
DE102016103773A1 (de) FinFET-Vorrichtung und Verfahren zum Ausbilden und Kontrollieren ihrer Qualität
DE102022101498A1 (de) Verfahren zum herstellen einer halbleitervorrichtung sowie eine halbleitervorrichtung
DE102017116224A1 (de) Metall-Gate-Struktur und zugehörige Verfahren
DE102019206975B4 (de) FinFET-Vorrichtung und Verfahren zur Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication