CN110544622A - 制造半导体装置的方法和形成套刻键图案的方法 - Google Patents

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Abstract

提供一种制造半导体装置的方法和一种形成套刻键图案的方法。所述制造半导体装置的方法包括提供包括第一区域和第二区域的基底。所述方法包括在基底上形成第一层。第一层具有在第一区域上的第一孔和在第二区域上的第二孔。所述方法包括在第一孔和第二孔中形成第二层。所述方法包括在基底的第二区域上形成掩模图案。所述方法包括对第二层进行抛光，以在第一孔中形成图案并且在第二孔中形成套刻键图案。套刻键图案的顶表面比第一孔中的图案的顶表面更远离基底。

Description

制造半导体装置的方法和形成套刻键图案的方法
本申请要求于2018年5月28日在韩国知识产权局提交的第10-2018-0060623号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用而全部包含于此。
技术领域
本发明构思的示例性实施例涉及一种半导体装置，更具体地，涉及一种制造半导体装置的方法。
背景技术
通常，为了制造半导体装置，在半导体基底(例如，半导体晶圆)上形成特定的材料层，然后执行光刻工艺以形成期望的图案。可以实施光刻工艺以在半导体基底上在预定层上形成光致抗蚀剂层。掩模可以用于对光致抗蚀剂层曝光和显影以形成光致抗蚀剂图案，然后可以利用光致抗蚀剂图案蚀刻预定层以形成图案。曝光工艺会是决定半导体装置的制造工艺的精度的因素。
在半导体装置的制造工艺中，可以利用套刻键图案重复地执行光刻工艺，以使当前工艺中将形成的新图案与先前工艺中已经形成的旧图案对准。然而，随着制造工艺继续制造半导体装置，套刻键图案的高度会减小，以致曝光装置无法从套刻键图案读取或检测光信号，这会导致曝光工艺的可靠性降低。
发明内容
本发明构思的示例性实施例提供一种具有提高的可靠性的制造半导体装置的方法。
根据本发明构思的示例性实施例，一种制造半导体装置的方法包括提供包括第一区域和第二区域的基底。所述方法包括在基底上形成第一层。第一层具有在第一区域上的第一孔和在第二区域上的第二孔。所述方法包括在第一孔和第二孔中形成第二层。所述方法包括在基底的第二区域上形成掩模图案。所述方法包括对第二层进行抛光，以在第一孔中形成图案并且在第二孔中形成套刻键图案。套刻键图案的顶表面比第一孔中的图案的顶表面更远离基底。
根据本发明构思的示例性实施例，制造半导体装置的方法包括提供包括第一区域和第二区域的基底。所述方法包括在基底上形成第一介电层。第一介电层具有在第一区域上的第一沟槽以及在第二区域上的孔。所述方法包括在第一介电层的顶表面、第一沟槽的内表面和孔的内表面中的每者上顺序地形成电极层、间隔件层和第二介电层。所述方法包括在基底的第二区域上形成第一掩模图案。所述方法包括对第二介电层、间隔件层和电极层进行抛光，以在第一沟槽中形成电极结构和电极结构上的第一介电图案，并在孔中形成虚设电极结构和虚设电极结构上的第二介电图案。第二介电图案的顶表面比第一介电图案的顶表面更远离基底。
根据本发明构思的示例性实施例，形成套刻键图案的方法包括提供基底并在基底上形成第一层。所述方法包括在第一层中形成第一孔和与第一孔间隔开的第二孔。所述方法包括在基底上在第一孔和第二孔中形成第二层。第二层形成为在第二孔的与基底相对的上端上方延伸。所述方法包括对第二层进行抛光，以在第二孔的上端上方形成套刻键图案。所述方法包括在套刻键图案上形成掩模图案。
附图说明
通过参照附图详细地描述发明构思的示例性实施例，发明构思的上述和其它特征将变得更加清楚，在附图中：
图1是根据本发明构思的示例性实施例的半导体晶圆的平面图；
图2A、图2B和图2C是沿图1的线I-I'截取的根据本发明构思的示例性实施例的制造半导体装置的方法的剖视图；
图3、图5、图7、图10、图13和图17是根据本发明构思的示例性实施例的制造半导体装置的方法的平面图；
图4、图6、图8、图9、图11、图12、图14、图15、图16和图18是沿图3、图5、图7、图10、图13和图17的线II-II'截取的根据本发明构思的示例性实施例的制造半导体装置的方法的剖视图。
具体实施方式
图1是根据本发明构思的示例性实施例的半导体晶圆的平面图。
参照图1，半导体晶圆1可以包括第一区域10和第二区域20。第一区域10可以在彼此相交的第一方向X和第二方向Y上彼此间隔开。第二区域20可以限定第一区域10。第二区域20可以包括在第一方向X上延伸的第一部分20a和在第二方向Y上延伸的第二部分20b。在这里，半导体晶圆1可以被可互换地称为“基底”或“半导体基底”。作为示例，第一方向X可以垂直于第二方向Y。第一方向X和第二方向Y可以限定半导体晶圆1延伸所沿的平面。第三方向Z可以垂直于第一方向X和第二方向Y。因此，第三方向Z可以与在第一方向X和第二方向Y上延伸的平面正交。
在本发明构思的示例性实施例中，第一区域10可以是器件区域。晶体管和/或半导体存储器器件可以设置在半导体晶圆1的第一区域10上。在本发明构思的示例性实施例中，在本发明构思的示例性实施例中，第二区域20可以是划道(scribe lane，也被称为划线)区域。套刻键图案30可以设置在半导体晶圆1的第二区域20上。套刻键图案30可以设置为多个。多个套刻键图案30可以设置在半导体晶圆1的第一部分20a和第二部分20b上。
图2A、图2B和图2C是沿图1的线I-I'截取的根据本发明构思的示例性实施例的制造半导体装置的方法的剖视图。
参照图2A，可以在半导体晶圆1上形成第一层101。例如，半导体晶圆1可以是或者可以包括包含硅、锗或硅-锗的半导体晶圆、绝缘体上硅(SOI)晶圆或者绝缘体上锗(GOI)晶圆。第一层101可以具有第一孔103和第二孔105。第一孔103可以形成在半导体晶圆1的第一区域10中的每个上，第二孔105可以形成在半导体晶圆1的第二区域20上。第一孔103和第二孔105可以分别在第一方向X上具有宽度W1和宽度W2，宽度W1可以小于宽度W2(W1<W2)。第一层101可以包括例如氧化硅层或氮化硅层。第一孔103和/或第二孔105可以沿第三方向Z形成以暴露半导体晶圆1的在第三方向Z上的上表面。
可以在第一层101上形成第二层107。第二层107可以形成在第一孔103和/或第二孔105中。第二层107可以填充第一孔103和第二孔105，并且可以形成在第一层101的顶表面上。第二层107可以在其形成时基本覆盖第一层101的顶表面。第二层107可以包括例如氧化硅层、氮化硅层或导电层(例如，TiN)。可以在半导体晶圆1的第二区域20上在第二层107上形成掩模图案109。掩模图案109可以设置在第二层107的部分A上。部分A可以填充第二孔105。掩模图案109可以包括相对于第一层101和第二层107具有蚀刻选择性的材料。掩模图案109可以包括碳基材料并且可以包括例如光致抗蚀剂图案。
参照图2B，可以执行蚀刻工艺以蚀刻由掩模图案109暴露的第二层107，结果，可以在第一孔103中形成图案110并且可以在第二孔105中形成套刻键图案120。蚀刻工艺可以是例如化学机械抛光(CMP)工艺。化学机械抛光工艺可以持续到第一层101的顶表面被暴露为止。根据本发明构思的示例性实施例，掩模图案109可以具有相对小的厚度，因此，可以通过抛光垫和在抛光垫与第二层107之间提供的浆料对由掩模图案109暴露的第二层107进行抛光，而不受掩模图案109的影响。掩模图案109可以保护第二层107的一部分(见图2A的A)在蚀刻工艺期间不被蚀刻，因此，套刻键图案120可以具有与第二层107的未经受蚀刻工艺的部分A的顶表面的水平处于基本同一水平的顶表面。套刻键图案120的顶表面可以位于比图案110的顶表面的水平高的水平处。因此，套刻键图案120的顶表面可以比图案110的顶表面更远离基底。图案110的顶表面可以与第一层101的顶表面共面。在蚀刻工艺后，掩模图案109可以保留在套刻键图案120的顶表面上。
根据本发明构思的示例性实施例，可以在形成有套刻键图案120的位置上形成掩模图案109，然后可以防止套刻键图案120的高度在抛光工艺期间减小。
参照图2C，可以去除掩模图案109以暴露套刻键图案120的顶表面。在去除掩模图案109期间，可以不去除第一层101、图案110和套刻键图案120，第一层101、图案110和套刻键图案120相对于掩模图案109具有蚀刻选择性。可以通过灰化工艺和/或剥离工艺去除掩模图案109。在本发明构思的示例性实施例中，在蚀刻工艺后，可以将氢氟酸(HF)用于执行去除从蚀刻工艺产生的杂质的清洗工艺。在这种情况下，可以省略灰化工艺和/或剥离工艺。
根据本发明构思的示例性实施例，形成套刻键图案的方法可以包括提供基底(例如，半导体晶圆1)以及在基底上形成第一层101。该方法可以包括在第一层101中形成第一孔(例如，孔103)和与第一孔间隔开的第二孔(例如，孔105)。该方法可以包括在基底上在第一孔和第二孔中形成第二层107。第二层107可以形成为在第二孔的与基底相对的上端上方延伸。该方法可以包括对第二层107进行抛光以在第二孔的上端上方形成套刻键图案120。该方法可以包括在套刻键图案120上形成掩模图案109。第一孔的宽度可以小于第二孔的宽度。掩模图案109的宽度可以与第二孔的宽度基本相同。因此，由于掩模图案109位于第二孔(例如，孔105)上端上方，所以可以防止套刻键图案120的所需厚度的损失。因此，可以提高套刻键图案的可靠性。
图3、图5、图7、图10、图13和图17是根据本发明构思的示例性实施例的制造半导体装置的方法的平面图。图4、图6、图8、图9、图11、图12、图14、图15、图16和图18是沿图3、图5、图7、图10、图13和图17的线II-II'截取的根据本发明构思的示例性实施例的制造半导体装置的方法的剖视图。
参照图3和图4，可以在半导体基底200上形成字线WL和介电层201。半导体基底200可以包括第一区域10'和第二区域20'。第一区域10'可以设置为多个，并且多个第一区域10'可以在第一方向X和第二方向Y上彼此间隔开(见例如图1)。第二区域20'可以限定多个第一区域10'(见例如图1)。半导体基底200的第一区域10'可以为器件区域，半导体基底200的第二区域20'可以为划道区域。可以在器件区域上形成晶体管和/或半导体存储器器件，可以在划道区域上形成套刻键图案。在本发明构思的示例性实施例中，可以在半导体基底200的第一区域10'上形成可变电阻存储器器件。半导体基底200可以是或者可以包括包含硅、锗或硅-锗的半导体基底、绝缘体上硅(SOI)基底或者绝缘体上锗(GOI)基底。
可以在半导体基底200的第一区域10'上形成字线WL。形成字线WL的步骤可以包括在半导体基底200的第一区域10'和第二区域20'上形成导电层，然后对导电层进行图案化。字线WL可以在第一方向X上延伸，并且可以在第二方向Y上彼此间隔开。因为字线WL未形成在半导体基底200的第二区域20'上，所以半导体基底200的第二区域20'的顶表面可以被字线WL暴露。
可以在半导体基底200的第二区域20'上形成介电层201。介电层201可以具有与字线WL的顶表面共面的顶表面。在本发明构思的示例性实施例中，介电层201可以填充在半导体基底200的第一区域10'上彼此相邻的字线WL之间的空间。介电层201可以包括例如氧化硅层。
可以在半导体基底200的第一区域10'和第二区域20'上形成第一介电层203。第一介电层203可以具有第一沟槽T1和孔H。第一沟槽T1可以设置在半导体基底200的第一区域10'上，孔H可以设置在半导体基底200的第二区域20'上。第一沟槽T1可以部分地暴露字线WL的顶表面，孔H可以部分地暴露介电层201的顶表面。第一沟槽T1可以在第二方向Y上延伸，并可以在第一方向X上彼此间隔开。第一沟槽T1和孔H可以分别在第一方向X上具有宽度W3和宽度W4，宽度W3可以小于宽度W4(W3<W4)。第一介电层203可以包括例如氮化硅层。
可以在第一介电层203上顺序地形成第一电极层211、间隔件层213和第二介电层215。第一电极层211、间隔件层213和第二介电层215可以共形地形成在第一介电层203上，包括形成在第一沟槽T1中、形成在在第一介电层203中形成的任何其它沟槽中以及形成在孔H中。第一电极层211可以共形地覆盖第一沟槽T1的内表面、孔H的内表面和第一介电层203的顶表面。间隔件层213可以共形地覆盖第一电极层211的顶表面。第二介电层215可以覆盖间隔件层213的顶表面，同时填充形成有间隔件层213的第一沟槽T1和孔H。第一电极层211可以包括导电材料。例如，第一电极层211可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或更多种。间隔件层213可以包括例如氧化硅层。第二介电层215可以包括例如氮化硅层。
可以在半导体基底200的第二区域20'上的第二介电层215上形成第一掩模图案217。在本发明构思的示例性实施例中，可以在第二介电层215的部分B上形成第一掩模图案217。部分B可以填充孔H。第一掩模图案217可以包括相对于第一介电层203、第一电极层211、间隔件层213和第二介电层215具有蚀刻选择性的材料。第一掩模图案217可以包括碳基材料且可以为例如光致抗蚀剂图案。
参照图5和图6，可以执行蚀刻工艺来顺序地蚀刻由第一掩模图案217暴露的第二介电层215、间隔件层213和第一电极层211。因此，可以在第一沟槽T1中形成电极结构ES和电极结构ES上的第一介电图案215a，并且可以在孔H中形成虚设电极结构DES和虚设电极结构DES上的第二介电图案215b。在本发明构思的示例性实施例中，蚀刻工艺可以是例如化学机械抛光(CMP)工艺。化学机械抛光工艺可以持续直到第一介电层203的顶表面被暴露为止。
每个电极结构ES可以包括顺序地形成在第一沟槽T1的内表面上的下电极211a和间隔件213a。第一介电图案215a可以填充形成有间隔件213a的第一沟槽T1。每个下电极211a可以包括位于第一介电图案215a和间隔件213a的相对侧壁上的竖直段VP，并且还包括(例如，在第一介电层203中形成的沟槽的底部处)将竖直段VP彼此连接的水平段HP。竖直段VP可以设置在第一沟槽T1的相对侧壁上，水平段HP可以设置在第一沟槽T1的底表面上。水平段HP可以设置在间隔件213a与字线WL之间。
虚设电极结构DES可以包括顺序地形成在孔H的内表面上的虚设电极图案211b和虚设间隔件213b。第二介电图案215b可以填充形成有虚设间隔件213b的孔H。不需要在蚀刻工艺期间完全蚀刻第一掩模图案217，并且第一掩模图案217可以覆盖第二介电层215的部分B的顶表面，直到形成第二介电图案215b为止。在蚀刻工艺后，第一掩模图案217可以保留在第二介电图案215b的顶表面上。在本发明构思的示例性实施例中，第二介电图案215b可以用作套刻键图案。
电极结构ES、第一介电图案215a、虚设电极结构DES和第一介电层203可以具有其彼此共面的顶表面。第二介电图案215b的顶表面可以位于比虚设电极结构DES的顶表面的水平和第一介电图案215a的顶表面的水平高的水平处。因此，电极结构ES、第一介电图案215a、虚设电极结构DES和第一介电层203的顶表面均可以与半导体基底200分开基本相同的距离。
根据本发明构思的示例性实施例，第一掩模图案217可以形成在第二介电层215的形成第二介电图案215b的部分B的顶表面上，结果，可以能够防止用作套刻键图案的第二介电图案215b在抛光工艺期间的损坏(例如，高度减小)。
参照图7和图8，在形成第二介电图案215b后，可以去除第一掩模图案217。当去除第一掩模图案217时，不会去除电极结构ES、第一介电图案215a、虚设电极结构DES和第二介电图案215b。去除第一掩模图案217可以使第二介电图案215b的顶表面暴露。可以通过灰化工艺和/或剥离工艺去除第一掩模图案217。在本发明构思的示例性实施例中，当在蚀刻工艺后执行使用氢氟酸(HF)的清洗工艺时，可以通过清洗工艺去除第一掩模图案217。在这种情况下，可以省略灰化工艺和/或剥离工艺。
可以在半导体基底200的第一区域10'上的第一介电层203中形成第二沟槽T2。形成第二沟槽T2的步骤可以包括在第一介电层203、电极结构ES、第一介电图案215a、虚设电极结构DES和第二介电图案215b上形成掩模图案，然后使用掩模图案作为蚀刻掩模以部分地蚀刻形成在半导体基底200的第一区域10'上电极结构ES、第一介电图案215a和第一介电层203。第二沟槽T2可以在第一方向X上延伸。当在平面图中(例如，沿第三方向Z)看时，第二沟槽T2中的每个可以设置在在第二方向Y上彼此相邻的字线WL之间。
第二沟槽T2可以将具有在第二方向Y上延伸的线性形状的每个电极结构ES在第二方向Y上分为多段，并也将具有在第二方向Y延伸的线性形状的每个第一介电图案215a在第二方向Y上分为多段。分离的电极结构ES可以在第一方向X和第二方向Y上彼此间隔开，并且分离的第一介电图案215a也可以如此。电极结构ES可以与字线WL竖直地叠置。在第一方向X上布置的电极结构ES可以在第一介电层203两侧彼此间隔开，在第二方向Y上布置的电极结构ES可以在第二沟槽T2两侧彼此间隔开。
参照图9，可以在第一介电层203上形成第三介电层231。第三介电层231可以共形地覆盖第一介电层203的顶表面、电极结构ES的顶表面、第一介电图案215a的顶表面、虚设电极结构DES的顶表面和第二介电图案215b的顶表面。第三介电层231可以包括例如氮化硅层。第三介电层231可以形成在第二沟槽T2中，并且可以基本填充第二沟槽T2。
可以在半导体基底200的第二区域20'上的第三介电层231上形成第二掩模图案233。第二掩模图案233可以(例如，沿第三方向Z)与虚设电极结构DES和第二介电图案215b竖直地叠置。第二掩模图案233可以设置在第三介电层231的部分C的顶表面上。部分C可以覆盖第二介电图案215b的顶表面和虚设电极结构DES的顶表面。例如，第二掩模图案233可以具有与孔H的宽度W4基本相同的宽度。第二掩模图案233可以包括相对于第三介电层231具有蚀刻选择性的材料。第二掩模图案233可以包括碳基材料且可以为例如光致抗蚀剂图案。
参照图10和图11，可以执行蚀刻工艺以使由第二掩模图案233暴露的第三介电层231被蚀刻以形成分离图案235和盖介电图案237。分离图案235可以形成在第二沟槽T2中，并且可以基本填充第二沟槽T2，并且盖介电图案237可以形成在虚设电极结构DES和第二介电图案215b上。在本发明构思的示例性实施例中，蚀刻工艺可以是化学机械抛光(CMP)工艺。化学机械抛光工艺可以持续直到暴露第一介电层203的顶表面和电极结构ES的顶表面为止。
分离图案235可以具有与电极结构ES的顶表面、第一介电图案215a的顶表面和第一介电层203的顶表面共面(例如，与半导体基底200分开相等的距离)的顶表面。盖介电图案237可以覆盖虚设电极结构DES的顶表面和第二介电图案215b的由虚设电极结构DES暴露的顶表面和侧表面。盖介电图案237的顶表面的水平可以(例如，相对于半导体基底200)高于分离图案235的顶表面的水平。在蚀刻工艺期间不需要蚀刻第二掩模图案233，而第二掩模图案233可以覆盖第三介电层231的部分C的顶表面，直到形成盖介电图案237。在蚀刻工艺后，第二掩模图案233可以保留在盖介电图案237的顶表面上。在本发明构思的示例性实施例中，第二介电图案215b和盖介电图案237可以用作套刻键图案。
可以在形成盖介电图案237后去除第二掩模图案233。当去除第二掩模图案233时，不会去除电极结构ES、分离图案235、第一介电图案215a和第一介电层203。去除第二掩模图案233可以使盖介电图案237的顶表面暴露。可以通过灰化工艺和/或剥离工艺去除第二掩模图案233。在本发明构思的示例性实施例中，当在蚀刻工艺之后执行使用氢氟酸(HF)的清洗工艺时，可以通过清洗工艺去除第二掩模图案233。在这种情况下，可以省略灰化工艺和/或剥离工艺。
参照图12，可以执行蚀刻工艺以蚀刻电极结构ES的上部(例如，与半导体基底200相对的部分)。例如，下电极211a和间隔件213a可以在其上部被蚀刻。因此，电极结构ES的顶表面可以从第一介电层203的顶表面凹进，使得电极结构ES可以在其上提供有空间OP。空间OP可以被第一介电层203、第一介电图案215a和分离图案235围绕。例如，空间OP的沿第一方向X和/或第二方向Y面对的侧表面可以被第一介电层203、第一介电图案215a和分离图案235围绕。
可以在半导体基底200的第一区域10'和第二区域20'上形成相变层241。相变层241可以填充空间OP并覆盖第一介电层203的顶表面、第一介电图案215a的顶表面、盖介电图案237的顶表面和侧表面以及分离图案235的顶表面。相变层241可以包括例如其中作为硫族元素的Te和Se中的一种或更多种与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的一种或更多种结合的化合物。例如，相变层241可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的一种或更多种。
可选地，相变层241可以包括钙钛矿化合物和导电金属氧化物中的一种或更多种。例如，相变层241可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的一种或更多种。当相变层241包括过渡金属氧化物时，相变层241可以具有比氧化硅的介电常数大的介电常数。可选地，相变层241可以具有导电金属氧化物层和隧道介电层的双重结构，或者具有第一导电金属氧化物层、隧道介电层和第二导电金属氧化物层的三重结构。隧道介电层可以包括氧化铝、氧化铪或氧化硅。
可以在半导体基底200的第二区域20'上的相变层241上形成第三掩模图案243。第三掩模图案243可以(例如，沿第三方向Z)与盖介电图案237竖直地叠置。第三掩模图案243可以包括相对于相变层241具有蚀刻选择性的材料。第三掩模图案243可以包括碳基材料且可以为例如光致抗蚀剂图案。
参照图13和图14，可以在空间OP中形成相变图案246，并且可以在盖介电图案237上形成虚设相变图案248。相变图案246可以设置在字线WL与下电极211a的竖直段VP之间的交叉部上。相变图案246可以覆盖在下电极211a的竖直段VP的侧表面上的间隔件213a的顶表面。可以通过对由第三掩模图案243暴露的相变层241执行蚀刻工艺，来形成相变图案246和虚设相变图案248。在本发明构思的示例性实施例中，蚀刻工艺可以是化学机械抛光(CMP)工艺。化学机械抛光工艺可以持续直到第一介电层203的顶表面被暴露为止。不需要在蚀刻工艺期间蚀刻第三掩模图案243，而第三掩模图案243可以覆盖相变层241的与盖介电图案237叠置的顶表面，直到形成虚设相变图案248。在蚀刻工艺后，第三掩模图案243可以保留在虚设相变图案248的顶表面上。第三掩模图案243和虚设相变图案248可以暴露相变图案246的顶表面。
参照图15，可以在形成相变图案246后去除第三掩模图案243。当去除第三掩模图案243时，不会去除第一介电层203、第一介电图案215a、分离图案235和相变图案246。去除第三掩模图案243可以使虚设相变图案248的顶表面暴露。可以通过灰化工艺和/或剥离工艺去除第三掩模图案243。在本发明构思的示例性实施例中，当在蚀刻工艺后执行使用氢氟酸(HF)的清洗工艺时，可以通过清洗工艺去除第三掩模图案243。在这种情况下，可以省略灰化工艺和/或剥离工艺。
可以在空间OP中的相变图案246的顶表面上形成中间电极251。形成中间电极251的步骤可以包括蚀刻相变图案246的上部，然后填充相变图案246的顶表面上的空间OP。中间电极251可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或更多种。
参照图16，可以去除虚设相变图案248。可以在半导体基底200的第一区域10'上形成掩模层，然后使用掩模层来选择性地去除虚设相变图案248。去除虚设相变图案248可以使盖介电图案237的顶表面暴露。在本发明构思的示例性实施例中，去除虚设相变图案248可以在需要读取套刻键图案(例如，第二介电图案215b和盖电介电图案237)的工艺步骤中防止从包括不透明物质的虚设相变图案248检测到差的光学信号或检测不到光学信号。可以执行干法蚀刻工艺或湿法蚀刻工艺来去除虚设相变图案248。在去除虚设相变图案248后，可以从半导体基底200的第一区域10'去除掩模层。
可以在中间电极251上顺序地形成开关组件253和上电极255。形成开关组件253和上电极255的步骤可以包括在半导体基底200的第一区域10'上顺序地形成开关组件层和电极层，然后顺序地对电极层和开关组件层进行图案化。开关组件253可以在中间电极251的顶表面上在第一方向X和第二方向Y上彼此间隔开，上电极255也可以如此。
开关组件253可以包括其中作为硫族元素的Te和Se一种或更多种与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的一种或更多种结合的化合物。开关组件253还可以包括除了所述化合物外的热稳定元素。热稳定元素可以是或者可以包括C、N和O中的一种或更多种。例如，开关组件253可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的一种或更多种。上电极255可以包括例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或更多种。
参照图17和图18，可以形成第四介电层257，以覆盖开关组件253的侧表面、上电极255的侧表面和盖介电图案237的侧表面。形成第四介电层257的步骤可以包括：形成介电层，以覆盖开关组件253之间的空间、上电极255之间的空间、分离图案235的顶表面以及盖介电图案237的顶表面和侧表面；然后执行平坦化工艺直到上电极255的顶表面被暴露。当完成平坦化工艺时，可以使第二介电图案215b的顶表面暴露。第二介电图案215b的顶表面可以与第四介电层257的顶表面和上电极255的顶表面共面。可选地，当完成平坦化工艺时，盖介电图案237可以覆盖第二介电图案215b的顶表面，并且第四介电层257的顶表面可以与第二介电图案215b的顶表面共面。第四介电层257可以包括例如氮化硅层。
可以在上电极255上形成位线BL。位线BL可以在在第二方向Y上布置的上电极255上在第二方向Y上延伸。单条位线BL可以电连接到在第二方向Y上布置的上电极255。位线BL可以包括一种或多种金属(诸如铜或铝)以及导电金属氮化物(诸如TiN或WN)。
可以沿切割线SL切割半导体基底200，因此第一区域10'和第二区域20'可以彼此分离。形成有可变电阻存储器器件的第一区域10'可以用作单元半导体芯片。
根据本发明构思的示例性实施例，当对层执行抛光工艺以在器件区域上形成图案，并且在划道区域上形成套刻键图案时，可以在该层的一部分上形成掩模图案。因此，该层的所述部分可以转换为套刻键图案。掩模图案可以保护套刻键图案的顶表面不被蚀刻，因此在执行抛光工艺时，可以能够防止套刻键图案的高度减小。因此，可以提高套刻键图案的可靠性。
尽管已经参照本发明构思的示例性实施例示出并描述了本发明构思，但是对本领域普通技术人员而言将明显的是，在不脱离本发明构思的精神和范围的情况下，可以对其做出形式和细节上的各种改变。

Claims (20)

1.一种制造半导体装置的方法，所述方法包括：
提供包括第一区域和第二区域的基底；
在基底上形成第一层，第一层具有在第一区域上的第一孔和在第二区域上的第二孔；
在第一孔和第二孔中形成第二层；
在基底的第二区域上形成掩模图案；以及
对第二层进行抛光，以在第一孔中形成图案并且在第二孔中形成套刻键图案，
其中，套刻键图案的顶表面比第一孔中的图案的顶表面更远离基底。
2.根据权利要求1所述的方法，其中，掩模图案包括相对于第一层和第二层具有蚀刻选择性的材料。
3.根据权利要求1所述的方法，其中，第一孔的宽度小于第二孔的宽度。
4.根据权利要求1所述的方法，其中，第一区域是器件区域，第二区域是划道区域。
5.根据权利要求1所述的方法，其中，第一孔中形成的图案的顶表面与第一层的顶表面共面。
6.根据权利要求1所述的方法，其中，对第二层进行抛光的步骤包括对第二层执行化学机械抛光工艺。
7.根据权利要求1所述的方法，其中，在对第二层进行抛光后，掩模图案保留在套刻键图案的顶表面上。
8.根据权利要求1所述的方法，所述方法还包括对掩模图案执行灰化工艺或剥离工艺以去除掩模图案。
9.根据权利要求1所述的方法，所述方法还包括执行清洗工艺以去除在对第二层进行抛光时产生的杂质，
其中，在执行清洗工艺时去除掩模图案，并且
其中，清洗工艺采用氢氟酸。
10.一种制造半导体装置的方法，所述方法包括：
提供包括第一区域和第二区域的基底；
在基底上形成第一介电层，第一介电层具有在第一区域上的第一沟槽以及在第二区域上的孔；
在第一介电层的顶表面、第一沟槽的内表面和孔的内表面中的每者上顺序地形成电极层、间隔件层和第二介电层；
在基底的第二区域上形成第一掩模图案；并且
对第二介电层、间隔件层和电极层进行抛光，以在第一沟槽中形成电极结构和电极结构上的第一介电图案，并在孔中形成虚设电极结构和虚设电极结构上的第二介电图案，
其中，第二介电图案的顶表面比第一介电图案的顶表面更远离基底。
11.根据权利要求10所述的方法，其中，第一掩模图案覆盖第二介电图案的顶表面。
12.根据权利要求10所述的方法，其中，电极结构的顶表面、第一介电图案的顶表面和虚设电极结构的顶表面彼此共面。
13.根据权利要求10所述的方法，其中，对第二介电层、间隔件层和电极层进行抛光的步骤包括执行化学机械抛光工艺以蚀刻由第一掩模图案暴露的第二介电层、间隔件层和电极层，
执行化学机械抛光工艺直到使第一介电层的顶表面被暴露为止。
14.根据权利要求10所述的方法，其中，第一沟槽的宽度小于孔的宽度。
15.根据权利要求10所述的方法，其中，第一掩模图案包括相对于第一介电层、电极层、间隔件层和第二介电层具有蚀刻选择性的材料。
16.根据权利要求10所述的方法，其中，电极结构在第一方向上延伸，并且
其中，所述方法还包括：
通过对形成在基底的第一区域上的电极结构、第一介电图案和第一介电层进行蚀刻，在第一介电层中形成在与第一方向交叉的第二方向上延伸的第二沟槽；
形成第三介电层，第三介电层位于第二沟槽中并且覆盖第一介电层的顶表面、电极结构的顶表面、虚设电极结构的顶表面、第一介电图案的顶表面和第二介电图案的顶表面；
在形成于基底的第二区域上的第三介电层上形成第二掩模图案；以及
对由第二掩模图案暴露的第三介电层进行蚀刻以在第二沟槽中形成分离图案并在第二介电图案的顶表面上形成盖介电图案。
17.根据权利要求16所述的方法，其中：
分离图案的顶表面和第一介电图案的顶表面与基底分开相同的距离，并且
盖介电图案的顶表面比分离图案的顶表面更远离基底。
18.一种形成套刻键图案的方法，所述方法包括：
提供基底；
在基底上形成第一层；
在第一层中形成第一孔和与第一孔间隔开的第二孔；
在基底上在第一孔和第二孔中形成第二层，其中，第二层形成为在第二孔的与基底相对的上端上方延伸；
对第二层进行抛光，以在第二孔的上端上方形成套刻键图案；以及
在套刻键图案上形成掩模图案。
19.根据权利要求18所述的方法，其中，第一孔的宽度小于第二孔的宽度。
20.根据权利要求19所述的方法，其中，掩模图案的宽度与第二孔的宽度相同。
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