CN110312087A

CN110312087A - 摄像元件、控制方法和摄像装置

Info

Publication number: CN110312087A
Application number: CN201910185265.6A
Authority: CN
Inventors: 河津直树; 铃木敦史; 庄司贵史; 赤松正志; 嶋村延幸; 若林准人; 山形优辉; 二改教広; 木川田亘; 冈巧; 贝沼世树
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2014-03-06
Filing date: 2015-02-24
Publication date: 2019-10-08
Anticipated expiration: 2035-02-24
Also published as: US20170195603A1; TWI672952B; US12003877B2; KR20160129844A; CN106031162A; US10484634B2; JP7028274B2; TW201536054A; EP3116217B1; JP2020141405A; CN110312087B; WO2015133323A1; EP3116217A1; KR102277599B1; US20200014874A1; JPWO2015133323A1; CN106031162B; EP3116217A4

Abstract

本发明涉及摄像元件、控制方法和摄像装置。其中，摄像元件可包括：像素阵列；多个A/D转换器，被配置成：分配给像素阵列中的各列，并且对从该列的像素读取的像素信号执行A/D转换；多个锁存器，被配置成：分配给各个A/D转换器，并且存储已经被A/D转换器执行了A/D转换的像素信号；以及控制部，被配置成进行控制以使得：针对像素阵列的各列从要被处理的行的像素读取像素信号；利用被分配给该列的A/D转换器，对从像素读取的像素信号执行A/D转换；已经被A/D转换器执行了A/D转换的像素信号根据像素信号的读取模式而被存储到对应于A/D转换器的多个锁存器中的一个锁存器或全部锁存器中；根据模式，读取存储于多个锁存器中的一个锁存器或全部锁存器中的像素信号。

Description

摄像元件、控制方法和摄像装置

本申请是申请日为2015年2月24日、发明名称为“摄像元件、控制方法和摄像装置”的申请号为201580010326.5的专利申请的分案申请。

技术领域

本技术涉及摄像元件、控制方法和摄像装置，并且具体地，涉及能够实现更容易的且更加多样化的数据输出的摄像元件、控制方法和摄像装置。

背景技术

传统地，在诸如互补金属氧化物半导体(CMOS：complementary metal oxidesemiconductor)图像传感器等摄像元件中，多个A/D转换器(模数转换器(ADC：analogdigital converter))被连接至与各列中的像素连接的各输出线。所述摄像元件通过使用所述多个ADC来实现更高速度的数据读取(例如，参见专利文献1)。

而且，存在着这样的摄像元件：其中，多个比较器和多个计数器被安装到各输出线上，并且D/A转换器(数模转换器(DAC：digital analog converter))的电压被偏移任意值，该摄像元件能够高速地读取高比特精度信号(例如，参见专利文献2)。

此外，存在着通过对读取的信号执行两次A/D转换来降低噪声且改善动态范围的摄像元件(例如，参见专利文献3和4)。

引用文献列表

专利文献

专利文献1：日本专利申请特开第2005-347932号

专利文献2：日本专利申请特开第2010-252140号

专利文献3：日本专利申请特开第2009-296423号

专利文献4：日本专利申请特开第2008-012482号

发明内容

本发明要解决的问题

然而，在专利文献1中所披露的方法的情况下，只能够执行快速读取。例如，难以进行用于促进诸如动态范围的扩展和噪声的降低等高功能的开发。

而且，在专利文献2中所披露的方法的情况下，尽管设置有多个ADC，但是ADC的结构是用来提高分辨率的。例如，实现噪声的降低和电力消耗的减少是困难的。

此外，在专利文献3和4中所披露的方法的情况下，处理时间增加了，并且执行快速读取也是困难的。

近年来，通过信息处理技术的提高，图像处理和摄像装置的功能增加并且得到提高。据此，从摄像元件输出的图像数据所需要的输出格式变得多样化。然而，利用传统方法，处理如上所述的各种各样的数据输出格式是困难的。

本发明是鉴于上述情形而做出的。本发明的目的是实现更容易的且更加多样化的数据输出。

解决问题的技术方案

本技术的一方面是一种摄像元件，该摄像元件包括像素阵列和控制部。所述像素阵列被配置成针对各列而分配有多个用于传输从像素读取的像素信号的信号线，各列的所述多个信号线中的各个信号线被分配有相互不同的像素信号读取模式，并且被连接至与所述模式对应的像素。所述控制部被配置成进行如下控制，以针对所述像素阵列中的各列从被连接至对应于所述像素信号读取模式的所述信号线的像素在所述模式下读取像素信号，并且通过所述信号线传输读取的所述像素信号。

所述控制部能够进行控制，以在对应于像素的所述模式的帧速率下从所述像素读取像素信号。

所述控制部能够进一步进行控制，以在所述模式的所述帧速率下执行各列的主快门(main shutter)操作和预快门(pre-shutter)操作。

在各列中，被分配给各信号线的像素数量能够是彼此不同的。

所述摄像元件还包括选择部，该选择部从各列中的所述多个信号线之中选择对应于所述像素信号读取模式的信号线。所述控制部能够进行控制，以使所述选择部选择各列的所述信号线中的任何一个信号线、从被连接至由所述选择部选择的信号线的像素在该模式下读取像素信号、并且通过由所述选择部选择的信号线而传输所读取的所述像素信号。

所述控制部能够进行控制，以使所述选择部顺序地切换要被选择的信号线，并且以时间序列的方式读取多个模式的像素信号。

关于所述像素阵列中的各列的所述多个信号线中的各信号线，对应于与该信号线对应的所述模式的虚拟像素被连接至该信号线。并且所述控制部能够进行控制，以针对所述像素阵列中的各列，从被连接至对应于所述像素信号读取模式的所述信号线的虚拟像素在所述模式下读取像素信号。

此外，所述控制部能够进一步进行控制，以在所述模式下执行所述虚拟像素的快门操作。

所述摄像元件还能够包括A/D转换器，该A/D转换器在所述像素阵列的各列中对通过所述信号线传输过来的所述像素信号执行A/D转换。

所述摄像元件还能够包括选择部，该选择部从所述像素阵列的各列中的所述多个信号线之中选择对应于所述像素信号读取模式的信号线，并且所述A/D转换器能够对从被连接至由所述选择部选择的信号线的像素读取的像素信号执行A/D转换。

多个所述A/D转换器针对于所述像素阵列中的各列而被设置着，并且所述选择部能够进一步选择被用于对像素信号执行A/D转换的所述A/D转换器。

所述控制部能够进行控制，以针对所述像素阵列中的各列使所述选择部选择多个信号线和多个A/D转换器，并且针对所述像素阵列中的各列、在所述信号线之间并列地执行从被连接至由所述选择部选择的各个信号线的像素在所述模式下读取像素信号。

各像素的曝光时间能够针对与被连接至所述像素的所述信号线对应的各模式而被设定。

而且，本技术的一方面是一种控制方法，其针对如下的像素阵列：在所述像素阵列中，针对各列而分配有多个用于传输从像素读取的像素信号的信号线，各列的所述多个信号线中的各个信号线被分配有相互不同的像素信号读取模式，并且被连接至与所述模式对应的像素。该控制方法包括：针对所述像素阵列中的各列，从被连接至与所述像素信号读取模式对应的信号线的像素在所述模式下读取像素信号；以及将所读取的像素信号经由该信号线进行传输。

本技术的一方面是一种摄像装置，该摄像装置包括对被摄对象摄像的摄像部和对由所述摄像部的摄像而得到的图像数据执行图像处理的图像处理部。所述摄像部具有像素阵列和控制部。所述像素阵列包括针对各列而分配的多个用于传输从像素读取的像素信号的信号线，各列的所述多个信号线中的各个信号线被分配有相互不同的像素信号读取模式，并且被连接至与所述模式对应的像素。所述控制部进行控制，以针对所述像素阵列中的各列从被连接至对应于所述像素信号读取模式的所述信号线的像素在所述模式下读取像素信号，并且通过所述信号线传输读取的所述像素信号。

本技术的另一方面是一种摄像元件，该摄像元件包括：像素阵列，其具有传输从像素读取的像素信号并且被分配给各列的多个信号线并且具有与被分配给各列的所述信号线中的一个信号线连接的各列的像素；多个A/D转换器，其对通过所述像素阵列中的各列的彼此不同的所述信号线传输过来的所述像素信号执行A/D转换；多个压缩器，其压缩分别利用彼此不同的所述A/D转换器执行了A/D转换的所述像素信号；以及控制部，其进行控制，以从被分配给所述像素阵列中的各列的彼此不同的所述信号线的多行像素并列地读取像素信号、通过使用对应于像素的所述信号线而并列地传输从所述多行像素读取的多行像素信号、通过使用所述多个A/D转换器而对通过使用所述多个信号线传输过来的所述多行像素信号并列地执行A/D转换、并且通过使用所述多个压缩器而并列地压缩利用不同的所述A/D转换器执行了A/D转换的彼此不同的行的像素信号。

所述多个压缩器能够压缩各行的像素信号，以便压缩后的所述多行像素信号的数据大小等于或小于在一个单位周期内所能传输的大小。

所述控制部能够读取每两行的图像信号，并且所述多个压缩器能够压缩各行的像素信号，以使所述像素信号的数据大小变成一半。

所述压缩器能够以预定比特率压缩所述像素信号。

所述摄像元件还包括多个信号处理部，所述多个信号处理部对利用不同的所述A/D转换器执行了A/D转换的不同行的各自的像素信号并列地执行预定信号处理。并且所述多个压缩器能够并列地压缩利用不同的所述多个信号处理部执行了所述信号处理的所述彼此不同的行的像素信号。

而且，本技术的另一方面是一种控制方法，该控制方法包括：从被分配给像素阵列中的各列的不同信号线的多行像素并列地读取像素信号，在所述像素阵列中，针对各列而分配有多个用于传输从像素读取的像素信号的信号线，并且各列的像素被连接至分配给该列的所述多个信号线中的一个信号线；通过使用对应于各像素的所述信号线而并列地传输从所述多行像素读取的多行像素信号；对通过使用所述多个信号线传输过来的所述多行像素信号并列地执行A/D转换；以及并列地压缩已经执行了A/D转换的不同行的像素信号。

而且，本技术的另一方面是一种摄像装置，该摄像装置包括对被摄对象摄像的摄像部和对由所述摄像部的摄像而得到的图像数据执行图像处理的图像处理部。所述摄像部包括像素阵列、多个A/D转换器、多个压缩器和控制部。在所述像素阵列中，针对各列而分配有多个用于传输从像素读取的像素信号的信号线，并且各列的像素被连接至被分配给各列的所述多个信号线中的一个信号线。所述多个A/D转换器对通过所述像素阵列中的各列的彼此不同的所述信号线传输过来的所述像素信号执行A/D转换。所述多个压缩器压缩分别利用彼此不同的所述A/D转换器执行了A/D转换的所述像素信号。所述控制部进行控制，以从被分配给所述像素阵列中的各列的彼此不同的所述信号线的多行像素并列地读取像素信号、通过使用对应于像素的所述信号线而并列地传输从所述多行像素读取的多行像素信号、通过使用所述多个A/D转换器而对通过使用所述多个信号线传输过来的所述多行像素信号并列地执行A/D转换、并且通过使用所述多个压缩器而并列地压缩利用不同的所述A/D转换器执行了A/D转换的不同行的像素信号。

本技术的又一方面是一种摄像元件，该摄像元件包括：像素阵列；多个A/D转换器，其被分配给所述像素阵列中的各列并且对从所述列的像素读取的像素信号执行A/D转换；多个锁存器，其被分配给各A/D转换器并且存储已经被所述A/D转换器执行了A/D转换的所述像素信号；以及控制部，其进行控制，以从所述像素阵列的各列中的要被处理的那行的像素读取像素信号、通过使用被分配给所述列的所述A/D转换器而对从所述像素读取的所述像素信号执行A/D转换、根据所述像素信号的读取模式而将已经被所述A/D转换器执行了A/D转换的所述像素信号存储到对应于所述A/D转换器的所述多个锁存器中的一个锁存器或全部锁存器中并且根据所述模式读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的所述像素信号。

所述摄像元件还包括使从所述多个锁存器读取的所述像素信号相加或相减的计算部。并且所述控制部能够进行控制，以通过使用所述计算部而根据所述模式使从所述多个锁存器读取的所述像素信号相加或相减。

而且，本技术的又一方面是一种控制方法，该控制方法包括：针对像素阵列中的各列，从该列的要被处理的行的像素读取像素信号；对从所述像素读取的所述像素信号执行A/D转换；根据像素信号的读取模式，将已经执行了A/D转换的所述像素信号存储到多个锁存器中的一个锁存器或全部锁存器中；以及根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的所述像素信号。

本技术的又一方面是一种摄像装置，该摄像装置包括对被摄对象摄像的摄像部和对由所述摄像部的摄像而得到的图像数据执行图像处理的图像处理部。所述摄像部包括像素阵列、多个A/D转换器、多个锁存器和控制部。所述多个A/D转换器被分配给所述像素阵列中的各列并且对从所述列的像素读取的像素信号执行A/D转换。所述多个锁存器被分配给各A/D转换器并且存储已经被所述A/D转换器执行了A/D转换的所述像素信号。所述控制部进行控制，以从所述像素阵列的各列中的要被处理的那行的像素读取像素信号、通过使用被分配给所述列的所述A/D转换器而对从所述像素读取的所述像素信号执行A/D转换、根据像素信号的读取模式而将已经被所述A/D转换器执行了A/D转换的所述像素信号存储到对应于所述A/D转换器的所述多个锁存器中的一个锁存器或全部锁存器中、并且根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的所述像素信号。

本技术的再一方面是一种摄像元件，该摄像元件包括：像素阵列；多个A/D转换器，其被分配给所述像素阵列中的各列并且通过使用不同的斜坡信号而对从所述列的像素读取的像素信号执行A/D转换；以及控制部，其进行控制，以将各A/D转换器的所述斜坡信号的偏置设定为不同的值、从所述像素阵列的各列中的要被处理的那行的像素读取像素信号并且通过使用被分配给所述列的所述多个A/D转换器而对从所述像素读取的所述像素信号执行A/D转换。

所述控制部能够根据所述斜坡信号的倾斜度而设定各A/D转换器的所述斜坡信号的所述偏置。

当所述斜坡信号的所述倾斜度大时，所述控制部能够将各个A/D转换器的所述斜坡信号的所述偏置之间的差设定成小的值，并且当所述斜坡信号的所述倾斜度小时，所述控制部能够将各个A/D转换器的所述斜坡信号的所述偏置之间的差设定成大的值。

本技术的再一方面是一种控制方法，该控制方法包括：将A/D转换器的各个斜坡信号的偏置设定为彼此不同的值，所述A/D转换器被分配给像素阵列中的各列并且通过使用不同的斜坡信号而对从所述列的像素读取的像素信号执行A/D转换；从所述像素阵列的各列中的要被处理的那行的像素读取像素信号；以及利用被分配给所述列的所述多个A/D转换器而对从所述像素读取的所述像素信号执行A/D转换。

本技术的再一方面是一种摄像装置，该摄像装置包括对被摄对象摄像的摄像部和对由所述摄像部的摄像而得到的图像数据执行图像处理的图像处理部。所述摄像部包括像素阵列、多个A/D转换器和控制部。所述多个A/D转换器被分配给所述像素阵列中的各列并且通过使用不同的斜坡信号而对从所述列的像素读取的像素信号执行A/D转换。所述控制部进行控制，以将各A/D转换器的所述斜坡信号的偏置设定为不同的值、从所述像素阵列的各列中的要被处理的那行的像素读取像素信号并且通过使用被分配给所述列的所述多个A/D转换器而对从所述像素读取的所述像素信号执行A/D转换。

在本技术的一方面中，给各列分配有用于传输从像素读取的像素信号的多个信号线，并且不同的像素信号读取模式被分别分配给各列的所述信号线。针对被连接至对应于所述模式的像素的所述像素阵列中的各列，像素信号从被连接至对应于所述像素信号读取模式的信号线的像素在所述模式下被读取，并且所读取的所述像素信号通过所述信号线而被传输。

在本技术的另一方面中，像素信号从被分配给像素阵列中的各列的不同信号线的多行像素被并列地读取，在所述像素阵列中给各列分配有用于传输从像素读取的像素信号的多个信号线，且各列的像素被连接至分配给该列的所述多个信号线中的一个信号线，并且从所述多行像素读取的多行像素信号通过使用对应于各像素的所述信号线而被并列地传输。而且，通过使用所述多个信号线而被传输过来的所述多行像素信号被并列地执行A/D转换，并且已经执行了A/D转换的不同的行的像素信号被并列地压缩。

在本技术的又一方面中，针对像素阵列中的各列，像素信号从该列的要被处理的行的像素被读取，并且从所述像素读取的所述像素信号被执行A/D转换。而且，已经执行了A/D转换的所述像素信号根据像素信号的读取模式而被存储到多个锁存器中的一个锁存器或全部锁存器中，并且根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的所述像素信号。

在本技术的再一方面中，A/D转换器的各个斜坡信号的偏置被设定为彼此不同的值，所述A/D转换器被分配给像素阵列中的各列并且通过使用不同的斜坡信号而对从所述列的像素读取的像素信号执行A/D转换，并且像素信号从所述像素阵列的各列中的要被处理的行的像素被读取，并且利用被分配给所述列的所述多个所述A/D转换器对从所述像素读取的像素信号执行A/D转换。

本发明的效果

根据本技术，被摄对象能够被摄像。具体地，能够实现更容易的且更加多样化的数据输出。

附图说明

图1是应用了本技术的图像传感器的主要示例性结构的框图。

图2是列像素部的主要示例性结构的图。

图3是单位像素的主要示例性结构的图。

图4是单位像素的另一个示例性结构的图。

图5是选择部的主要示例性结构的图。

图6是列A/D转换器的主要示例性结构的图。

图7是地址解码器的主要示例性结构的图。

图8是像素驱动部的主要示例性结构的图。

图9是用于说明像素读取的示例性状态的时序图。

图10是用于说明地址解码器被驱动时的示例性状态的时序图。

图11是用于说明单位像素操作控制的示例性状态的时序图。

图12是用于说明A/D转换器被驱动时的示例性状态的时序图。

图13是双流读取的示例性状态的图。

图14是用于说明读取处理的示例性流程的流程图。

图15是双流访问的示例性状态的图。

图16是双流访问的另一个示例性状态的图。

图17是双流访问的另一个示例性状态的图。

图18是双流访问的另一个示例性状态的图。

图19是双流访问的另一个示例性状态的图。

图20是双流访问的另一个示例性状态的图。

图21是双流访问的另一个示例性状态的图。

图22是时分双流访问的示例性状态的图。

图23是示例性虚拟地址应用的图。

图24是示例性虚拟地址应用的图。

图25是双倍速度读取的示例的图。

图26是双倍速度读取的另一个示例的图。

图27是双倍速度读取的示例图。

图28是示例性高S/N读取的图。

图29是应用了本技术的图像传感器的另一个示例性结构的框图。

图30是压缩的示例性状态的图。

图31是示例性水平处理部的图。

图32是示例性压缩器的图。

图33是应用了本技术的图像传感器的又一个示例性结构的框图。

图34是A/D转换器的主要示例性结构的框图。

图35是用于说明读取处理的示例性流程的流程图。

图36是关于像素信号读取的示例性结构的图。

图37是关于像素信号读取的另一个示例性结构的图。

图38是关于像素信号读取的又一个示例性结构的图。

图39是斜坡信号的偏置的偏移量的保护的另一个示例的图。

图40是偏置的偏移量的保护的示例的图。

图41是偏置的偏移量的保护的另一个示例的图。

图42是用于说明斜坡信号控制处理的示例性流程的流程图。

图43是摄像元件的主要示例性结构的图。

图44是摄像装置的主要示例性结构的图。

具体实施方式

下面，将说明本发明的实施例。需要注意的是，将按照下列顺序进行说明。

1.第一实施例(CMOS图像传感器)

2.第二实施例(CMOS图像传感器)

3.第三实施例(CMOS图像传感器)

4.第四实施例(CMOS图像传感器)

5.第五实施例(CMOS图像传感器)

6.第六实施例(摄像装置)

1.第一实施例

CMOS图像传感器

图1是互补金属氧化物半导体(CMOS：complementary metal oxidesemiconductor)图像传感器的一部分的示例性结构的框图，该CMOS图像传感器是应用了本技术的摄像元件的一个实施例。图1中所示的CMOS图像传感器100是一种对被摄对象进行摄像并且获得所摄取的图象的数字数据的摄像元件。需要注意的是，在这里，CMOS图像传感器是作为一个示例而被描述的。然而，例如，本技术能够被应用到除了CMOS图像传感器以外的诸如电荷耦合器件(CCD：charge coupled device)图像传感器等摄像元件。

如图1所示，CMOS图像传感器100包括像素阵列部111、读取部112A和112B以及D/A转换器113。

像素阵列部111是如下的像素区域：在该像素区域中，具有诸如光电二极管等光电转换元件的像素构造(单位像素)以平面状或曲面状被布置着。像素阵列部111中的各单位像素接收来自被摄对象的光，并且对入射光进行光电转换。然后，该单位像素积累电荷，并且将这些电荷作为像素信号以预定时序输出。

在像素阵列部111中，例如，单位像素以矩阵(阵列)的方式被布置着。关于各单位像素，用于传输像素信号的信号线(垂直信号线)是针对单位像素的各列而被分配的。此外，像素信号读取操作是针对单位像素的各行(排)而被控制的。

需要注意的是，当能够在两个不同的方向上对单位像素进行归类(分组)时，可以使用任何形式的像素阵列。该形式并非必须是其中单位像素被布置于彼此垂直的两条直线上的典型N×M矩阵形式。也就是说，例如就像蜂巢结构一样，单位像素的行(排)和列不一定是直线。即，各行和各列中的单位像素不需要被线性地布置着，并且并非必须将单位像素的行和列布置成彼此垂直。

即，像素阵列部111包括列像素部121，列像素部121是单位像素的单列的结构，并且列像素部121的数量与像素阵列中的列的数量相同。在图1中，图示了单列的结构。然而，例如，当像素阵列部111包括P(P是自然数)列单位像素时，则像素阵列部111包括P个列像素部121。下面将详细说明列像素部121。列像素部121包括用于传输从该列的单位像素读取的像素信号的多个信号线(垂直信号线)(例如，N个线(N是2以上的自然数))。即，多个(例如，N个)像素信号能够并列地从列像素部121中被读取。

读取部112A从像素阵列部111读取像素信号，并且通过执行诸如A/D转换等信号处理而输出该像素信号。读取部112A包括针对像素阵列部111中的各列(各个列像素部121)而设的选择部122A和列A/D转换器123A。即，图1中图示了单列的结构。然而，例如，当像素阵列部111包括P列的单位像素时，则读取部112A包括P个选择部122A和P个列A/D转换器123A。

选择部122A从与该选择部122A连接的列像素部121的多个(例如，N个)垂直信号线中选择用于将像素信号提供给列A/D转换器123A的信号线。即，选择部122A控制着列像素部121的垂直信号线(被连接至垂直信号线的单位像素)与列A/D转换器123A之间的连接。

列A/D转换器123A对经由与列A/D转换器123A连接的选择部122A而从列像素部121传输过来的像素信号(模拟数据)执行A/D转换。列A/D转换器123A包括多个(例如，M个(M是2以上的自然数，且M≤N)A/D转换器，并且列A/D转换器123A能够对经由选择部122A传输过来的多个(例如，M个)像素信号并列地执行A/D转换。即，例如，选择部122A从N个线中选择M个垂直信号线，并且能够使这M个垂直信号线连接至列A/D转换器123A。

列A/D转换器123A通过使用从D/A转换器113提供过来的斜坡信号而对像素信号执行A/D转换。下面将详细说明。

读取部112A还包括水平传输部124A。水平传输部124A顺序地输出从各个列A/D转换器123A输出的像素信号(数字数据)，即，像素阵列部111中的各列的像素信号。例如，当像素阵列部111包括P列的单位像素并且各个列A/D转换器123A包括M个A/D转换器时，P×M个像素信号被并列地提供给水平传输部124A。水平传输部124A顺序地传输这P×M个像素信号。从水平传输部124A输出的像素信号里例如被提供给诸如信号处理部等后级处理部(未示出)。该后级处理部可以被设置于CMOS图像传感器100中，也可以被设置于CMOS图像传感器100外。

读取部112B是与读取部112A相同的处理部，并且具有与读取部112A的结构相同的结构。而且，读取部112B执行与读取部112A的处理相同的处理。即，读取部112B包括针对像素阵列部111中的单位像素的各列而设的选择部122B和列A/D转换器123B，并且读取部112B还包括水平传输部124B。选择部122B是与选择部122A相同的处理部，并且具有与选择部122A的结构相同的结构。选择部122B执行与选择部122A的处理相同的处理。列A/D转换器123B是与列A/D转换器123A相同的处理部，并且具有与列A/D转换器123A的结构相同的结构。而且，列A/D转换器123B执行与列A/D转换器123A的处理相同的处理。水平传输部124B是与水平传输部124A相同的处理部，并且具有与水平传输部124A的结构相同的结构。而且，水平传输部124B执行与水平传输部124A的处理相同的处理。

在下面的说明中，当在不需要对读取部112A和112B进行相互区分的情况下对它们进行说明时，读取部112A和112B被简称为读取部112。同样地，当在不需要对选择部122A和122B进行相互区分的情况下对它们进行说明时，选择部122A和122B被简称为选择部122。同样地，当在不需要对列A/D转换器123A和123B进行相互区分的情况下对它们进行说明时，列A/D转换器123A和123B被简称为列A/D转换器123。同样地，当在不需要对水平传输部124A和124B进行相互区分的情况下对它们进行说明时，水平传输部124A和124B被简称为水平传输部124。

D/A转换器113将预定的斜坡信号提供给各个列A/D转换器123。

如上所述，在图1的示例中，CMOS图像传感器100具有用于从像素阵列部111读取像素信号的两条路线。即，在图1的示例中，读取部112包括两个读取部112，即，读取部112A和读取部112B。然而，路线的数量能够是任意选定的。该数量可以是1条和3条以上。即，读取部112A和112B可以被构造为单个读取部112，并且例如，读取部112的数量可以是三个以上，例如读取部112A、112B、112C(未示出)、……。

CMOS图像传感器100还包括传感器控制器131、垂直扫描部132和水平扫描部133。

传感器控制器131控制CMOS图像传感器100中的各处理部的操作。例如，传感器控制器131控制垂直扫描部132和水平扫描部133，并且控制从像素阵列部111中的像素信号读取。

传感器控制器131控制垂直扫描部132，该垂直扫描部132将像素阵列部111中的各列的各单位像素逐行地进行驱动，由此对它们读取像素信号。垂直扫描部132包括地址解码器141和像素驱动部142。地址解码器141对从传感器控制器131提供过来的地址指定信息进行解码，并且将控制信号提供给与像素驱动部142的指定地址对应的结构。像素驱动部142被传感器控制器131控制，并且像素驱动部142把用于驱动单位像素的控制信号提供至像素阵列部111中的各单位像素。像素驱动部142包括针对像素阵列中的每一行而设的用于提供控制信号的结构。像素驱动部142通过使用由地址解码器141指定的结构而将与从传感器控制器131指定的控制内容对应的控制信号提供给像素阵列部111(即，由传感器控制器131指定的那一行中的各单位像素)。

水平扫描部133控制读取部112的操作，并且使读取部112将从像素阵列部111提供过来的各列的像素信号顺序地传输至后级。

列像素部

图2中图示了列像素部121的主要示例性结构。如上所述，多个(例如，N个(N是2以上的自然数))垂直信号线被分配给列像素部121。列像素部121中的各单位像素(即，像素阵列中的该列的各单位像素)被连接至这些垂直信号线中的任意一个垂直信号线。而且，列像素部121中所包含的单位像素的数量能够任意选择。

在图2中的示例的情况下，四个垂直信号线(VSL0、VLS1、VSL2和VSL3)被分配，并且图示了四个单位像素(单位像素151A、151B、151C和151D)。单位像素151A被连接至垂直信号线VSL0，并且单位像素151B被连接至垂直信号线VSL1。单位像素151C被连接至垂直信号线VSL2，并且单位像素151D被连接至垂直信号线VSL3。当列像素部121具有5个以上的单位像素时，其他的单位像素类似地被连接至这四个垂直信号线(VSL0、VLS1、VSL2和VSL3)中的任意一个垂直信号线。

需要注意的是，在下列说明中，当在不需要对单位像素进行相互区分的情况下对它们进行说明时，这些单位像素被简称为单位像素151。而且，当在不需要对垂直信号线进行相互区分的情况下对它们进行说明时，这些垂直信号线被简称为垂直信号线VSL。

单位像素

图3中图示了单位像素151的主要示例性结构。如图3所示，单位像素151包括光电二极管161、读取晶体管162、复位晶体管163、放大晶体管164和选择晶体管165。

光电二极管(PD)161将接收的光经过光电转换而转换成具有与光强度对应的电荷量的光电荷(在这里，光电子)，并且积累这些光电荷。光电二极管161的阳极电极被连接至像素区域的接地(像素接地)，并且光电二极管161的阴极电极通过读取晶体管162而被连接至浮动扩散部(FD：floating diffusion)。

读取晶体管162控制从光电二极管161的光电荷读取。读取晶体管162的漏极电极被连接至浮动扩散部，并且读取晶体管162的源极电极被连接至光电二极管161的阴极电极。而且，控制信号TRG从像素驱动部142被提供给读取晶体管162的栅极电极。当控制信号TRG(即，读取晶体管162的栅极电位)处于关断状态时，光电荷不会从光电二极管161被读取(光电荷被积累在光电二极管161中)。当控制信号TRG(即，读取晶体管162的栅极电位)处于接通状态时，积累在光电二极管161中的光电荷被读取并且被提供给浮动扩散部(FD)。

复位晶体管163使浮动扩散部(FD)的电位复位。复位晶体管163的漏极电极被连接至电源电位，并且复位晶体管163的源极电极被连接至浮动扩散部(FD)。而且，像素驱动部142将控制信号RST提供给复位晶体管163的栅极电极。当控制信号RST(即，复位晶体管163的栅极电位)处于关断状态时，浮动扩散部(FD)与电源电位分离。当控制信号RST(即，复位晶体管163的栅极电位)处于接通状态时，浮动扩散部(FD)的电荷被排放到电源电位，并且浮动扩散部(FD)被复位。

放大晶体管164放大浮动扩散部(FD)的电位变化，且然后将该电位变化作为电信号(模拟信号)而输出。放大晶体管164的栅极电极被连接至浮动扩散部(FD)，并且放大晶体管164的漏极电极被连接至电源电位。放大晶体管164的源极电极被连接至选择晶体管165的漏极电极。例如，放大晶体管164将被复位晶体管163复位的浮动扩散部(FD)的电位作为复位信号(复位电平)而输出至选择晶体管165。此外，放大晶体管164将由读取晶体管162把光电荷传输过来的浮动扩散部(FD)的电位作为光累积信号(信号电平)而输出至选择晶体管165。

选择晶体管165控制从放大晶体管164提供过来的电信号向垂直信号线VSL的输出。选择晶体管165的漏极电极被连接至放大晶体管164的源极电极，并且选择晶体管165的源极电极被连接至垂直信号线VSL。而且，像素驱动部142将控制信号SEL提供给选择晶体管165的栅极电极。当控制信号SEL(即，选择晶体管165的栅极电位)处于关断状态时，放大晶体管164与垂直信号线VSL电隔离。因此，在这个状态下，单位像素不会输出像素信号。当控制信号SEL(即，选择晶体管165的栅极电位)处于接通状态时，单位像素处于选定状态。即，放大晶体管164被电连接至垂直信号线VSL，并且从放大晶体管164输出的信号作为单位像素的像素信号而被提供给垂直信号线VSL。即，像素信号从单位像素被读取。

单位像素的另一个示例

单位像素151的结构能够任意地被确定，并且不限于图3中的示例。例如，可以省略读取晶体管162。此外，每单位像素的像素数量能够任意地选择。像素数量可以是如图3的示例中的1个，也可以是多个。

图4中图示了具有多个像素的单位像素的示例性结构。在图4的示例中，单位像素151具有四个光电二极管161(光电二极管161-0、161-1、161-2和161-3)。即，在这种情况下，单位像素151包括四个像素。各光电二极管161可以具有相同的特性，也可以具有彼此不同的特性。例如，这些光电二极管161中的一部分或全体可以对处于与其他光电二极管161的入射光的波段(波长带域)不同的波段中的入射光进行光电转换。例如，优选的是，光电二极管161-0至161-3可以被布置成两行两列。优选的是，左上角的光电二极管161-0主要对红色(R)波段进行光电转换，并且右上角的光电二极管161-1主要对绿色(GR)波段进行光电转换。而且，优选的是，左下角的光电二极管161-2主要对绿色(GB)波段进行光电转换，并且右下角的光电二极管161-3主要对蓝色(B)波段进行光电转换。以这种方式，单位像素151能够形成拜耳阵列的一个单元。

而且，在图4的示例中，单位像素151具有四个读取晶体管162(读取晶体管162-0、162-1、162-2和162-3)。读取晶体管162-0基于从像素驱动部142提供过来的控制信号TRG(TR0)而控制从光电二极管161-0的光电荷读取。读取晶体管162-1基于从像素驱动部142提供过来的控制信号TRG(TR1)而控制从光电二极管161-1的光电荷读取。读取晶体管162-2基于从像素驱动部142提供过来的控制信号TRG(TR2)而控制从光电二极管161-2的光电荷读取。读取晶体管162-3基于从像素驱动部142提供过来的控制信号TRG(TR3)而控制从光电二极管161-3的光电荷读取。

在图4中的示例的情况下，诸如浮动扩散部(FD)、复位晶体管163、放大晶体管164和选择晶体管165等部件在单位像素中是共用的。那么，各个像素(光电二极管161-0、161-1、161-2和161-3)的像素信号通过同一个垂直信号线VSL而被传输。

在下列说明中，参照图4的示例中的单位像素151的结构来做出说明。

选择部

图5是选择部122的主要示例性结构的图。图5中的A图是选择部122A的示例性结构。图5中的B图是选择部122B的示例性结构。选择部122是针对各个列像素部121而被设置的，并且选择部122控制列像素部121的N个垂直信号线与列A/D转换器123的M个A/D转换器(M个垂直信号线)之间的连接。在图5中的A图的示例的情况下，选择部122A从被连接至与选择部122A连接的列像素部121的四个垂直信号线(VSL0至VSL3)之中选择两个垂直信号线，并且使这两个垂直信号线连接至列A/D转换器123A的两个垂直信号线(VSLA0和VSLA1)。

选择部122B基本上具有与选择部122A的结构相同的结构。即，在图5中的B图的示例的情况下，选择部122B从被连接至与选择部122B连接的列像素部121的四个垂直信号线(VSL0至VSL3)之中选择两个垂直信号线，并且使这两个垂直信号线连接至列A/D转换器123B的两个垂直信号线(VSLB0和VSLB1)。

即，选择部122从分配给各列的多个垂直信号线VSL之中选择与该列中的像素信号的读取模式对应的垂直信号线VSL。此时，传感器控制器131进行控制，以使得选择部122针对各列而选择一个垂直信号线VSL，且使得在这个模式下从被连接至由选择部122选择的垂直信号线VSL的像素读取像素信号。然后，传感器控制器131进行控制，以使所读取的像素信号通过由选择部122选择的信号线而传输。需要注意的是，可以省略选择部122。例如，当列A/D转换器123包括并列操作的N个A/D转换器时，就没有必要设置选择部122。

列A/D转换器

图6中图示了列A/D转换器123B的主要示例性结构。如上所述，列A/D转换器123具有M个A/D转换器。在图6的示例中，列A/D转换器123具有2套(VSLB0和VSLB1)的A/D转换器。那么，列A/D转换器123B包括电流源181-0、比较器182-0和计数器183-0且以它们作为垂直信号线VSLB0的A/D转换器。电流源181-0表明与垂直信号线VSLB0连接的周边电路的负载。电流源181-0被连接至垂直信号线VSLB0和接地。

D/A转换器113将斜坡信号提供给列A/D转换器123B的各条线。在图6中的示例的情况下，在列A/D转换器123B中，D/A转换器113包括将斜坡信号提供给垂直信号线VSLB0的A/D转换器的D/A转换器113-0和将斜坡信号提供给垂直信号线VSLB1的A/D转换器的D/A转换器113-1。

比较器182-0比较像素信号和从D/A转换器113-0提供过来的斜坡信号，并且将比较结果(指示较大值的信息)提供给计数器183-0。该像素信号是从像素阵列部111中的单位像素151通过垂直信号线VSL、选择部122B和垂直信号线VSLB0而被传输过来的。

计数器183-0对从计数开始到当比较结果的值发生了变化的时刻的期间进行计数，并且在当比较结果的值发生了变化的时刻将该计数值作为像素信号的数字数据输出至水平传输部124B。

列A/D转换器123B包括电流源181-1、比较器182-1和计数器183-1且以它们作为垂直信号线VSLB1的A/D转换器。电流源181-1具有与电流源181-0的结构相同的结构。即，电流源181-1表明与垂直信号线VSLB1连接的周边电路的负载。电流源181-1被连接至垂直信号线VSLB1和接地。

比较器182-1具有与比较器182-0的结构相同的结构，并且执行与比较器182-0的处理相同的处理。即，比较器182-1比较像素信号和从D/A转换器113-1提供过来的斜坡信号，并且将比较结果(指示较大值的信息)提供给计数器183-1。该像素信号是从像素阵列部111中的单位像素151通过垂直信号线VSL、选择部122B和垂直信号线VSLB1而被传输过来的。

计数器183-1具有与计数器183-0的结构相同的结构，并且执行与计数器183-0的处理相同的处理。即，计数器183-1对从计数开始到当比较结果的值发生了变化的时刻的期间进行计数，并且在当比较结果的值发生了变化的时刻将该计数值作为像素信号的数字数据输出至水平传输部124B。

列A/D转换器123A也具有与列A/D转换器123B的结构相同的结构，并且执行与列A/D转换器123B的处理相同的处理。即，不管列A/D转换器123的数量是多少，各个列A/D转换器123都具有与图6的示例中的结构相同的结构，并且执行与图6的示例中的处理相同的处理。

需要注意的是，列A/D转换器123中所包含的A/D转换器的数量可以任意地选择。A/D转换器的数量可以是1个，也可以是3个以上。不管A/D转换器的数量是多少，D/A转换器113都会将斜坡信号分别提供给各条线。即，例如，当列A/D转换器123具有M个A/D转换器时，D/A转换器113可以具有M个独立的D/A转换器。

地址解码器

图7中图示了地址解码器141的主要示例性结构。地址解码器141包括针对像素阵列中的各行而设的、且具有图7中所示的结构的逻辑电路。那么，用于指定地址的控制信号从传感器控制器131被输入到地址解码器141。所述控制信号包括用于选择像素的地址(ADD_X)、读取锁存器复位(RLRST)、读取锁存器置位(RLSET_X)、电子快门锁存器复位(SLRST)和电子快门锁存器置位(SLSET_X)。地址解码器141基于由传感器控制器131指定的行的逻辑电路中的输入信号而将值“H(高)”作为读取锁存器输出(RLQ)或电子快门锁存器输出(SLQ)输出至像素驱动部142。非(NOT)-读取锁存器输出(XRLQ)和非(NOT)-电子快门锁存器输出(XSLQ)是通过将控制信号设置成负逻辑而获得的脉冲。

像素驱动部

图8中图示了像素驱动部142的主要示例性结构。像素驱动部142具有针对像素阵列中的各行而设的、且具有图8中所示的结构的逻辑电路。

图8是像素驱动时序驱动电路的等效电路图和时序图。根据诸如从地址解码器141提供过来的读取锁存器输出脉冲RLQ和电子快门锁存器输出脉冲SLQ、以及从传感器控制器131提供过来的在读取时的传输脉冲RTR、在电子快门时的传输脉冲STR、在电子快门时的复位脉冲SRST、在读取时的复位脉冲RRST和在读取时的选择脉冲RSEL等控制信号的值，控制信号TRG、SEL和RST被提供给该行中的各单位像素151的各晶体管。

时序图

图9中图示了用于驱动CMOS图像传感器100的各种控制信号的示例性时序图。如图9所示，传感器控制器131能够通过将控制信号输入到地址解码器141来驱动任意地址。这些控制信号包括用于选择像素的地址(ADD)、以及地址解码器141的读取锁存器复位(RLRST)、读取锁存器置位(RLSET)、电子快门锁存器复位(SLRST)和电子快门锁存器置位(RLSET)。

此外，传感器控制器131能够通过将包括在读取时的传输脉冲(RTR)、在读取时的复位脉冲(RRST)、在读取时的选择脉冲(RSEL)、在电子快门时的传输脉冲(STR)和在电子快门时的复位脉冲(SRST)的控制信号输入到像素驱动部142，来在任意期间内驱动被设置给地址解码器141的任意地址。

图10中图示了针对控制信号而给出的从地址解码器141输出的各种控制信号的示例性时序图。而且，图11中图示了从像素驱动部142输出的控制信号的示例性时序图。

像素信号是基于所述控制信号而从像素阵列中的各单位像素被读取的。如图12中的时序图所示，所读取的像素信号通过各个列A/D转换器123而被A/D转换。

读取模式和垂直信号线的分配

上述的CMOS图像传感器100通过使用各列中的多个垂直信号线和多个A/D转换器，能够利用各种各样的读取方法(读取模式)来读取像素信号。例如，能够实现诸如下列之类的读取模式：用于实现2套数据的同时输出的双流读取(two-stream reading)；用于使用全部的垂直列从而以更高速度执行读取的并列读取；以及用于实现动态范围的改善的多重采样(multisampling)。

然而，当各垂直信号线不规则地被连接至单位像素时，可能出现的问题是对像素信号的读取的控制变得复杂化。例如，每当将要被驱动的单位像素的行被切换时(针对每个水平同步)，必须指定被用于像素信号的垂直信号线。尤其是，当多个读取模式被并列地使用时，必须改变将要为每个模式指定的垂直信号线，并且控制会更复杂。

单位像素和垂直信号线VSL根据读取模式而彼此连接。即，进行控制以使得：用于传输从像素读取的像素信号的多个信号线被分配给各列，像素信号的读取的预定模式被分配给各列的各信号线，像素阵列中的列的与该模式对应的像素被连接至各列的各信号线，针对像素阵列中的各列而在该模式下从被连接至与像素信号的读取模式对应的信号线的像素读取像素信号，并且所读取的像素信号通过该信号线而被传输。

换言之，为各个读取模式分配了多个垂直信号线VSL中的一个垂直信号线VSL，并且要在该读取模式下读取像素信号的单位像素被连接至该垂直信号线VSL。被分配给该读取模式的垂直信号线VSL的数量能够任意地被确定。这里垂直信号线VSL的数量可以是单个或多个。而且，垂直信号线的分配可以在读取模式之间重复。例如，1个垂直信号线VSL可以被分配给多个读取模式。

以这种方式，例如，当某一读取模式被选择时，能够通过最初(针对每个垂直同步)根据读取模式来选择垂直信号线而从对应于该读取模式的全部单位像素中读取像素信号。因此，在各个水平同步中，能够通过选择要被驱动的行而容易地实现所期望的读取模式。当多个读取模式被并列地使用时，在任何读取模式下，只需要根据该读取模式来选择行，就能通过选择与垂直同步中的被切换后的模式对应的垂直信号线来控制各个水平同步。

图13中图示了一个示例。在图13的示例中，在读取模式1下从单位像素A、C、E和G读取像素信号，并且在读取模式2下从单位像素B、D、F和H读取像素信号。如图13所示，与单位像素A、C、E和G连接的垂直信号线不同于与单位像素B、D、F和H连接的那些垂直信号线。

因此，当在读取模式1下读取像素信号时，优选的是，选择部122在垂直同步的最初就选择与单位像素A、C、E和G连接的那些垂直信号线。相反，当在读取模式2下读取像素信号时，优选的是，选择部122在垂直同步的最初就选择与单位像素B、D、F和H连接的那些垂直信号线。针对各个水平同步，不必切换垂直信号线的选择。

即，能够实现更容易的且更加多样化的读取模式。

将参照图14中的流程图来说明利用传感器控制器131而进行的读取处理的示例性流程。

当读取处理开始时，在步骤S101中，传感器控制器131通过水平扫描部133来控制各列的选择部122，并且针对各列、根据读取模式来选择垂直信号线。当读取开始时或当读取模式被切换时，传感器控制器131在垂直同步的最初就执行这个处理。

在步骤S102中，传感器控制器131从对应于所选垂直信号线的单位像素在对应于该垂直信号线的读取模式下读取像素信号。即，传感器控制器131控制垂直扫描部132中的地址解码器141和像素驱动部142，并且选择各列中的对应于读取模式的单位像素。然后，传感器控制器131在该读取模式下从单位像素读取像素信号。传感器控制器131在各个水平同步时执行这个处理。

通过如上所述地执行读取处理，传感器控制器131能够实现更加多样化的读取模式的操作。即，CMOS图像传感器100能够实现更容易的且更加多样化的数据输出。

读取模式的示例

下面，将说明能够利用上述CMOS图像传感器100来实现的示例性读取模式。

图15中图示了双流访问的示例(XVS单位)。在图15所示的示例中，在两个读取模式(即，模式1和2)下读取像素信号。例如，当模式1是监控模式时，在30fps(每秒帧数)下执行操作。当模式2是AF模式时，在240fps下执行操作。以这种方式，从像素的像素信号读取可以被控制成在与该像素对应的模式的帧速率下被执行。

此时，垂直信号线VSL1和VSL3被分配给模式1，并且垂直信号线VSL0和VSL2被分配给模式2。因此，即使当在具有彼此不同的帧速率的两个读取模式下读取像素信号时，因为垂直信号线VSL被分配给各个读取模式，所以在各个读取模式下读取像素信号的过程中，像素及垂直信号线VSL彼此不重叠。因此，CMOS图像传感器100能够在不会影响图像质量的前提下更容易地实现在两个读取模式下的读取。

此外，各列的主快门操作和预快门操作可以在该模式的帧速率下被控制。图16中图示了双流访问的示例(XHS单位)。而且，在图16的示例中，在两个读取模式(即，模式1和2)下读取像素信号。类似于图15的情况，模式1是在30fps下执行的监控模式，并且模式2是在240fps下执行的AF模式。类似于图15中的示例，垂直信号线VSL1和VSL3被分配给模式1，并且垂直信号线VSL0和VSL2被分配给模式2。

在这种情况下，如图16中的示例一样，通过将垂直信号线VSL既分配给主快门和读出(lead)以及预快门这两者，能够防止在各读取模式下读取像素信号的时候出现像素及垂直信号线VSL的重叠。因此，能够通过两个路线获得与传统CMOS图像传感器的图像质量相当的优良图像质量。

图17中图示了2/8稀疏化加法(thinning addition)+2/8稀疏化加法的示例。在图17中的示例的情况下，在两个模式(即，模式1和2)下读取像素信号。类似于图15的情况，模式1是在30fps下执行的监控模式，并且模式2是在240fps下执行的AF模式。类似于图15中的示例，垂直信号线VSL1和VSL3被分配给模式1，并且垂直信号线VSL0和VSL2被分配给模式2。

然而，在图17的示例中，在模式1(监控模式)下执行2/8稀疏化加法。在该2/8稀疏化加法中，对每8行像素中的两行进行读取且相加。即，在模式1(监控模式)下，执行“2/8稀疏化加法和30fps模式”的读取。而且，在模式2(AF模式)下执行2/8稀疏化加法。即，在模式2(AF模式)下，执行“2/8稀疏化加法和240fps模式”的读取。

在加法模式的情况下，例如，8行像素中的两行(即，布置有R像素和GR像素的行(R/GR)以及布置有GB像素和B像素的行(GB/B))按照每两行而被读取，并且这两行(R/GR行和GB/B行)彼此相加。因此，能够获得高感光度图像(相加图像)。用于使像素信号相加的方法能够任意地被确定。例如，能够考虑诸如计数器加法、比较器容量加法、逻辑内部的加法等方法。

在两种模式的读取的情况下，CMOS图像传感器100通过将垂直信号线VSL分配给各读取模式，能够防止当在各读取模式下读取像素信号时出现像素及垂直信号线VSL的重叠。

图18中图示了4/16稀疏化+4/16稀疏化的示例。而且，在图18的示例中，在两个读取模式(即，模式1和2)下读取像素信号。类似于图15的情况，模式1是在30fps下执行的监控模式，并且模式2是在240fps下执行的AF模式。类似于图15中的示例，垂直信号线VSL1和VSL3被分配给模式1，并且垂直信号线VSL0和VSL2被分配给模式2。

然而，在图18的示例中，作为模式1(监控模式)而被执行的是4/16稀疏化，其用于读取每16行像素中的四行。即，在模式1(监控模式)下，执行“4/16稀疏化和30fps模式”的读取。而且，在模式2(AF模式)下执行4/16稀疏化。即，在模式2(AF模式)下，执行“4/16稀疏化和240fps模式”的读取。

在4/16稀疏化的情况下，如图17和图18所示，行读取图形不同于2/8稀疏化的行读取图形。而且，在图18的示例中，行没有彼此相加。

图19中图示了4/8稀疏化+4/8稀疏化的示例。而且，在图19的示例中，在两个读取模式(即，模式1和2)下读取像素信号。模式1是在30fps下执行的监控模式，并且模式2是在120fps下执行的AF模式。类似于图15中的示例，垂直信号线VSL1和VSL3被分配给模式1，并且垂直信号线VSL0和VSL2被分配给模式2。

然而，在图19的示例中，作为模式1(监控模式)而被执行的是4/8稀疏化，其用于读取每8行像素中的四行。即，在模式1(监控模式)下，执行“4/8稀疏化和30fps模式”的读取。而且，在模式2(AF模式)下执行4/8稀疏化。即，在模式2(AF模式)下，执行“4/8稀疏化和120fps模式”的读取。在图19的示例中，行没有彼此相加。

在两个模式的读取的情况下，CMOS图像传感器100通过将垂直信号线VSL分配给各读取模式，能够防止当在各读取模式下读取像素信号时出现像素及垂直信号线VSL的重叠。

图20中图示了8/16稀疏化+8/16稀疏化的示例。而且，在图20的示例中，在两个读取模式(即，模式1和2)下读取像素信号。类似于图19中的示例，模式1是在30fps下执行的监控模式，并且模式2是在120fps下执行的AF模式。类似于图15中的示例，垂直信号线VSL1和VSL3被分配给模式1，并且垂直信号线VSL0和VSL2被分配给模式2。

然而，在图20的示例中，作为模式1(监控模式)而被执行的是8/16稀疏化，其用于读取每16行像素中的八行。即，在模式1(监控模式)下，执行“8/16稀疏化和30fps模式”的读取。而且，在模式2(AF模式)下执行8/16稀疏化。即，在模式2(AF模式)下，执行“8/16稀疏化和120fps模式”的读取。在图20的示例中，行没有彼此相加。

需要注意的是，在各个模式下被读取的像素的行的比率不一定是相同的。即，在各列中，被分配给各个信号线的像素的数量可以是彼此不同的。例如，模式1的稀疏化的比率可以不同于模式2的稀疏化的比率。而且，被分配给各个模式的垂直信号线VSL的数量可以是彼此不同的。例如，被分配给模式1的垂直信号线VSL的数量可以不同于被分配给模式2的垂直信号线VSL的数量。

图21中图示了4/16稀疏化+12/16稀疏化的示例。在图21的示例中，在两个读取模式(即，模式1和2)下读取像素信号。类似于图15的情况，模式1是在30fps下执行的监控模式，并且模式2是在90fps下执行的AF模式。垂直信号线VSL3被分配给模式1，并且垂直信号线VSL0、VSL1和VSL2被分配给模式2。

在图21的示例中，作为模式1(监控模式)而被执行的是4/16稀疏化，其用于读取每16行像素中的四行。即，在模式1(监控模式)下，执行“4/16稀疏化和30fps模式”的读取。而且，作为模式2(AF模式)而被执行的是12/16稀疏化，其用于读取每16行像素中的12行。即，在模式2(AF模式)下，执行“12/16稀疏化和90fps模式”的读取。需要注意的是，在图21的示例中，行没有彼此相加。

在像素信号的读取量对各模式而言是相互不同的两个模式读取的情况下，CMOS图像传感器100通过将垂直信号线VSL分配给各读取模式，能够防止当在各读取模式下读取像素信号时出现像素及垂直信号线VSL的重叠。

如上所述，CMOS图像传感器100能够实现更容易的且更加多样化的数据输出。读取模式是能够任意选择的，并且不限于上述各示例。而且，并列使用的读取模式的数量和组合图形可以任意地被确定，并且不限于上述各示例。例如，即使当非加法模式和加法模式混合时(例如，2/8稀疏化加法+4/16稀疏化加法的情况)，也能够进行上述控制。而且，在稀疏化率是垂直信号线VSL的数量的2N倍的情况下，稀疏化率能够任意地设定。

其他读取模式的示例

读取模式可以根据列A/D转换器123中的A/D转换器的数量而被并列地使用。然而，如在图22所示的示例中，读取模式的并列使用可以按时分的方式被实现。

例如，如在图22中的图形2中，通过在各读取模式下读取像素信号，利用列A/D转换器123中的两个A/D转换器而能够实现两个读取模式。然而，如在图形1中，通过使各个模式的读取时序发生偏移，由此对单个A/D转换器进行时间分割，单个A/D转换器能够被用于两个读取模式。即，能够实现在数量上大于列A/D转换器123中的A/D转换器的数量的读取模式。在这种情况下，例如，传感器控制器131使选择部122顺序地切换要被选择的信号线，并且传感器控制器131进行控制以便按时分的方式在多个模式下读取像素信号。

即，即使当每列只设置有单个A/D转换器时，也能够实现上述的多个读取模式。需要注意的是，由单个A/D转换器执行的读取模式的数量能够任意设定。例如，三个以上的读取模式可以使用同一个A/D转换器。

即使当执行上述这样的控制时，CMOS图像传感器100通过将垂直信号线VSL分配给各读取模式，也能够实现更容易的且更加多样化的数据输出。

此外，垂直信号线VSL相对于读取模式的分配可以不仅针对有效像素而且还针对虚拟像素(dummy pixel)而被执行。即，虚拟像素可以被连接至对应于读取模式的垂直信号线VSL。

图23中图示了在各读取模式下虚拟地址和虚拟快门的操作的示例性状态。而且，图24中图示了虚拟地址的布置的示例。

甚至在非有效周期或消隐周期(blanking period)中，CMOS图像传感器100也执行读出(lead)和快门操作以使负载对齐。在此时，使用了虚拟像素。例如，在双流的情况下，存在着当模式2的消隐周期和模式1的有效周期彼此重叠时的一个时间段。当虚拟地址的垂直信号线VSL在此时彼此接触时，这可能会导致诸如模式1的横线等图像质量劣化。

因此，为了提高双流的图像质量，虚拟地址与有效地址一样地也通过分配垂直信号线VSL而被控制。即，传感器控制器131进行控制以使得：针对像素阵列部111中的各列，从被连接至与像素信号的读取模式对应的垂直信号线VSL的虚拟像素在该模式下读取像素信号。据此，CMOS图像传感器100甚至在与模式1或2的消隐周期重叠的周期中也能够获得极好的图像质量。即，CMOS图像传感器100能够实现更容易的且更加多样化的数据输出。

传感器控制器131还可以控制在所述模式下的虚拟像素的快门操作。

此外，本技术能够被应用到读取模式，从而比正常读取速度更快地读取像素信号。图25中图示了正常速度读取的V访问图像。在这个读取模式的情况下，两个像素在1个水平同步周期(1XHS)中被读取。

图26中图示了双倍速度读取的V访问图像。通过不断地对四个VSL进行A/D转换，能够实现正常读取速度模式的双倍帧速率。而且，通过将预快门设定成正常读取速度的两倍，在双倍速度读取模式的情况下，能够获得与正常读取速度的图像质量相当的良好图像质量。

图27中图示了四倍速度读取的V访问图像。CMOS图像传感器100通常是由硅(Si)基板形成的，并且近红外线(例如，等于或小于1μm的波长区域)能够由于带隙而被光电转换。而且，当红外线(IR)截止滤光器片移除时，通过重点关注R像素在1μm附近具有最高感光度并且通过以四倍速度读取R像素，能够实现用于应对近红外线的CMOS图像传感器100。而且，通过为各列设置有多个A/D转换器，CMOS图像传感器100能够实现正常读取速度的双倍帧速率。

图28中图示了高S/N读取的控制方法。通过应用上述双流控制方法，能够容易地实现以前已经提议的高S/N读取。如图28所示，通过将快门系统分割成长时间积累和短时间积累，能够通过使用类似于双流的控制方法而每两行地实现长时间积累和短时间积累。当与传统CMOS图像传感器同样地每一个水平同步周期(1XHS)读取两个像素时，读取是没有问题的。即，各像素的曝光时间可以针对与被连接至该像素的信号线对应的各模式而被设定。

如上所述，CMOS图像传感器100能够实现更容易的且更加多样化的数据输出。

2.第二实施例

高速读取模式下的像素信号的传输

在一般CMOS图像传感器的情况下，每列安装有单个A/D转换器。A/D转换被执行为以行为单位顺序地扫描像素。这称为卷帘式快门系统(rolling shutter system)。通过使用这个扫描系统，A/D转换的时序针对各行而发生偏移。因此，当对运动物体进行摄像时，会产生畸变。这称为卷帘式快门畸变。因为A/D转换速度取决于D/A转换器的建立时间，所以很难实现极高的速度。因此，减小卷帘式快门畸变是困难的。

如第一实施例中所述，通过每列设置有两个以上的A/D转换器并且对两行并列地执行A/D转换，能够减小卷帘式快门畸变。

然而，利用这种构造，此时会发生传输带域(transfer band)的问题。后级相机信号处理LSI的传输带域存在着限制。因此，在两行中同时执行了A/D转换的摄像数据不能够在单位时间内被传输。因此，必须在图像传感器中安装大量的行存储器作为缓冲器，但是芯片尺寸和电力消耗可能增加。

如上所述，通过每列设置有多个A/D转换器并且对多个行中的像素信号并列地执行A/D转换，卷帘式快门畸变被减小。此外，被并列地执行了A/D转换的两行像素信号被压缩，且必须传输的带域被减小。据此，数据能够在1小时内被传输。以这种方式，没有必要设置大容量的缓冲器，并且能够防止成本和电力消耗增加。

CMOS图像传感器

图29是互补金属氧化物半导体(CMOS)图像传感器的一部分的示例性结构的框图，该CMOS图像传感器是应用了本技术的摄像元件的一个实施例。类似于CMOS图像传感器100，图29中所示的CMOS图像传感器200是一种对被摄对象进行摄像并且获得所摄取的图象的数字数据的摄像元件。需要注意的是，在下列说明中，CMOS图像传感器是作为一个示例而被描述的。然而，在本实施例中，同样地类似于第一实施例，本技术能够被应用到除了CMOS图像传感器以外的诸如电荷耦合器件(CCD)图像传感器等摄像元件。

如图29所示，CMOS图像传感器200具有与CMOS图像传感器100的结构相似的结构。CMOS图像传感器200包括列A/D转换器123A-0(列A/D转换器123A-0-1至123A-0-P)、列A/D转换器123B-0(列A/D转换器123B-0-1至123B-0-P)、列A/D转换器123A-1(列A/D转换器123A-1-1至123A-1-P)和列A/D转换器123B-1(列A/D转换器123B-1-1至123B-1-P)。

列A/D转换器123对从像素阵列部111读取的像素信号执行A/D转换。被列A/D转换器123执行了A/D转换的像素信号(数字数据)被提供给水平传输部124。

CMOS图像传感器200包括水平传输部124A-0、124B-0、124A-1和124B-1。被列A/D转换器123A-0(列A/D转换器123A-0-1至123A-0-P)执行了A/D转换的像素信号被提供给水平传输部124A-0。被列A/D转换器123B-0(列A/D转换器123B-0-1至123B-0-P)执行了A/D转换的像素信号被提供给水平传输部124B-0。被列A/D转换器123A-1(列A/D转换器123A-1-1至123A-1-P)执行了A/D转换的像素信号被提供给水平传输部124A-1。被列A/D转换器123B-1(列A/D转换器123B-1-1至123B-1-P)执行了A/D转换的像素信号被提供给水平传输部124B-1。

此外，CMOS图像传感器200包括水平处理部221A和221B。而且，当在不需要对水平处理部221A和221B进行相互区分的情况下对它们进行说明时，水平处理部221A和221B被简称为水平处理部221。水平传输部124A-0和124B-0将像素信号提供给水平处理部221A。水平传输部124A-1和124B-1将像素信号提供给水平处理部221B。

即，水平传输部124将像素信号在两个路线中并列地输出至水平处理部221。水平处理部221A和221B对各个路线中的像素信号执行预定的信号处理。需要注意的是，水平处理部221可以被构造为用于对各个路线中的像素信号独立地执行信号处理的单个处理部。此外，可以省略水平处理部221。

CMOS图像传感器200还包括压缩器222A和222B。当在不需要对压缩器222A和222B进行相互区分的情况下对它们进行说明时，压缩器222A和222B被简称为压缩器222。

水平处理部221A将已经执行了信号处理的像素信号提供给压缩器222A。水平处理部221B将已经执行了信号处理的像素信号提供给压缩器222B。压缩器222A和222B压缩各个路线中的像素信号。此时，压缩器222A和222B压缩像素信号，直到所有路线中的像素信号的数据量变成能够在预定的单位周期(例如，1个水平同步周期)内被传输的量。

CMOS图像传感器200还包括输出部223。压缩器222A和222B将压缩后的像素信号提供给输出部222。输出部223把已被提供过来的所有路线中的经过压缩的像素信号输出至CMOS图像传感器200外面。

需要注意的是，压缩器222可以被构造为用于对各个路线中的像素信号独立地执行压缩处理的单个处理部。

以这种方式，CMOS图像传感器200能够在不会增大传输带域的前提下输出多个路线的像素信号。需要注意的是，在图29中，已经说明了在两个路线中读取像素信号。然而，当要读取的路线的数量是多个时，该数量可以任意设定。不管路线的数量是多少，优选的是准备相同数量的压缩器222。然而，当路线的数量增加时，必须增大压缩比。例如，当在N个路线中执行读取时，要准备N个压缩器222，并且优选的是，像素信号的数据大小被各压缩器压缩成等于或小于该数据大小的N分之一。在下列说明中，将说明在两个路线中读取像素信号的情况。

时序图

图30是用于说明CMOS图像传感器200的数据输出的状态的时序图。当像素信号如在图30的部分231中那样被读取时，每单位时间能够在单个路线中输出1行(one line)的像素信号。然而，通过如图29中的示例所示地压缩且输出各个路线的像素信号，如在部分232中那样，能够每单位时间在单个路线中输出2行的像素信号。因此，CMOS图像传感器200能够在不会超过输出接口的带域的情况下输出具有小的焦平面畸变的图像。

水平处理部

图31是水平处理部221A和221B的主要示例性结构的图。

在图31的示例中，水平处理部221A包括接口(I/F)241A、水平重排部(rearrangement)242A、钳位量(clamp amount)计算部243A、数字钳位244A、水平加法部245A、增益调节部246A和黑电平校正部247A。

同样地，水平处理部221B包括接口(I/F)241B、水平重排部242B、钳位量计算部243B、数字钳位244B、水平加法部245B、增益调节部246B和黑电平校正部247B。

当在不需要对接口(I/F)241A和241B进行相互区分的情况下对它们进行说明时，接口(I/F)241A和241B被简称为接口(I/F)241。当在不需要对水平重排部242A和242B进行相互区分的情况下对它们进行说明时，水平重排部242A和242B被简称为水平重排部242。当在不需要对钳位量计算部243A和243B进行相互区分的情况下对它们进行说明时，钳位量计算部243A和243B被简称为钳位量计算部243。当在不需要对数字钳位244A和244B进行相互区分的情况下对它们进行说明时，数字钳位244A和244B被简称为数字钳位244。当在不需要对水平加法部245A和245B进行相互区分的情况下对它们进行说明时，水平加法部245A和245B被简称为水平加法部245。当不需要对增益调节部246A和246B进行相互区分的情况下对它们进行说明时，增益调节部246A和246B被简称为增益调节部246。当在不需要对黑电平校正部247A和247B进行相互区分的情况下对它们进行说明时，黑电平校正部247A和247B被简称为黑电平校正部247。

利用水平处理部221来执行任意的信号处理。因此，水平处理部221的结构不限于图31中的示例。

而且，如图31所示，输出部223包括FIFO缓冲器251和差分输出接口(I/F)252。如上所述，通过利用压缩器222充分地压缩像素信号，能够防止产生FIFO缓冲器251的溢出，并且多个行的像素信号能够在单位时间内在单个路线中被输出。需要注意的是，输出部223的结构能够任意地被确定，并且不限于图31中的示例。

压缩器

需要注意的是，利用压缩器222来执行像素信号的任意压缩方法。然而，为了防止压缩处理的处理时间的增加，优选的是，压缩方法和控制方法是简易的。例如，可以采用固定比特率(CBR；fixed bit rate)的压缩方式。图32是在这种情况下的压缩器222的主要示例性结构的图。压缩器222的结构能够任意地被确定，并且不限于图32中的示例。

如上所述，因为CMOS图像传感器200能够在不会增大传输带域的情况下输出多个路线的像素信号，所以能够实现更容易的且更加多样化的数据输出。

3.第三实施例

数据锁存器

在单个单坡型(Single-Slope-type)A/D转换器被分配给像素阵列中的单列的图像传感器的情况下，单个数据锁存器针对单个A/D转换器而被设置着。该数据锁存器存储着由该A/D转换器计数而得到的计数值(A/D转换后的像素信号(数字数据))。通过将计数值存储到数据锁存器中，当下一列被读取并且被执行A/D转换时，该计数值能够被传输至逻辑部。

当单个数据锁存器针对单个A/D转换器而被设置着时，在执行与另一列的加法并且输出差分数据的时候，就必须设有存储着其他不同列的数据的行存储器。当行存储器被安装时，电路面积(即，制造成本)和电力消耗可能增加。

用于存储由A/D转换器计数而得到的计数值(A/D转换后的像素信号(数字数据))的多个数据锁存器针对单个单坡型A/D转换器而被设置着，并且多个像素信号(多个行的像素信号)能够被并列地传输(在1个单位时间内)。

需要注意的是，还可以包括用于对从上述多个数据锁存器读取的像素信号进行加法和/或减法的计算部。

利用上述方法，相比于图像处理部中包括行存储器的情况，电路尺寸(制造成本)和电力消耗的增加能够被降低。

CMOS图像传感器

图33是在这种情况下的CMOS图像传感器的主要示例性结构的图。类似于CMOS图像传感器100和200，图33中所示的CMOS图像传感器300是一种对被摄对象进行摄像并且获得所摄取的图象的数字数据的摄像元件。需要注意的是，在这里，CMOS图像传感器是作为一个示例而被描述的。然而，本技术能够被应用到除了CMOS图像传感器以外的诸如CCD图像传感器等摄像元件。

如图33所示，CMOS图像传感器300包括像素阵列部311、A/D转换器312、水平传输路径313、放大部314、计算部315和图像处理部316。而且，CMOS图像传感器300包括控制部331、垂直扫描部332和水平扫描部333。

像素阵列部311是如下的像素区域：在该像素区域中，具有诸如光电二极管等光电转换元件的像素构造(单位像素)321以平面状或曲面状被布置着。像素阵列部311中的各单位像素321由垂直扫描部332控制并且接收来自被摄对象的光。单位像素321对入射光进行光电转换并且积累电荷。然后，单位像素321将这些电荷作为像素信号以预定时序输出。

从各单位像素321输出的像素信号通过针对各列而被分配给该列的垂直信号线VSL(例如，VSL0和VSL1)而被传输至A/D转换器312。

A/D转换器312包括针对各列而设的且用于对该列的像素信号执行A/D转换的列A/D转换器。A/D转换器312由水平扫描部333控制，并且A/D转换器312通过使用各个列A/D转换器而对像素阵列中的各列的像素信号执行A/D转换。由A/D转换器312进行了A/D转换后的像素信号(数字数据)通过水平传输路径313而被提供给放大部314，并且利用放大部314而被放大。然后，放大后的像素信号被提供给计算部315。

必要时，计算部315在控制部331的控制下对已被提供过来的多个行的像素信号执行预定的计算(例如，多个行的像素信号的加法/减法)。计算部315将已被提供过来的像素信号或计算结果提供给图像处理部316。

图像处理部316通过使用从计算部315提供过来的的像素信号，执行预定的图像处理和信号处理。

控制部331控制CMOS图像传感器300中的各处理部。例如，控制部331控制垂直扫描部332并且使垂直扫描部332控制单位像素321的驱动。而且，例如，控制部331控制A/D转换器312并且控制对从像素阵列部311读取的像素信号的A/D转换(更具体地，经过A/D转换后的像素信号的锁存)。此外，例如，控制部331控制水平扫描部333并且使水平扫描部333控制从各列的A/D转换器312(更具体地，数据锁存器)对经过A/D转换后的像素信号的读取和传输。此外，例如，控制部331控制计算部315并且控制使用像素信号而进行的计算处理。

垂直扫描部332由控制部331控制，并且垂直扫描部332控制像素阵列部311中的各单位像素321的驱动且使得单位像素321被执行像素信号的读取。水平扫描部333由控制部331控制，并且水平扫描部333控制A/D转换器312。然后，水平扫描部333使A/D转换器312对从像素阵列部311读取的像素信号执行A/D转换并且对经过A/D转换后的像素信号进行传输。

需要注意的是，可以省略放大部314、计算部315和图像处理部316。

A/D转换器

图34是A/D转换器312的主要示例性结构的图。如上所述，A/D转换器312包括针对各列而设的列A/D转换器。如图34所示，A/D转换器312包括用于将斜坡信号提供给各个列A/D转换器的D/A转换器351。

而且，如图34所示，对通过垂直信号线VSL0提供过来的像素信号执行A/D转换的列A/D转换器包括比较器352-0、计数器353-0、选择器354-0以及数据锁存器355A-0和355B-0。同样地，对通过垂直信号线VSL1提供过来的像素信号执行A/D转换的列A/D转换器包括比较器352-1、计数器353-1、选择器354-1以及数据锁存器355A-1和355B-1。

即，各个列A/D转换器都包括比较器352、计数器353、选择器354以及数据锁存器355A和355B。需要注意的是，在下列说明中，当在不需要对各列的部件进行相互区分的情况下对它们进行说明时，它们被称为如上所述的比较器352、计数器353、选择器354以及数据锁存器355A和355B。当需要为了相互区分而说明各列时，如上所述，第X列的列A/D转换器中的部件被称为比较器352-X、计数器353-X、选择器354-X以及数据锁存器355A-X和355B-X。此外，当在不需要对数据锁存器355A和355B进行相互区分的情况下对它们进行说明时，数据锁存器355A和355B被称为数据锁存器355。

比较器352比较通过该列的垂直信号线VSL提供过来的像素信号的大小和从D/A转换器351提供过来的斜坡信号的大小，并且将比较结果提供给计数器353。

计数器353对从由比较器352进行的比较的开始到当比较结果发生变化时的时刻的期间进行计数，并且将计数值输出至选择器354。

选择器354根据由控制部331执行的控制，把从计数器353提供过来的计数值(像素信号的数字数据)提供给数据锁存器355A和355B中的至少一者。

数据锁存器355锁存从选择器354提供过来的像素信号(数字数据)。根据由水平扫描部333执行的控制，数据锁存器355将锁存的像素信号(数字数据)提供给水平传输路径313并且使水平传输路径313将该像素信号传输至放大部314。

以这种方式，A/D转换器312具有针对像素阵列中的各列而设的列A/D转换器，并且A/D转换器312针对各个列A/D转换器都包括两个数据锁存器355。于是，A/D转换器312能够锁存两行的像素信号(数字数据)。因此，水平扫描部333能够在1个单位时间(例如，1个水平同步周期)内任意地选择且传输这两行像素信号中的一者或两者。

据此，CMOS图像传感器300能够在不会增加制造成本和电力消耗的情况下实现行之间的像素信号的计算。而且，因为水平扫描部333能够选择任意一行的像素信号且传输该行的像素信号，所以CMOS图像传感器300能够以更加多样化的模式来输出像素信号。

读取处理的流程

将参照图35中的流程图说明读取处理的示例性流程。当读取处理开始时，在步骤S301中，控制部331通过垂直扫描部332来控制像素阵列部311中的各单位像素321，并且从要被处理的当前行的单位像素321读取像素信号。

在步骤S302中，控制部331控制A/D转换器312，并且使A/D转换器312对从单位像素读取的像素信号执行A/D转换。

在步骤S303，控制部331控制A/D转换器312(更具体地，选择器354)，并且根据操作模式(读取模式)来选择用于存储已经被执行了A/D转换的当前行的像素数据(像素信号的数字数据)的数据锁存器355。

在步骤S304中，控制部331控制A/D转换器312，并且使在步骤S303中被选择的数据锁存器355存储像素数据。

在步骤S305中，控制部331控制水平扫描部333，并且根据操作模式使水平扫描部333从所期望的数据锁存器355读取像素数据。

在步骤S306中，控制部331控制计算部315，并且根据操作模式使计算部315对行之间的像素数据进行计算。当没有必要计算这些数据时，能够省略该步骤中的处理。

在步骤S307中，控制部331控制图像处理部316，并且使图像处理部316将已被执行了图像处理的像素数据输出至CMOS图像传感器300外面。

在步骤S308中，控制部331判定是否读取另一行(排)的像素信号。当存在未经处理的行并且当判定读取另一行(排)的像素信号时，该流程返回到步骤S301，并且重复步骤S301之后的处理。此外，当在步骤S308中判定不读取另一行的像素信号时，读取处理就结束了。

利用这种控制，CMOS图像传感器300能够在必要时防止了制造成本和电力消耗增加的同时实现行之间的像素信号的计算。而且，CMOS图像传感器300能够以更加多样化的模式来输出像素信号。

示例性读取模式

例如，如图36所示，CMOS图像传感器300能够读取像素信号。在图36的示例中，能够输出这样的数据：在该数据前后的行能够被添加到该数据中。优选的是，各列的各处理部被构造为图36中的A的示例，并且像素信号如图36中的B的示例中的时序图这样地被读取、锁存和传输。例如，第N行的数据被存储于数据锁存器355A和355B两者中，并且下一行第N+1行的数据被存储于数据锁存器355B中。在此时，第N行的数据仍然被存储于数据锁存器355A中。相加数据能够通过利用计算部315使两部分数据相加而被输出。

而且，相加之前的数据能够通过读取数据锁存器355B中的数据而被输出。此外，例如，相加数据的输出和相加之前的数据的输出能够并列地执行。例如，在运动图像模式的情况下，计算部315使存储于数据锁存器355A中的数据和存储于数据锁存器355B中的数据相加并且每隔一个单位时间输出相加结果(A+B)。在静止图像模式的情况下，存储于数据锁存器355B中的数据(B)能够在各单位时间内被输出。以这种方式，像素信号能够通过使用更加多样化的方法而被输出。

而且，例如，如图37所示，CMOS图像传感器300能够读取像素信号。在图37的示例中，能够输出这样的数据(差分数据)：从该数据中减去该数据前后的行。优选的是，各列的各处理部被构造为图37中的A的示例，并且像素信号如图37中的B的示例中的时序图这样地被读取、锁存和传输。例如，第N行的数据被存储于数据锁存器355A中，并且下一行第N+1行的数据被存储于数据锁存器355B中。即，用于锁存数据的数据锁存器355针对各行而被切换。以这种方式，数据锁存器355A和355B存储连续两行的数据。通过利用计算部315使两部分数据相减，差分数据能够被输出。

而且，通过交替地读取存储于数据锁存器355A中的数据和存储于数据锁存器355B中的数据，相减之前的数据能够被输出。此外，例如，差分数据的输出和相减之前的数据的输出能够并列地执行。例如，在AF模式(它是为了提高对比自聚焦(AF)功能的精度的模式)的情况下，计算部315使存储于数据锁存器355A中的数据和存储于数据锁存器355B中的数据相减，并且在各单位时间内输出相减结果(A-B或B-A)。在静止图像模式的情况下，存储于数据锁存器355A中的数据(A)和存储于数据锁存器355B中的数据(B)能够针对各单位时间而被交替地输出。以这种方式，像素信号能够通过使用更加多样化的方法而被输出。

而且，例如，如图38中的A所示，通过具有与图36中的A(相加的情况)的结构相似的结构，类似于图36中的示例，能够输出这样的数据：在该数据前后的行能够被添加到该数据中。在这种情况下，优选的是，如图38中的B的示例中的时序图所示地读取、锁存且传输像素信号。

例如，第N行的数据被存储于数据锁存器355B中，并且下一行第N+1行的数据被存储于数据锁存器355A中。即，用于锁存数据的数据锁存器355针对各行而被切换。以这种方式，数据锁存器355A和355B存储连续两行的数据。相加数据能够通过利用计算部315使两部分数据相加而被输出。

而且，通过交替地读取存储于数据锁存器355A中的数据和存储于数据锁存器355B中的数据，相加之前的数据能够被输出。此外，例如，相加数据的输出和相加之前的数据的输出能够并列地执行。例如，在运动图像模式的情况下，计算部315使存储于数据锁存器355A中的数据和存储于数据锁存器355B中的数据相加并且每隔一个单位时间输出相加结果(A+B)。在静止图像模式情况下，存储于数据锁存器355A中的数据(A)和存储于数据锁存器355B中的数据(B)能够针对各单位时间而被交替地输出。以这种方式，像素信号能够通过使用更加多样化的方法而被输出。

需要注意的是，为了调准计算(相加或相减)之后的数据的中心，优选的是，预定负载被应用到存储于各数据锁存器中的数据和计算(相加或相减)后的数据。

利用上述处理，多个部分的数据能够并列地输出。而且，通过在数据锁存之后进行计算，通过使用多个行的像素数据的计算(加法、减法等)能够被执行。此外，利用上述结构，因为没有必要设置行存储器，所以能够防止电路尺寸(制造成本)和电力消耗的增加。

在上面，已经做出了针对各列(各个列A/D转换器)而设置有两个数据锁存器355的说明。然而，每列的数据锁存器355的数量能够任意地被确定。例如，可以针对各列而设置有三个以上的数据锁存器355。因此，更多数量的行的像素数据能够被存储，并且更加多样化的计算能够在行之间被执行。即，像素信号能够通过使用更加多样化的方法而被输出。

4.第四实施例

由于多重采样而造成的噪声的降低

如在上述实施例中说明的那样，当对各列执行多个行的A/D转换时，可以通过使用彼此独立的行而降低输出数据的噪声。

在这种情况下，优选的是，P阶段的采样时序在各行的A/D转换中从D阶段的采样时序偏移，并且能够获得各相的加法平均值。

例如，各个行的DAC波形彼此偏移。因为各个行的列ADC是独立操作的，所以能够容易实现该操作。据此，采样时间的数量增加一倍。因此，当噪声彼此不相关时，能够通过输出利用两种采样而获得的信号的加法平均值而提高SN比。即，输出数据的噪声能够降低。

然而，利用该方法，每列的A/D转换处理时间可能增加。

因此，采样时序可以在不改变多个A/D转换的时序的时序控制的情况下通过使参考信号(斜坡信号)的偏置相对偏移而偏移。例如，如利用图39的示例中的虚线401和实线402所显示，优选的是，P阶段和D阶段的采样时序被分割为多个时序，并且能够获得各输出的加法平均值。

例如，如图40中的A所示，当各行的斜坡信号的偏置没有偏移时(相同的偏置被应用到各行的斜坡信号)，各个行的采样时序是彼此相同的。因此，大体相同的噪声被应用到输出数据。因此，即使当获得各行的输出数据的加法平均值时，虽然A/D转换器的SN比提高，但是提高像素信号的SN比是困难的。

然而，如图39中的示例，当各行的斜坡信号的偏置彼此相对偏移时(不同的偏置被应用到各行的斜坡信号)，如图40中的B所示，各行的采样时序彼此是不同的。当假设应用到输出数据中的噪声是随机噪声时，像素信号和A/D转换器的SN比能够通过使用各行的输出数据的加法平均值作为输出数据而被提高。即，能够进一步降低输出数据的噪声。

而且，利用该方法，因为所有行的斜坡信号的供应时序是相同的，所以进行控制要比斜坡信号的供应时序针对各行而发生偏移的情况更容易。而且，当斜坡信号的偏置针对各行而发生偏移时，执行A/D转换的时间能够比在斜坡信号的供应时序针对各行而发生偏移的情况下的时间短。即，能够防止A/D转换处理时间的增加。即，能够以更高的速度执行A/D转换处理。

执行变黑现象校正和多重采样两者

需要注意的是，在摄像装置中，当非常强的光进入光电转换部(光电二极管)时，可能出现变黑现象。作为用于校正变黑现象的方法，存在着当比较器的输出在P阶段读取周期内没有反转时用于输出作为A/D转换的结果的固定值的方法。在该方法的情况下，当斜坡信号的偏置太小时，比较器的输出在P阶段读取周期内反转。因此，用于输出固定值的控制方法没有有效地发挥作用，并且考虑到这样的可能：难以防止变黑现象的产生。

例如，在图41的情况下，像素信号(VSL信号)与利用虚线401表示的斜坡信号1之间的比较的结果在P阶段读取周期内没有反转。然而，像素信号(VSL信号)与利用实线402表示斜坡信号2之间的比较的结果在P阶段读取周期内反转。以这种方式，当斜坡信号1和2的偏置之间的差过大(即，被应用到斜坡信号中的偏置过小)时，斜坡信号与像素信号之间的比较结果很容易反转。由于上述的固定值的输出，所以控制变黑现象的产生的预防是困难的。

优选的是，斜坡信号的偏置的偏移量能够根据斜坡信号的倾斜度而发生改变。例如，当斜坡信号的倾斜度大时，各个A/D转换器的斜坡信号的偏置之间的差被设定成小。当斜坡信号的倾斜度小时，各个A/D转换器的斜坡信号的偏置之间的差可以被设定成大。

斜坡信号的倾斜度是否大可以通过使用预定阈值而被判定。即，当斜坡信号的倾斜度大于预定阈值(或等于或大于该阈值)时，判定斜坡信号的倾斜度大，并且各个A/D转换器的斜坡信号的偏置之间的差被设定成小。当斜坡信号的倾斜度等于或小于预定阈值(或小于该阈值)时，判定斜坡信号的倾斜度小，并且各个A/D转换器的斜坡信号的偏置之间的差可以被设定成大。该阈值可以任意地被确定。该阈值可以是预定固定值，也可以基于一些信息而被确定。而且，各个行的斜坡信号的偏置之间的差可以在不使用该阈值的情况下被设定成根据该斜坡信号的倾斜度的一个值。

通过以这种方式进行控制，即使当非常强的光进入光电转换部时，也能够正常校正变黑现象，并且能够获得由多重采样而造成的降噪效果。

需要注意的是，当被校正的变黑现象的固定值通过使用多个行的输出而从输出信号中的任何一者被输出时，优选的是，在不执行加法平均值处理的情况下，选择并且输出该固定值。

而且，在这种情况下，每列的A/D转换器的数量能够任意地被确定。需要注意的是，当图像传感器具有针对各列而设置的多个A/D转换器时，上述控制能够被应用到任何的图像传感器。例如，能够在上述实施例中说明的各CMOS图像传感器中实现该控制。在下列说明中，图1中的CMOS图像传感器100作为一个示例而被描述。

斜坡信号控制处理的流程

将参照图42中的流程图说明为了控制如上所述的斜坡信号的偏移量的斜坡信号控制处理的示例性流程。

当斜坡信号控制处理开始时，传感器控制器131在步骤S401中判定利用D/A转换器113输出的斜坡信号的倾斜度。D/A转换器113根据传感器控制器131的控制而产生且输出斜坡信号。即，传感器控制器131基于控制信息而判定斜坡信号的倾斜度。需要注意的是，优选的是，传感器控制器131分析D/A转换器113的输出波形(斜坡信号的波形)并且判定该波形的倾斜度。

在步骤S402中，传感器控制器131控制D/A转换器113并且根据在步骤S401中判定的斜坡信号的倾斜度而控制如上所述的斜坡信号的偏移量(偏置之间的差)。当斜坡信号的偏移量被控制时，斜坡信号控制处理结束。

利用上述控制，CMOS图像传感器100能够获得由多重采样而造成的降噪效果，并且能够防止变黑现象的产生。即，像素信号能够通过使用更加多样化的方法而被输出。

5.第五实施例

CMOS图像传感器

需要注意的是，应用了本技术的摄像元件可以具有彼此叠加的多个半导体基板。

图43是应用了本技术的示例性摄像元件的主要示例性结构的图。类似于在实施例中说明的CMOS图像传感器，图43中所示的CMOS图像传感器500是一种对被摄对象进行摄像并且获得所摄取的图象的数字数据的摄像元件。如图43所示，CMOS图像传感器500包括彼此叠加的两个半导体基板(层叠芯片(像素芯片501和电路芯片502))。需要注意的是，设置多个半导体基板(层叠芯片)是优选的。半导体基板的数量可以是例如等于或多于三个。

在像素芯片501中，形成有像素区域511，在像素区域511中布置有包括用于对入射光进行光电转换的光电转换元件的单位像素。而且，在电路芯片502中，形成有周边电路区域512，在周边电路区域512中形成有用于处理从像素区域511读取的像素信号的周边电路。

如上所述，像素芯片501和电路芯片502彼此堆叠并且形成多层结构(层叠结构)。形成于像素芯片501中的像素区域511中的各像素和形成于电路芯片502中的周边电路区域512中的周边电路可以通过通孔(VIA)而彼此电连接，通孔(VIA)被形成于过孔区(VIA)513和514中。

即使当CMOS图像传感器500具有层叠结构时，CMOS图像传感器500也能够具有在上述实施例中说明的CMOS图像传感器的结构。即，本技术也能够被应用到具有层叠结构的CMOS图像传感器500。

6.第六实施例

摄像装置

需要注意的是，本技术能够被应用到除了摄像元件以外的装置。例如，本技术可以被应用到具有摄像元件的装置(电子设备等)，例如摄像装置。图44是作为应用了本技术的示例性电子设备的摄像装置的主要示例性结构的框图。图44中所示的摄像装置600是一种对被摄对象进行摄像并且将被摄对象的图像作为电信号输出的装置。

图44中所示的摄像装置600包括光学部611、CMOS图像传感器612、图像处理部613、显示器614、编解码处理部615、存储部616、输出部617、通信部618、控制部621、操作部622和驱动器623。

光学部611调节被摄对象的焦点，并且包括收集来自调节了焦点的位置的光的镜头、调节曝光的光圈和控制摄像的时序的快门。来自被摄对象的光(入射光)通过光学部611，并且光学部611将该光提供给CMOS图像传感器612。

CMOS图像传感器612通过对入射光进行光电转换而对各像素的信号(像素信号)执行A/D转换并且执行诸如CDS等信号处理。然后，CMOS图像传感器612将处理后的摄像图像数据提供给图像处理部613。

图像处理部613对利用CMOS图像传感器612获得的摄像图像数据执行图像处理。更具体地，图像处理部613执行相对于从CMOS图像传感器612提供过来的摄像图像数据的各种各样的图像处理。例如，图像处理包括混色校正、黑电平校正、白平衡调节、去马赛克处理、矩阵处理、伽马校正和YC转换。图像处理部613将已经执行了图像处理的摄像图像数据提供给显示器614。

例如，显示器614被构造为液晶显示器等。显示器614显示从图像处理部613提供过来的摄像图像数据的图像(例如，被摄对象的图像)。

此外，必要时，图像处理部613将已经执行了图像处理的摄像图像数据提供给编解码处理部615。

编解码处理部615对从图像处理部613提供过来的摄像图像数据执行预定的系统编码处理，并且将获得的编码数据提供给存储部616。而且，编解码处理部615读取存储于存储部616中的编码数据并且通过对该编码数据解码而产生解码图像数据。然后，编解码处理部615将解码图像数据提供给图像处理部613。

图像处理部613对从编解码处理部615提供过来的解码图像数据执行预定图像处理。图像处理部613将已经执行了图像处理的解码图像数据提供给显示器614。例如，显示器614被构造为液晶显示器等，并且显示从图像处理部613提供过来的解码图像数据的图像。

而且，编解码处理部615可以将通过对从图像处理部613提供过来的摄像图像数据编码而获得的编码数据或从存储部616读取的摄像图像数据的编码数据输出至输出部617，并且输出是到摄像装置600外。而且，编解码处理部615可以将编码前的摄像图像数据或通过对从存储部616读取的编码数据解码而获得的解码图像数据提供给输出部617，并且输出是到摄像装置600外。

此外，编解码处理部615可以通过通信部618而将摄像图像数据、摄像图像数据的编码数据或解码图像数据传输至另一个装置。而且，编解码处理部615可以通过通信部618而获得摄像图像数据的编码数据和图像数据。编解码处理部615对通过通信部618而获得的摄像图像数据的编码数据和图像数据适当地编码和解码。编解码处理部615可以将获得的图像数据或编码数据提供给如上所述的图像处理部613，并且可以将这些数据输出至存储部616、输出部617和通信部618。

存储部616存储从编解码处理部615提供过来的编码数据等。必要时，存储于存储部616中的编码数据通过编解码处理部615而被读取和解码。通过解码处理而获得的摄像图像数据被提供给显示器614，并且对应于该摄像图像数据的摄像图像被显示。

输出部617包括诸如外输出端子等外输出接口，并且将通过编解码处理部615提供过来的各种各样的数据通过外输出接口而输出至摄像装置600外。

通信部618将包括从编解码处理部615提供过来的图像数据和编码数据的各种各样的信息提供给另一个装置，该装置是预定通信(有线通信或无线通信)的通信伙伴。而且，通信部618从作为预定通信(有线通信或无线通信)的通信伙伴的另一个装置获得包括图像数据和编码数据的各种各样的信息并且将这些信息提供给编解码处理部615。

控制部621控制摄像装置600中的各处理部(虚线620中的各处理部、操作部622和驱动器623)的操作。

操作部622是由诸如多方向滚轮键(商标)、键、按钮或触摸面板等任意的输入设备形成的。例如，操作部622接收由用户等输入的操作，并且将对应于该操作输入的信号提供给控制部621。

驱动器623上安装有移动介质631，并且驱动器623读取存储于移动介质631中的信息。例如，移动介质631是磁盘、光盘、磁光盘或半导体存储器。驱动器623从移动介质631读取诸如程序和数据等各种各样的信息并且将这些信息提供给控制部621。而且，当可写移动介质631被安装到驱动器623上时，驱动器623将诸如从控制部621提供过来的图像数据和编码数据等各种各样的信息存储到移动介质631中。

在实施例中说明的本技术被应用为上述的摄像装置600中的CMOS图像传感器612。即，在实施例中说明的CMOS图像传感器(例如，CMOS图像传感器100、CMOS图像传感器200或CMOS图像传感器300)被用作CMOS图像传感器612。据此，CMOS图像传感器612能够实现更容易且更加多样化的数据输出。因此，摄像装置600能够通过对被摄对象进行摄像来实现更容易且更加多样化的数据输出。

需要注意的是，应用了本技术的摄像装置的结构不限于上述的结构，并且可以是任何其他的结构。例如，摄像装置可以是诸如数码相机、摄像机、便携式电话、智能电话和个人计算机等具有摄像功能的信息处理器。而且，摄像装置可以是附在其他信息处理器中且被使用(或安装为内置设备)的相机模块。

上述的一系列处理能够利用硬件和软件而被执行。当这一系列的处理利用软件而被执行时，用于构造该软件的程序是从网络和记录介质被安装的。

例如，如图44所示，所述记录介质是由与装置主体分开设置的移动介质631构成的，移动介质631中记录着所述程序并且移动介质631被分配以将所述程序分配给用户。移动介质631包括磁盘(包括软盘)和光盘(包括CD-ROM和DVD)。此外，移动介质631包括磁光盘(包括微型光碟(MD：mini disc))和半导体存储器。

在这种情况下，所述程序能够通过将移动介质631附在驱动器623中而被安装到存储部616上。

而且，所述程序能够通过有线或无线传输介质(例如，局域网、因特网和数字卫星广播)而被提供。在这种情况下，所述程序能够利用通信部618而被接收并且能够被安装到存储部616中。

此外，所述程序能够预先被安装到存储部616和控制部621中的只读存储器(ROM)等上。

需要注意的是，利用计算机执行的所述程序可以是依照文中说明的顺序以时序的方式执行处理的程序，也可以是并列地执行或在执行呼叫时的必要时刻执行处理的程序。

而且，在这里，用于写入记录于记录介质中的程序的步骤包括依照说明的顺序以时序的方式执行的处理和即使当没有以时序的方式执行处理时并列地或独立地执行的处理。

而且，各步骤中的处理能够利用上述装置或除了上述装置以外的任何装置而被执行。在这种情况下，优选的是，用于执行处理的装置具有执行处理所必需的功能(功能块等)。而且，优选地，处理所必需的信息被适当地传输至该装置。

而且，系统在这里指的是多个元件(装置、模块(部件)等)的集合，并且不用考虑所有的元件是否是在相同的外壳中。因此，分别装在彼此不同的外壳中且通过网络而连接的多个装置和具有装在一个外壳中的多个模块的一个装置都是系统。

而且，作为一个装置(或处理部)的上述结构可以被分割，并且分割部分可以形成多个装置(或处理部)。相反，作为多个装置(或处理部)的上述结构可以被共同构造为一个装置。而且，除了上述结构以外的结构可以被添加到各装置(或各处理部)的结构中。此外，当作为一个整体系统的结构和操作大体相同时，某个装置(或处理部)的结构的一部分可以被包括在另一个装置(或另一个处理部)的结构中。

上面，已经参照附图详细说明了本发明的优选实施例。然而，本发明的技术范围不限于上述实施例。显而易见地，本发明的技术领域中的普通技术人员能够容易地获得在权利要求中说明的技术理念的范围内的各种各样的变型和修改。应当理解的是，这些变型和修改自然而然地属于本发明的技术范围。

例如，本技术能够具有一个功能通过网络而被多个装置共用且共同处理的云计算的结构。

而且，参照上述流程图说明的各步骤能够利用一个装置而被执行，并且能够利用多个装置而被分割且执行。

此外，当一个步骤中包括多个处理时，这一个步骤中所包括的多个处理能够利用一个装置而被执行，并且能够利用多个装置而被分割且执行。

而且，本技术不限于此，并且本技术能够被实施为附在所述装置或用于构造系统的装置中的结构。例如，上述结构是如系统大规模集成电路(LSI：large scaleintegration)等的处理器、使用多个处理器的模块、使用多个模块的部件和其他功能被添加到该部件中的集合(即，装置的一部分的结构)。

需要注意的是，本技术能够具有下面的结构。

(1)一种摄像元件，其包括：

像素阵列，其被配置成针对各列而分配有多个用于传输从像素读取的像素信号的信号线，各列的所述多个信号线中的各个信号线被分配有相互不同的像素信号读取模式，并且被连接至与所述模式对应的像素；以及

控制部，其被配置成进行如下控制：针对所述像素阵列中的各列，从被连接至对应于所述像素信号读取模式的所述信号线的像素在所述模式下读取像素信号，并且通过所述信号线传输所读取的所述像素信号。

(2)根据(1)以及(3)至(13)中任一项所述的摄像元件，其中

所述控制部进行控制，以在对应于像素的所述模式的帧速率下从所述像素读取像素信号。

(3)根据(1)、(2)以及(4)至(13)中任一项所述的摄像元件，其中

所述控制部进一步进行控制，以在所述模式的所述帧速率下执行各列的主快门操作和预快门操作。

(4)根据(1)至(3)以及(5)至(13)中任一项所述的摄像元件，其中

所述列的被分配给各信号线的像素数量针对各列是不同的。

(5)根据(1)至(4)以及(6)至(13)中任一项所述的摄像元件，其还包括：

选择部，其被配置成从各列中的所述多个信号线之中选择对应于所述像素信号读取模式的信号线，其中

所述控制部进行控制，以使所述选择部选择各列的所述信号线中的任何一个信号线、从被连接至由所述选择部选择的信号线的像素在所述模式下读取像素信号、并且通过由所述选择部选择的信号线而传输所读取的所述像素信号。

(6)根据(1)至(5)以及(7)至(13)中任一项所述的摄像元件，其中

所述控制部进行控制，以使所述选择部顺序地切换要被选择的信号线并且以时分的方式读取多个模式的像素信号。

(7)根据(1)至(6)以及(8)至(13)中任一项所述的摄像元件，其中

关于所述像素阵列中的各列的所述多个信号线中的各信号线，对应于与该信号线对应的所述模式的虚拟像素被连接至该信号线，并且

所述控制部进行控制，以针对所述像素阵列中的各列，从被连接至对应于所述像素信号读取模式的所述信号线的虚拟像素在所述模式下读取像素信号。

(8)根据(1)至(7)以及(9)至(13)中任一项所述的摄像元件，其中

所述控制部进一步进行控制，以在所述模式下执行所述虚拟像素的快门操作。

(9)根据(1)至(8)以及(10)至(13)中任一项所述的摄像元件，其还包括：

A/D转换器，其被配置成在所述像素阵列的各列中对通过所述信号线传输过来的所述像素信号执行A/D转换。

(10)根据(1)至(9)以及(11)至(13)中任一项所述的摄像元件，其还包括：

选择部，其被配置成从所述像素阵列的各列中的所述多个信号线之中选择对应于所述像素信号读取模式的信号线，其中

所述A/D转换器对从被连接至由所述选择部选择的信号线的像素读取的像素信号执行A/D转换。

(11)根据(1)至(10)、(12)和(13)中任一项所述的摄像元件，其中

所述多个A/D转换器相对于所述像素阵列中的各列而被设置，并且

所述选择部选择被用于对像素信号执行A/D转换的所述A/D转换器。

(12)根据(1)至(11)和(13)中任一项所述的摄像元件，其中

所述控制部进行控制，以针对所述像素阵列中的各列使所述选择部选择多个信号线和多个A/D转换器，并且针对所述像素阵列中的各列，在所述信号线之间并列地执行从被连接至由所述选择部选择的所述各个信号线的像素在所述模式下读取像素信号。

(13)根据(1)至(12)中任一项所述的摄像元件，其中

各像素的曝光时间针对与被连接至所述像素的所述信号线对应的各模式而被设定。

(14)一种控制方法，其针对如下的像素阵列，

在所述像素阵列中，针对各列而分配有多个用于传输从像素读取的像素信号的信号线，各列的所述多个信号线中的各个信号线被分配有相互不同的像素信号读取模式，并且被连接至与所述模式对应的像素；

所述控制方法包括：

针对所述像素阵列中的各列，从被连接至与所述像素信号读取模式对应的信号线的像素在所述模式下读取像素信号；以及

将所读取的像素信号经由该信号线进行传输。

(15)一种摄像装置，其包括：

摄像部，其被配置用于对被摄对象摄像；以及

图像处理部，其被配置用于对由所述摄像部的摄像而得到的图像数据执行图像处理，其中

所述摄像部具有像素阵列和控制部，所述像素阵列包括用于传输从像素读取的像素信号的被分配给各列的多个信号线和分别被分配给各列的所述信号线的彼此不同的像素信号读取模式，并且所述像素阵列被连接至对应于所述模式的像素，所述控制部进行控制，以针对所述像素阵列中的各列从被连接至对应于所述像素信号读取模式的所述信号线的像素在所述模式下读取像素信号，并且通过所述信号线传输读取的所述像素信号。

(16)一种摄像元件，其包括：

像素阵列，其被配置成具有传输从像素读取的像素信号并且被分配给各列的多个信号线并且具有与被分配给各列的所述信号线中的一个信号线连接的各列的像素；

多个A/D转换器，其被配置用于对通过所述像素阵列中的各列的彼此不同的所述信号线传输过来的所述像素信号执行A/D转换；

多个压缩器，其被配置成压缩分别利用彼此不同的所述A/D转换器执行了A/D转换的所述像素信号；以及

控制部，其被配置成进行如下控制：以从被分配给所述像素阵列中的各列的彼此不同的所述信号线的多行像素并列地读取像素信号、通过使用对应于像素的所述信号线而并列地传输从所述多行像素读取的多行像素信号、通过使用所述多个A/D转换器而对通过使用所述多个信号线传输过来的所述多行像素信号并列地执行A/D转换、并且通过使用所述多个压缩器而并列地压缩利用不同的所述A/D转换器执行了A/D转换的彼此不同的行的像素信号。

(17)根据(16)以及(18)至(20)中任一项所述的摄像元件，其中

所述多个压缩器压缩各行的像素信号，以便压缩后的所述多行像素信号的数据大小等于或小于在一个单位周期内传输的大小。

(18)根据(16)、(17)、(19)和(20)中任一项所述的摄像元件，其中

所述控制部读取每两行的图像信号，并且

所述多个压缩器压缩各行的像素信号，以便所述像素信号的数据大小变成一半。

(19)根据(16)至(18)和(20)中任一项所述的摄像元件，其中

所述压缩器以预定比特率压缩所述像素信号。

(20)根据(16)至(19)中任一项所述的摄像元件，其还包括：

多个信号处理部，其被配置用于对利用不同的所述A/D转换器执行了A/D转换的不同行的各自的像素信号并列地执行预定信号处理；其中

所述多个压缩器并列地压缩利用不同的所述多个信号处理部执行了所述信号处理的所述不同行的像素信号。

(21)一种控制方法，其包括：

从被分配给像素阵列中的各列的不同信号线的多行像素并列地读取像素信号，在所述像素阵列中用于传输从像素读取的所述像素信号的多个信号线被分配给各列并且各列的像素被连接至分配给该列的所述多个信号线中的一个信号线；

通过使用对应于各像素的所述信号线而并列地传输从所述多行像素读取的多行像素信号；

对通过使用所述多个信号线传输过来的所述多行像素信号并列地执行A/D转换；以及

并列地压缩已经执行了A/D转换的不同行的像素信号。

(22)一种摄像装置，其包括：

摄像部，其被配置用于对被摄对象摄像；以及

所述摄像部包括像素阵列、多个A/D转换器、多个压缩器和控制部，所述像素阵列具有多个信号线并且具有与被分配给各列的所述信号线中的一个信号线连接的各列的像素，所述多个信号线传输从所述像素读取的像素信号并且被分配给各列，所述多个A/D转换器对通过所述像素阵列中的各列的彼此不同的所述信号线传输过来的所述像素信号执行A/D转换，所述多个压缩器压缩分别利用彼此不同的所述A/D转换器执行了A/D转换的所述像素信号，所述控制部进行控制，以从被分配给所述像素阵列中的各列的彼此不同的所述信号线的多行像素并列地读取像素信号、通过使用对应于像素的所述信号线而并列地传输从所述多行像素读取的多行像素信号、通过使用所述多个A/D转换器而对通过使用所述多个信号线传输过来的所述多行像素信号并列地执行A/D转换、并且通过使用所述多个压缩器而并列地压缩利用不同的所述A/D转换器执行了A/D转换的不同行的像素信号。

(23)一种摄像元件，其包括：

像素阵列；

多个A/D转换器，其被配置成被分配给所述像素阵列中的各列并且对从所述列的像素读取的像素信号执行A/D转换；

多个锁存器，其被配置成被分配给各A/D转换器并且存储已经被所述A/D转换器执行了A/D转换的所述像素信号；以及

控制部，其被配置成进行如下控制，以从所述像素阵列的各列中的要被处理的那行的像素读取像素信号、通过使用被分配给所述列的所述A/D转换器而对从所述像素读取的所述像素信号执行A/D转换、根据所述像素信号的读取模式而将已经被所述A/D转换器执行了A/D转换的所述像素信号存储到对应于所述A/D转换器的所述多个锁存器中的一个锁存器或全部锁存器中，并且根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的所述像素信号。

(24)根据(23)所述的摄像元件，其还包括：

计算部，其被配置成使从所述多个锁存器读取的所述像素信号相加或相减，其中

所述控制部进行控制，以通过使用所述计算部而根据所述模式使从所述多个锁存器读取的所述像素信号相加或相减。

(25)一种控制方法，其包括：

针对像素阵列中的各列，从某一列的要被处理的一行的像素读取像素信号；

对从所述像素读取的所述像素信号执行A/D转换；

根据像素信号的读取模式，将已经执行了A/D转换的所述像素信号存储到多个锁存器中的一个锁存器或全部锁存器中；以及

根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的所述像素信号。

(26)一种摄像装置，其包括：

摄像部，其被配置用于对被摄对象摄像；以及

所述摄像部包括像素阵列、多个A/D转换器、多个锁存器和控制部，所述多个A/D转换器被分配给所述像素阵列中的各列并且对从所述列的像素读取的像素信号执行A/D转换，所述多个锁存器被分配给各A/D转换器并且存储已经被所述A/D转换器执行了A/D转换的所述像素信号，所述控制部进行控制，以从所述像素阵列的各列中的要被处理的那行的像素读取像素信号、通过使用被分配给所述列的所述A/D转换器而对从所述像素读取的所述像素信号执行A/D转换、根据像素信号的读取模式而将已经被所述A/D转换器执行了A/D转换的所述像素信号存储到对应于所述A/D转换器的所述多个锁存器中的一个锁存器或全部锁存器中，并且根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的所述像素信号。

(27)一种摄像元件，其包括：

像素阵列；

多个A/D转换器，其被配置成被分配给所述像素阵列中的各列并且通过使用不同的斜坡信号而对从所述列的像素读取的像素信号执行A/D转换；以及

控制部，其被配置成进行如下控制：以将各A/D转换器的所述斜坡信号的偏置设定为不同的值、从所述像素阵列的各列中的要被处理的那行的像素读取像素信号并且通过使用被分配给所述列的所述多个A/D转换器而对从所述像素读取的所述像素信号执行A/D转换。

(28)根据(27)或(29)所述的摄像元件，其中

所述控制部根据所述斜坡信号的倾斜度而设定各A/D转换器的所述斜坡信号的所述偏置。

(29)根据(27)或(28)所述的摄像元件，其中

当所述斜坡信号的所述倾斜度大时，所述控制部将各个A/D转换器的所述斜坡信号的所述偏置之间的差设定成小的值，并且当所述斜坡信号的所述倾斜度小时，所述控制部将各个A/D转换器的所述斜坡信号的所述偏置之间的差设定成大的值。

(30)一种控制方法，其包括：

将A/D转换器的各个斜坡信号的偏置设定为彼此不同的值，所述A/D转换器被分配给像素阵列中的各列并且通过使用不同的斜坡信号而对从所述列的像素读取的像素信号执行A/D转换；

从所述像素阵列的各列中的要被处理的那行的像素读取像素信号；以及

利用被分配给所述列的所述多个A/D转换器而对从所述像素读取的所述像素信号执行A/D转换。

(31)一种摄像装置，其包括：

摄像部，其被配置用于对被摄对象摄像；以及

所述摄像部包括像素阵列、多个A/D转换器和控制部，所述多个A/D转换器被分配给所述像素阵列中的各列并且通过使用不同的斜坡信号而对从所述列的像素读取的像素信号执行A/D转换，所述控制部进行控制，以将各A/D转换器的所述斜坡信号的偏置设定为不同的值、从所述像素阵列的各列中的要被处理的那行的像素读取像素信号并且通过使用被分配给所述列的所述多个A/D转换器而对从所述像素读取的所述像素信号执行A/D转换。

附图标记列表

100 CMOS图像传感器

111 像素阵列部

112 读取部

113 D/A转换器

121 列像素部

122 选择部

123 列A/D转换器

124 水平传输部

131 传感器控制器

132 垂直扫描部

133 水平扫描部

141 地址解码器

142 像素驱动部

151 单位像素

161 光电二极管

162 读取晶体管

163 复位晶体管

164 放大晶体管

165 选择晶体管

181 电流源

182 比较器

183 计数器

200 CMOS图像传感器

221 水平处理部

222 压缩器

223 输出部

300 CMOS图像传感器

311 像素阵列部

312 A/D转换器

313 水平传输路径

314 放大部

315 计算部

316 图像处理部

321 单位像素

331 控制部

332 垂直扫描部

333 水平扫描部

351 D/A转换器

352 比较器

353 计数器

354 选择器

355 数据锁存器

500 CMOS图像传感器

501 像素芯片

502 电路芯片

511 像素区域

512 周边电路区域

513、514 过孔区

600 摄像装置

612 CMOS图像传感器

613 图像处理部

621 控制部

Claims

1.一种摄像元件，其包括：

像素阵列；

多个A/D转换器，所述多个A/D转换器被配置成：分配给所述像素阵列中的各列，并且对从该列的像素读取的像素信号执行A/D转换；

多个锁存器，所述多个锁存器被配置成：分配给各个所述A/D转换器，并且存储已经被所述A/D转换器执行了A/D转换的像素信号；以及

控制部，所述控制部被配置成进行控制以使得：针对所述像素阵列的各列从要被处理的行的像素读取像素信号；利用被分配给该列的所述A/D转换器，对从所述像素读取的像素信号执行A/D转换；已经被所述A/D转换器执行了A/D转换的所述像素信号根据所述像素信号的读取模式而被存储到对应于所述A/D转换器的所述多个锁存器中的一个锁存器或全部锁存器中；并且根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的像素信号。

2.根据权利要求1所述的摄像元件，其还包括：

计算部，所述计算部被配置成使从所述多个锁存器读取的像素信号相加或相减，

其中所述控制部进行控制以使得：利用所述计算部，根据所述模式使从所述多个锁存器读取的所述像素信号相加或相减。

3.一种控制方法，其包括：

针对像素阵列中的各列，从该列的要被处理的行的像素读取像素信号；

对从所述像素读取的像素信号执行A/D转换；

根据像素信号的读取模式，把已经被执行了A/D转换的所述像素信号存储到多个锁存器中的一个锁存器或全部锁存器中；以及

根据所述模式，读取存储于所述多个锁存器中的一个锁存器或全部锁存器中的像素信号。

4.一种摄像装置，其包括：

摄像部，所述摄像部被配置成对被摄对象摄像；以及

图像处理部，所述图像处理部被配置成：对由所述摄像部的摄像而得到的图像数据执行图像处理，

其中所述摄像部是如权利要求1或2所述的摄像元件。