CN110265360B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底及介质层，基底包括第一区域和第二区域，第一区域及第二区域介质层内有第一凹槽和第二凹槽，第一凹槽及第一区域介质层表面有第一功函数层，第二凹槽及第二区域介质层表面有第二功函数层，第二功函数层厚度小于第一功函数层；形成填充满第一凹槽的第一金属层，第一金属层与第一功函数层顶部齐平；形成填充满第二凹槽的第二金属层，第二金属层覆盖第二功函数层；去除部分第一金属层及第一功函数层，形成第一栅极；在第一栅极上形成第一绝缘层；去除部分第二金属层及第二功函数层，形成第二栅极；在第二栅极上形成第二绝缘层。本发明可提高第一栅极与第二栅极高度的一致性，改善半导体结构性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
晶体管尺寸小型化是半导体结构发展的趋势，然而晶体管的尺寸的持续缩小也带来一系列技术问题，例如栅介质层过薄导致栅极与沟道间的漏电流较高，尺寸缩小使得多晶硅栅极的电阻显著增加等。
研究者发现，以高k栅介质层替代氧化硅或氮氧化硅材料形成栅介质层，并以金属栅替代传统的多晶硅栅极材料制作的晶体管，即高k金属栅(HKMG，High K Metal Gate)晶体管可有效的解决上述问题。一方面，所述高k栅介质层可减少栅极与沟道之间的遂穿电流；另一方面，金属栅的电阻率极小，能够有效防止栅极电阻的增加。
然而，尽管引入高k金属栅，半导体结构的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高第一栅极与第二栅极高度的一致性，改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域为PMOS区域或NMOS区域，所述第二区域为PMOS区域或NMOS区域，且所述第二区域类型与所述第一区域类型不同，所述基底表面具有介质层，所述第一区域介质层内具有贯穿所述介质层厚度的第一凹槽，所述第二区域介质层内具有贯穿所述介质层厚度的第二凹槽，其中，所述第一凹槽底部和侧壁、第一区域介质层顶部形成有第一功函数层，第二凹槽底部和侧壁、第二区域介质层顶部形成有第二功函数层，所述第二功函数层的厚度小于第一功函数层的厚度；形成填充满所述第一凹槽的第一金属层，所述第一金属层顶部与位于介质层顶部的第一功函数层顶部齐平；形成填充满所述第二凹槽的第二金属层，所述第二金属层还覆盖位于介质层顶部表面的第二功函数层顶部表面；去除部分厚度第一金属层及部分第一功函数层，露出所述第一区域介质层顶部及所述第一凹槽部分侧壁，形成第一栅极，所述第一栅极包括剩余所述第一金属层与剩余第一功函数层，所述第一栅极顶部齐平；形成覆盖所述第一栅极顶部的第一绝缘层；形成所述第一绝缘层后，去除部分厚度第二金属层及部分第二功函数层，露出所述第二区域介质层顶部及所述第二凹槽部分侧壁，形成第二栅极，所述第二栅极包括剩余所述第二金属层与剩余第二功函数层，所述第二栅极顶部齐平；形成覆盖所述第二栅极顶部的第二绝缘层。
可选的，所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值小于或等于10nm。
可选的，所述第二栅极顶部与所述第一栅极顶部齐平。
可选的，所述第一功函数层厚度与所述第二功函数层厚度的差值为3nm～7nm。
可选的，采用无掩膜刻蚀工艺，去除部分厚度第一金属层以及部分第一功函数层。
可选的，所述无掩膜刻蚀工艺的工艺参数包括：工艺气体包括氯气或氟碳化合物气体，或氯气与氟碳化合物气体的混合气体，所述氯气的气体流量为100sccm～1000sccm，所述氟碳化合物气体的气体流量为50sccm～200sccm，工艺温度为50℃～120℃，射频功率为800W～1800W，直流自偏置电压小于或等于500V。
可选的，形成所述第一栅极的过程中，去除位于介质层顶部的部分厚度第二金属层。
可选的，在形成所述第一栅极之后，位于介质层顶部的第二金属层的厚度为3nm～8nm。
可选的，形成所述第一栅极的过程中，去除位于介质层顶部的全部第二金属层，露出位于介质层顶部的第二功函数层表面。
可选的，形成所述第一金属层及第二金属层的工艺方法包括：在所述第一功函数层表面及第二功函数层表面形成填充满第一凹槽及第二凹槽的金属膜，所述金属膜顶部高于覆盖介质层表面的第一功函数层顶部；去除部分厚度所述金属膜，直至暴露出位于介质层顶部表面的第一功函数层。
可选的，采用回刻蚀工艺或化学机械研磨工艺去除部分厚度所述金属膜。
可选的，在形成所述第二绝缘层之前，所述第一绝缘层还覆盖第一区域介质层顶部表面；在形成所述第二绝缘层的工艺过程中，去除位于所述第一区域介质层顶部表面的第一绝缘层。
可选的，形成所述第一绝缘层的工艺方法包括：在所述第一栅极顶部表面形成填充满第一凹槽的第一绝缘膜，所述第一绝缘膜还位于第一区域介质层顶部表面以及第二金属层顶部表面；去除部分厚度的所述第一绝缘膜，直至暴露出所述第二金属层顶部表面。
可选的，采用回刻蚀工艺或化学机械研磨工艺，去除部分厚度的第一绝缘膜。
可选的，所述第二绝缘层顶部与所述介质层顶部齐平；形成所述第二绝缘层的工艺方法包括：形成覆盖所述第二栅极顶部的第二绝缘膜，所述第二绝缘膜顶部高于所述介质层顶部；去除高于所述介质层顶部的第二绝缘膜，形成所述第二绝缘层。
可选的，形成所述第一金属层前，所述第一凹槽侧壁、第二凹槽侧壁及所述基底表面形成有刻蚀停止层；在位于基底表面的刻蚀停止层顶部表面形成所述介质层，在位于第一凹槽侧壁上的刻蚀停止层侧壁表面形成所述第一功函数层，在位于第二凹槽侧壁上的刻蚀停止层侧壁表面形成所述第二功函数层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括第一区域和第二区域，所述第一区域为PMOS区域或NMOS区域，所述第二区域为PMOS区域或NMOS区域，且所述第二区域类型与所述第一区域类型不同；位于所述基底表面的介质层，所述第一区域介质层内具有贯穿所述介质层厚度的第一凹槽，所述第二区域介质层内具有贯穿所述介质层厚度的第二凹槽；位于所述第一凹槽内的第一栅极，所述第一栅极包括位于所述第一凹槽底部及部分侧壁表面的第一功函数层，以及，位于所述第一功函数层表面的第一金属层，所述第一金属层顶部与位于第一凹槽侧壁表面的第一功函数层顶部齐平；位于所述第一栅极顶部的第一绝缘层；位于所述第二凹槽内的第二栅极，所述第二栅极包括位于所述第二凹槽底部及部分侧壁表面的第二功函数层，所述第二功函数层厚度小于所述第一功函数层厚度，以及，位于所述第二功函数层表面的第二金属层，所述第二金属层顶部与位于第二凹槽侧壁表面的第二功函数层顶部齐平；位于所述第二栅极顶部的第二绝缘层。
可选的，所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值小于或等于10nm。可选的，所述第二栅极顶部与所述第一栅极顶部齐平。
可选的，所述第一功函数层厚度与所述第二功函数层厚度的差值为3nm～7nm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，将形成第一栅极的工艺和形成第二栅极的工艺分开进行，具体的：去除部分厚度第一金属层及部分第一功函数层，露出第一区域介质层顶部及第一凹槽部分侧壁，形成第一栅极，所述第一栅极包括剩余所述第一金属层与剩余第一功函数层，所述第一栅极顶部齐平；形成覆盖所述第一栅极顶部的第一绝缘层；形成所述第一绝缘层后，去除部分厚度第二金属层及部分第二功函数层，露出第二区域介质层顶部及第二凹槽部分侧壁，形成第二栅极，所述第二栅极包括剩余所述第二金属层与剩余第二功函数层，所述第二栅极顶部齐平。形成所述第二栅极的工艺与形成所述第一栅极的工艺分开进行，有助于提高第一栅极与第二栅极高度的一致性，将所述第一栅极顶部与第二栅极顶部高度差的绝对值控制在可接受范围内，从而改善半导体结构的性能。
此外，在形成第一栅极后，且在形成所述第二栅极前，形成覆盖所述第一栅极顶部的第一绝缘层，能够避免所述第一栅极顶部表面在形成第二栅极的工艺过程中受到刻蚀，以保证第一栅极顶部高度不变，有助于以第一栅极顶部作为基准确定所述第二栅极顶部高度，有利于进一步提高第一栅极与第二栅极高度的一致性，改善半导体结构的性能。
可选方案中，所述第一功函数层厚度与所述第二功函数层厚度的差值为3nm～7nm，以使得第一功函数层与第二功函数层的有效功函数值具有适当的差异，进而实现后续形成的PMOS晶体管与NMOS晶体管的阈值电压具有适当的差异，以满足PMOS晶体管与NMOS晶体管对阈值电压的不同要求。
可选方案中，采用无掩膜刻蚀工艺，去除部分厚度第一金属层以及部分第一功函数层，有助于简化工艺过程，缩短工艺时间。
可选方案中，在形成所述第一栅极之后，位于介质层顶部的第二金属层的厚度为3nm～8nm。形成所述第一栅极之后，位于介质层顶部的第二金属层的厚度适当，相应的，所述无掩膜刻蚀工艺去除的第二金属层厚度适当，进而所述无掩膜刻蚀工艺去除的第一金属层及第一功函数层的体积适当，以使得所述第一栅极顶部露出的第一凹槽侧壁适当，有助于后续形成厚度适当的第一绝缘层，从而保证所述第一绝缘层的绝缘性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图14是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：
参考图1，提供基底10，所述基底10包括第一区域i和第二区域ii，所述第一区域i为PMOS区域或NMOS区域，所述第二区域ii为PMOS区域或NMOS区域，且所述第二区域ii类型与所述第一区域i类型不同，所述基底10表面具有介质层15，所述第一区域i介质层15内具有贯穿所述介质层15厚度的第一凹槽(未图示)，所述第二区域ii介质层15内具有贯穿所述介质层15厚度的第二凹槽(未图示)，所述第一凹槽底部和侧壁、所述第二凹槽底部和侧壁、所述介质层15顶部具有高k栅介质层16，所述第一区域i高k栅介质层16表面形成有第一功函数层21，所述第二区域ii高k栅介质层16表面形成有第二功函数层22，所述第二功函数层22的厚度小于第一功函数层21的厚度；所述第一功函数层21表面及第二功函数层22表面形成有填充满第一凹槽及第二凹槽的金属膜30，所述金属膜30顶部高于位于介质层15顶部的第一功函数层21顶部。
所述基底10包括：衬底11、凸出于所述衬底11的鳍部13以及位于所述衬底11上的隔离层12，所述隔离层12覆盖所述鳍部13部分侧壁表面。
所述第一凹槽侧壁、第二凹槽侧壁及所述基底10表面具有刻蚀停止层14，所述介质层15覆盖位于基底10表面的刻蚀停止层14顶部，所述第一功函数层21覆盖位于第一凹槽侧壁上的刻蚀停止层14侧壁，所述第二功函数层22覆盖位于第二凹槽侧壁上的刻蚀停止层14侧壁。
参考图2，去除高于所述介质层15顶部的所述金属膜30(参考图1)，所述第一区域i剩余金属膜30作为第一金属层31，所述第二区域ii剩余金属膜30作为第二金属层32；去除高于介质层15顶部的金属膜30的过程中，还包括：去除位于所述第一区域i介质层15顶部的高k栅介质层16及第一功函数层21，去除位于所述第二区域ii介质层15顶部的高k栅介质层16及第二功函数层22。
参考图3及图4，去除部分厚度所述第一金属层31、部分所述第一功函数层21及第一区域i部分高k栅介质层16，露出所述第一凹槽部分侧壁，剩余所述第一金属层31、第一功函数层21以及第一区域i高k栅介质层16构成第一栅极，所述第一栅极顶部齐平；去除部分厚度所述第二金属层32、部分所述第二功函数层22及第二区域ii部分高k栅介质层16，露出所述第二凹槽部分侧壁，剩余所述第二金属层32、第二功函数层22以及第二区域ii高k栅介质层16构成第二栅极，所述第二栅极顶部齐平。
其中，在同一工艺过程中，采用回刻蚀工艺去除部分厚度所述第一金属层31、部分厚度第二金属层32、部分所述第一功函数层21、部分所述第二功函数层22及部分高k栅介质层16，以形成所述第一栅极及第二栅极。
图3及图4分别给出了第一栅极顶部和第二栅极顶部两种不同的情况。参考图3，第一栅极顶部高于第二栅极顶部；参考图4，第二栅极顶部高于第一栅极顶部。
参考图5及图6，形成覆盖所述第一栅极顶部的第一绝缘层41；形成覆盖所述第二栅极顶部的第二绝缘层42。
图5显示了前述第一种情况下形成的第一绝缘层41及第二绝缘层42的结构示意图；图6显示了前述第二种情况下形成的第一绝缘层41及第二绝缘层42的结构示意图。
所述第一绝缘层41顶部与所述介质层15顶部齐平；所述第二绝缘层42顶部与所述介质层15顶部齐平。
上述方法形成的半导体结构的性能差，分析其原因在于：
所述第一功函数层21的厚度对回刻蚀工艺过程中第一凹槽内材料刻蚀速率有影响，所述第二功函数层22的厚度对回刻蚀工艺过程中第二凹槽内材料刻蚀速率有影响。由于第一功函数层21与第二功函数层22的厚度不相等，导致在所述回刻蚀工艺过程中第一凹槽内材料与第二凹槽内材料的刻蚀速率不相等，进而造成形成的第一栅极顶部与所述第二栅极顶部高度一致性差。即，所述第一栅极顶部高于所述第二栅极顶部，或者，所述第一栅极顶部低于所述第二栅极顶部，并且所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值超过工艺偏差容忍度。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：去除部分厚度第一金属层及部分第一功函数层，露出第一区域介质层顶部及第一凹槽部分侧壁，形成第一栅极，所述第一栅极包括剩余所述第一金属层与剩余第一功函数层，所述第一栅极顶部齐平；形成覆盖第一栅极顶部的第一绝缘层；形成第一绝缘层后，去除部分厚度第二金属层及部分第二功函数层，露出第二区域介质层顶部及第二凹槽部分侧壁，形成第二栅极，所述第二栅极包括剩余第二金属层与剩余第二功函数层，所述第二栅极顶部齐平；形成覆盖第二栅极顶部的第二绝缘层。
本发明提供的半导体结构的形成方法的技术方案中，将形成第二栅极的工艺安排在形成第一栅极的工艺之后进行，有助于提高第一栅极与第二栅极高度的一致性，将所述第一栅极顶部与第二栅极顶部高度差的绝对值控制在可接受范围内，从而改善半导体结构的性能。
此外，在形成第一栅极后，且在形成所述第二栅极前，形成覆盖所述第一栅极顶部的第一绝缘层有助于保证第一栅极顶部高度不变，便于以第一栅极顶部作为基准确定所述第二栅极顶部高度，有助于进一步提高第一栅极与第二栅极高度的一致性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图14为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图7，提供基底100，所述基底100包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ为PMOS区域或NMOS区域，所述第二区域Ⅱ为PMOS区域或NMOS区域，且所述第二区域Ⅱ类型与所述第一区域Ⅰ类型不同，所述基底100表面具有介质层110，所述第一区域Ⅰ介质层110内具有贯穿所述介质层110厚度的第一凹槽(未示出)，所述第二区域Ⅱ介质层110内具有贯穿所述介质层110厚度的第二凹槽(未示出)，其中，所述第一凹槽底部和侧壁、第一区域Ⅰ介质层110顶部形成有第一功函数层210，第二凹槽底部和侧壁、第二区域Ⅱ介质层110顶部形成有第二功函数层220，所述第二功函数层220的厚度小于第一功函数层210的厚度。
本实施例中，所述基底100包括：衬底101、凸出于所述衬底101的鳍部103以及位于所述衬底101上的隔离层102，所述隔离层102覆盖所述鳍部103的部分侧壁表面。
本实施例中，所述第一区域Ⅰ为PMOS区域，用于形成PMOS晶体管；所述第二区域Ⅱ为NMOS区域，用于形成NMOS晶体管。在其他实施例中，所述第一区域为NMOS区域；所述第二区域为PMOS区域。
所述介质层110的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述介质层110的材料为氧化硅。
本实施例中，所述第一凹槽宽度与第二凹槽宽度相等；所述第一凹槽深度与第二凹槽深度相等。
所述第二功函数层220的厚度小于第一功函数层210的厚度，以使得第二功函数层220的有效功函数值与第一功函数层210的有效功函数值不同，进而使得后续形成的PMOS晶体管与NMOS晶体管的阈值电压具有差异，从而满足PMOS晶体管与NMOS晶体管对阈值电压的不同要求。
若所述第一功函数层210厚度与第二功函数层220厚度差值过小，造成第一功函数层210与第二功函数层220的有效功函数值过于接近，进而导致后续形成的PMOS晶体管与NMOS晶体管的阈值电压过于接近，则难以满足PMOS晶体管与NMOS晶体管对阈值电压的不同要求。若所述第一功函数层210厚度与第二功函数层220厚度差值过大，则使得PMOS晶体管与NMOS晶体管的阈值电压差值超出工艺要求。本实施例中，所述第一功函数层210厚度与第二功函数层220厚度差值为3nm～7nm。
所述第一功函数层210材料包括P型功函数材料，例如包括TiN、TaN、TiSiN或TaSiN。本实施例中，所述第一功函数层210的材料包括TiN。
所述第二功函数层220材料包括N型功函数材料，例如包括TiAl、TaAl、TiAlC或AlN。本实施例中，所述第二功函数层220的材料包括TiAl。
采用等离子体化学气相沉积工艺(PECVD)、原子层沉积工艺(ALD)或低压化学气相沉积工艺(LPCVD)形成所述第一功函数层210。本实施例中，采用原子层沉积工艺形成所述第一功函数层210，有助于提高第一功函数层210的台阶覆盖性，从而改善第一功函数层210的形成质量。
本实施例中，采用原子层沉积工艺形成所述第二功函数层220，以提高第二功函数层220的台阶覆盖性，改善第二功函数层220的形成质量。在其他实施例中，还可以采用等离子体化学气相沉积工艺、原子层沉积工艺或低压化学气相沉积工艺形成所述第二功函数层。
所述第一凹槽侧壁、第二凹槽侧壁及所述基底100表面形成有刻蚀停止层130；在位于基底100表面的刻蚀停止层130顶部表面形成所述介质层110，在位于第一凹槽侧壁上的刻蚀停止层130侧壁表面形成所述第一功函数层210，在位于第二凹槽侧壁上的刻蚀停止层130侧壁表面形成所述第二功函数层220。
本实施例中，所述刻蚀停止层130覆盖所述隔离层102顶部、鳍部103部分侧壁及部分顶部。
后续刻蚀所述第一凹槽及第二凹槽两侧的所述介质层110从而为后续形成源漏掺杂区提供工艺基础，所述刻蚀停止层130能够起到保护所述第一凹槽及第二凹槽内材料侧壁以及所述鳍部103部分顶部的作用。
所述刻蚀停止层130的材料为氮化硅、碳氮化硅、碳化硅、碳氮氧化硅、氮氧化硅。本实施例中，所述刻蚀停止层130的材料为氮化硅。
本实施例中，形成所述第一功函数层210及第二功函数层220前，还包括：在所述第一凹槽底部及侧壁、所述第二凹槽底部及侧壁、所述介质层110顶部形成高k栅介质层140。所述第一功函数层210覆盖第一区域Ⅰ高k栅介质层140表面；所述第二功函数层220覆盖第二区域Ⅱ高k栅介质层140表面。
本实施例中，第一凹槽侧壁上的高k栅介质层140处于第一凹槽侧壁上的刻蚀停止层130与第一功函数层210之间；第二凹槽侧壁上的高k栅介质层140处于第二凹槽侧壁上的刻蚀停止层130与第二功函数层220之间。
所述高k栅介质层140的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述高k栅介质层140的材料为HfO2。
为了使得形成的高k栅介质层140与基底100之间具有良好的界面性能，在形成所述高k栅介质层140之前，在所述第一凹槽底部以及第二凹槽底部形成界面层(未图示)。
参考图8及图9，形成填充满所述第一凹槽的第一金属层310，所述第一金属层310顶部与位于介质层110顶部的第一功函数层210顶部齐平；形成填充满所述第二凹槽的第二金属层320，所述第二金属层320还覆盖位于介质层110顶部表面的第二功函数层220顶部表面。
下面结合附图对形成所述第一金属层310及第二金属层320的工艺过程进行详细的说明。
参考图8，在所述第一功函数层210表面及第二功函数层220表面形成填充满第一凹槽及第二凹槽的金属膜300，所述金属膜300顶部高于位于介质层110顶部表面的第一功函数层210顶部。
本实施例中，所述金属膜300的材料为W。在其他实施例中，所述金属膜的材料还可以为Cu、Al或Ag。
采用流体化学气相沉积工艺(FCVD)、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)形成所述金属膜300。本实施例中，采用流体化学气相沉积工艺形成所述金属膜300。
参考图9，去除部分厚度所述金属膜300(参考图8)，直至暴露出位于介质层110顶部表面的第一功函数层210。
采用回刻蚀工艺或化学机械研磨工艺去除部分厚度所述金属膜300。本实施例中，采用化学机械研磨工艺去除部分厚度所述金属膜300。
所述第一区域Ⅰ剩余金属膜300顶部与位于介质层110顶部表面的第一功函数层210顶部齐平，所述第一区域Ⅰ剩余金属膜300作为所述第一金属层310。
所述第二区域Ⅱ剩余金属膜300顶部与位于介质层110顶部表面的第一功函数层210顶部齐平，所述第二区域Ⅱ剩余金属膜300作为所述第二金属层320。由于所述第二功函数层220的厚度小于第一功函数层210的厚度，因此所述第二金属层320覆盖位于介质层110顶部表面的第二功函数层220顶部。
参考图10，去除部分厚度第一金属层310及部分第一功函数层210，露出所述第一区域Ⅰ介质层110顶部及所述第一凹槽部分侧壁，形成第一栅极，所述第一栅极包括剩余所述第一金属层310与剩余第一功函数层210，所述第一栅极顶部齐平。
形成所述第一栅极前，在所述第一区域Ⅰ，位于介质层110顶部的第一功函数层210顶部及第一金属层310顶部暴露在工艺环境中，且露出的第一功函数层210顶部面积大于第一金属层310顶部面积；在所述第二区域Ⅱ，仅第二金属层320顶部暴露在工艺环境中。去除部分厚度第一金属层310及部分第一功函数层210的刻蚀工艺对第一功函数层210材料的刻蚀速率大，对所述第一金属层310材料及第二金属层320材料的刻蚀速率小，又由于所述第一金属层310材料体积小于第二金属层320材料体积，因此相较于所述刻蚀工艺对部分厚度第一金属层310及部分第一功函数层210的刻蚀速率，所述刻蚀工艺对所述第二金属层320的刻蚀速率小，因而可采用无掩膜刻蚀工艺去除部分厚度第一金属层310以及部分第一功函数层210，有助于简化工艺过程，缩短工艺时间。
本实施例中，所述无掩膜刻蚀工艺的工艺参数包括：工艺气体包括氯气或氟碳化合物气体(例如CF4、C3F8或CF3)，或氯气与氟碳化合物气体的混合气体，所述氯气的气体流量为100sccm～1000sccm，所述氟碳化合物气体的气体流量为50sccm～200sccm，工艺温度为50℃～120℃，射频功率为800W～1800W，直流自偏置电压小于或等于500V。
本实施例中，去除部分厚度第一金属层310及部分第一功函数层210过程中，还包括：去除部分第一区域Ⅰ高k栅介质层140。所述第一凹槽侧壁上的剩余高k栅介质层140顶部与第一凹槽侧壁上的剩余第一功函数层210顶部齐平，且与所述第一金属层310顶部齐平。剩余第一金属层310、剩余第一功函数层210以及所述第一区域Ⅰ剩余高k栅介质层140构成所述第一栅极。
本实施例中，形成所述第一栅极的过程中，去除位于介质层110顶部的部分厚度第二金属层320，剩余所述第二金属层320仍覆盖位于介质层110顶部表面的第二功函数层220顶部表面。
在形成所述第一栅极之后，若位于介质层110顶部的第二金属层320的厚度过大，则所述无掩膜刻蚀工艺去除的第二金属层320厚度过小，相应的，去除的第一金属层310、第一功函数层210及第一区域Ⅰ高k栅介质层140的体积过小，造成所述第一栅极顶部露出的第一凹槽侧壁高度过小，导致后续形成的第一绝缘层厚度过小，影响第一绝缘层的绝缘性能。本实施例中，在形成所述第一栅极之后，位于介质层110顶部的第二金属层320的厚度为3nm～8nm。
所述第一栅极顶部露出所述第一凹槽部分侧壁，后续形成覆盖第一栅极顶部的第一绝缘层，若所述第一栅极露出的第一凹槽侧壁高度过小，则导致所述第一绝缘层厚度过小，造成所述第一绝缘层的绝缘性能差。若所述第一栅极露出的第一凹槽侧壁高度过大，导致所述第一栅极的高度过小，影响第一栅极的性能。本实施例中，所述第一栅极露出的第一凹槽侧壁高度为20nm～30nm。
在其他实施例中，形成所述第一栅极的过程中，去除位于介质层顶部的全部第二金属层，露出位于介质层顶部的第二功函数层表面。
此外，在另一实施例中，形成所述第一栅极的过程中，去除部分厚度第二金属层，剩余所述第二金属层高于所述介质层顶部，或与所述介质层顶部齐平；还去除位于介质层顶部的部分或全部第二功函数层。
参考图11及图12，形成覆盖所述第一栅极顶部的第一绝缘层410。
下面结合附图对形成所述第一绝缘层410的工艺过程进行详细的说明。
参考图11，在所述第一栅极顶部表面形成填充满第一凹槽的第一绝缘膜400，所述第一绝缘膜400还位于第一区域Ⅰ介质层110顶部表面以及第二金属层320顶部表面。
所述第一绝缘膜400的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第一绝缘膜400的材料为氮化硅。
本实施例中，采用流体化学气相沉积工艺形成所述第一绝缘膜400。在其他实施例中，还可以采用等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺形成所述第一绝缘膜。
本实施例中，所述第一绝缘膜400顶部齐平，由于第一栅极顶部低于所述第二金属层320顶部，因而所述第一区域Ⅰ的第一绝缘膜400体积大于第二区域Ⅱ的第一绝缘膜400体积。
参考图12，去除部分厚度的所述第一绝缘膜400(参考图11)，直至暴露出所述第二金属层320顶部表面。
由于所述第一区域Ⅰ的第一绝缘膜400体积大于第二区域Ⅱ的第一绝缘膜400体积，因此在去除部分厚度的所述第一绝缘膜400过程中，当所述第二区域Ⅱ的第一绝缘膜400被全部去除时，所述第一区域Ⅰ的第一绝缘膜400仍有剩余，所述第一区域Ⅰ剩余第一绝缘膜400可作为所述第一绝缘层410，因而可采用无掩膜刻蚀工艺去除部分厚度的所述第一绝缘膜400，从而降低工艺成本。
采用回刻蚀工艺或化学机械研磨工艺去除部分厚度的第一绝缘膜400。本实施例中，采用化学机械研磨工艺去除部分厚度的第一绝缘膜400。
本实施例中，所述第一绝缘层410与所述第二金属层320顶部表面齐平，且所述第一绝缘层410覆盖第一区域Ⅰ介质层110顶部表面。在其他实施例中，所述第一绝缘层顶部与所述介质层顶部齐平。
在后续形成第二栅极的过程中，所述第一绝缘层410能够起到保护所述第一栅极顶部的作用，从而避免所述第一栅极顶部受到刻蚀，便于后续以第一栅极顶部作为基准确定所述第二栅极顶部高度，有利于提高第一栅极与第二栅极高度的一致性，改善半导体结构的性能。并且由于所述第一栅极顶部覆盖有第一绝缘层410，因而后续可采用无掩膜刻蚀工艺去除部分厚度第二金属层及部分第二功函数层以形成第二栅极，节省了工艺时间。此外，后续在所述第一栅极顶部形成第一导电插塞，所述第一绝缘层410能够起到绝缘作用，从而防止发生漏电。
参考图13，去除部分厚度第二金属层320及部分第二功函数层220，露出所述第二区域Ⅱ介质层110顶部及所述第二凹槽部分侧壁，形成第二栅极，所述第二栅极包括剩余所述第二金属层320与剩余第二功函数层220，所述第二栅极顶部齐平。
本实施例中，去除部分厚度第二金属层320及部分第二功函数层220过程中，还包括：去除第二区域Ⅱ部分高k栅介质层140。所述第二凹槽侧壁上的剩余高k栅介质层140顶部与第二凹槽侧壁上的剩余第二功函数层220顶部齐平，且与所述第二金属层320顶部齐平。剩余第二金属层320、剩余第二功函数层220以及第二区域Ⅱ剩余高k栅介质层140构成所述第二栅极。
本实施例中，采用干法各向异性刻蚀工艺去除部分厚度第二金属层320、部分第二功函数层220以及第二区域Ⅱ部分高k栅介质层140。
若所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值过大，所述第一栅极高度与第二栅极高度的一致性差，影响后续形成的半导体结构的性能。本实施例中，所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值小于或等于10nm。
具体的，本实施例中，所述第二栅极顶部与所述第一栅极顶部齐平。
参考图14，形成覆盖所述第二栅极顶部的第二绝缘层420。
后续在所述第二栅极顶部形成第二导电插塞，所述第二绝缘层420能够起到绝缘作用，以避免发生漏电。
所述第二绝缘层420的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第二绝缘层420的材料为氮化硅。
所述第二绝缘层420顶部与所述介质层110顶部齐平。
形成所述第二绝缘层420的工艺方法包括：形成覆盖所述第二栅极顶部的第二绝缘膜(未图示)，所述第二绝缘膜顶部高于所述介质层110顶部；去除高于所述介质层110顶部的第二绝缘膜，形成所述第二绝缘层420。
本实施例中，采用化学机械研磨工艺去除高于所述介质层110顶部的第二绝缘膜400。
本实施例中，所述第二绝缘膜还覆盖位于第一区域Ⅰ介质层110顶部的第一绝缘层410顶部表面；在形成所述第二绝缘层420的工艺过程中，还去除位于所述第一区域Ⅰ介质层110顶部表面的第一绝缘层410。具体的，在去除高于所述介质层110顶部的第二绝缘膜400的过程中，还包括：去除位于所述第一区域Ⅰ介质层110顶部表面的第一绝缘层410，使得所述第一绝缘层410顶部与所述介质层110顶部齐平。
综上，去除部分厚度第一金属层310及部分第一功函数层210，露出第一区域Ⅰ介质层110顶部及第一凹槽部分侧壁，剩余所述第一金属层310与剩余第一功函数层210作为第一栅极，所述第一栅极顶部齐平；形成覆盖所述第一栅极顶部的第一绝缘层410；形成所述第一绝缘层410后，去除部分厚度第二金属层320及部分第二功函数层220，露出第二区域Ⅱ介质层110顶部及第二凹槽部分侧壁，剩余所述第二金属层320与剩余第二功函数层220作为第二栅极，所述第二栅极顶部齐平。形成所述第二栅极的工艺与形成所述第一栅极的工艺分开进行，有助于提高第一栅极与第二栅极高度的一致性，将所述第一栅极顶部与第二栅极顶部高度差的绝对值控制在可接受范围内，改善半导体结构的性能。
此外，本发明提供的半导体结构的形成方法的技术方案中，与刻蚀工艺相关的几个步骤均采用无掩膜刻蚀工艺，有助于简化工艺过程，缩短工艺时间，降低工艺成本。
具体的，形成所述第一栅极前，所述第一金属层310顶部与位于介质层110顶部的第一功函数层210顶部齐平；所述第二金属层320覆盖位于介质层110顶部表面的第二功函数层220顶部表面。暴露在工艺环境中的材料类别影响刻蚀工艺速率，在所述第一区域Ⅰ，位于介质层110顶部的第一功函数层210顶部及第一金属层310顶部暴露在工艺环境中，且露出的第一功函数层210顶部面积大于第一金属层310顶部面积；在所述第二区域Ⅱ，仅第二金属层320顶部暴露在工艺环境中；因而去除部分厚度第一金属层310及部分第一功函数层210的刻蚀工艺对第二金属层320材料的刻蚀速率小，所以可采用无掩膜刻蚀工艺去除部分厚度第一金属层310及部分第一功函数层210。
另外，形成所述第一栅极后，在所述第一栅极顶部表面形成填充满第一凹槽的第一绝缘膜400，且所述第一绝缘膜400还位于第一区域Ⅰ介质层110顶部表面以及第二金属层320顶部表面。由于所述第一栅极顶部低于所述第二金属层顶部，因此所述第一区域Ⅰ的第一绝缘膜400体积大于第二区域Ⅱ的第一绝缘膜400体积，因而当所述第二区域Ⅱ的第一绝缘膜400被全部去除时，所述第一区域Ⅰ剩余第一绝缘膜400可作为所述第一绝缘层410，因而可采用无掩膜刻蚀工艺去除部分厚度的所述第一绝缘膜400以形成第一绝缘层410。并且所述第一绝缘层410能够起到保护所述第一栅极顶部表面的作用，因而可采用无掩膜刻蚀工艺去除部分厚度第二金属层及部分第二功函数层以形成第二栅极。
参照图14，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：基底100，所述基底100包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ为PMOS区域或NMOS区域，所述第二区域Ⅱ为PMOS区域或NMOS区域，且所述第二区域Ⅱ类型与所述第一区域Ⅰ类型不同；位于所述基底100表面的介质层110，所述第一区域Ⅰ介质层110内具有贯穿所述介质层110厚度的第一凹槽(未图示)，所述第二区域Ⅱ介质层110内具有贯穿所述介质层110厚度的第二凹槽(未图示)；位于所述第一凹槽内的第一栅极，所述第一栅极包括位于所述第一凹槽底部及部分侧壁表面的第一功函数层210，以及，位于所述第一功函数层210表面的第一金属层310，所述第一金属层310顶部与位于第一凹槽侧壁表面的第一功函数层210顶部齐平；位于所述第一栅极顶部的第一绝缘层410；位于所述第二凹槽内的第二栅极，所述第二栅极包括位于所述第二凹槽底部及部分侧壁表面的第二功函数层220，所述第二功函数层220厚度小于所述第一功函数层210厚度，以及，位于所述第二功函数层220表面的第二金属层320，所述第二金属层320顶部与位于第二凹槽侧壁表面的第二功函数层220顶部齐平；位于所述第二栅极顶部的第二绝缘层420。
本实施例中，所述第一区域Ⅰ为PMOS区域；所述第二区域Ⅱ为NMOS区域，即第一区域Ⅰ包括PMOS晶体管，第二区域Ⅱ包括NMOS晶体管。在其他实施例中，所述第一区域为NMOS区域；所述第二区域为PMOS区域。
本实施例中，所述第一凹槽侧壁、第二凹槽侧壁及所述基底100表面具有刻蚀停止层130，所述第一功函数层210覆盖位于第一凹槽侧壁上的刻蚀停止层130部分侧壁，所述第一绝缘层410覆盖位于第一凹槽侧壁上的刻蚀停止层130其余部分侧壁；所述第二功函数层220覆盖位于第二凹槽侧壁上的刻蚀停止层130部分侧壁，所述第二绝缘层420覆盖位于第二凹槽侧壁上的刻蚀停止层130其余部分侧壁；所述介质层110覆盖位于基底100表面的刻蚀停止层130顶部。
本实施例中，所述第一功函数层210与所述第一凹槽底部及侧壁间还具有第一区域Ⅰ高k栅介质层140。所述第一凹槽侧壁上的高k栅介质层140顶部与第一凹槽侧壁上的第一功函数层210顶部齐平，且与所述第二金属层320顶部齐平。另外，第一凹槽侧壁上的高k栅介质层140处于第一凹槽侧壁上的刻蚀停止层130与第一功函数层210之间。所述第一金属层310、第一功函数层210以及所述第一区域Ⅰ高k栅介质层140构成所述第一栅极。
本实施例中，所述第二功函数层220与所述第二凹槽底部及侧壁间还具有第二区域Ⅱ高k栅介质层140。所述第二凹槽侧壁上的高k栅介质层140顶部与第二凹槽侧壁上的第二功函数层220顶部齐平，且与所述第二金属层320顶部齐平。另外，第二凹槽侧壁上的高k栅介质层140处于第二凹槽侧壁上的刻蚀停止层130与第二功函数层220之间。所述第二金属层320、第二功函数层220以及所述第二区域Ⅱ高k栅介质层140构成所述第二栅极。
若所述第一功函数层210厚度与第二功函数层220厚度差值过小，造成第一功函数层210与第二功函数层220的有效功函数值过于接近，进而导致的PMOS晶体管与NMOS晶体管的阈值电压过于接近，难以满足PMOS晶体管与NMOS晶体管对阈值电压的不同要求。若所述第一功函数层210厚度与第二功函数层220厚度差值过大，则使得PMOS晶体管与NMOS晶体管的阈值电压差值超出工艺要求。本实施例中，所述第一功函数层210厚度与第二功函数层220厚度差值为3nm～7nm。
若所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值过大，所述第一栅极高度与第二栅极高度的一致性差，影响半导体结构的性能。本实施例中，所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值小于或等于10nm。
具体的，本实施例中，所述第二栅极顶部与所述第一栅极顶部齐平。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域，所述第一区域为PMOS区域或NMOS区域，所述第二区域为PMOS区域或NMOS区域，且所述第二区域类型与所述第一区域类型不同，所述基底表面具有介质层，所述第一区域的介质层内具有贯穿所述介质层厚度的第一凹槽，所述第二区域的介质层内具有贯穿所述介质层厚度的第二凹槽，其中，所述第一凹槽底部和侧壁、第一区域的介质层顶部形成有第一功函数层，第二凹槽底部和侧壁、第二区域的介质层顶部形成有第二功函数层，所述第二功函数层的厚度小于第一功函数层的厚度；
形成填充满所述第一凹槽的第一金属层，所述第一金属层顶部与位于介质层顶部的第一功函数层顶部齐平；
形成填充满所述第二凹槽的第二金属层，所述第二金属层还覆盖位于介质层顶部表面的第二功函数层顶部表面；
去除部分厚度第一金属层及部分第一功函数层，露出所述第一区域的介质层顶部及所述第一凹槽部分侧壁，形成第一栅极，所述第一栅极包括剩余所述第一金属层与剩余第一功函数层，所述第一栅极顶部齐平；
形成覆盖所述第一栅极顶部的第一绝缘层；
形成所述第一绝缘层后，去除部分厚度第二金属层及部分第二功函数层，露出所述第二区域的介质层顶部及所述第二凹槽部分侧壁，形成第二栅极，所述第二栅极包括剩余所述第二金属层与剩余第二功函数层，所述第二栅极顶部齐平；
形成覆盖所述第二栅极顶部的第二绝缘层；
其中，所述第二栅极顶部与所述第一栅极顶部高度的差值的绝对值小于或等于10nm。
2.如权利要求1所述的半导体结构形成方法，其特征在于，所述第二栅极顶部与所述第一栅极顶部齐平。
3.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一功函数层厚度与所述第二功函数层厚度的差值为3nm～7nm。
4.如权利要求1所述的半导体结构形成方法，其特征在于，采用无掩膜刻蚀工艺，去除部分厚度第一金属层以及部分第一功函数层。
5.如权利要求4所述的半导体结构形成方法，其特征在于，所述无掩膜刻蚀工艺的工艺参数包括：工艺气体包括氯气或氟碳化合物气体，或氯气与氟碳化合物气体的混合气体，所述氯气的气体流量为100sccm～1000sccm，所述氟碳化合物气体的气体流量为50sccm～200sccm，工艺温度为50℃～120℃，射频功率为800W～1800W，直流自偏置电压小于或等于500V。
6.如权利要求4所述的半导体结构形成方法，其特征在于，形成所述第一栅极的过程中，去除位于介质层顶部的部分厚度第二金属层。
7.如权利要求6所述的半导体结构形成方法，其特征在于，在形成所述第一栅极之后，位于介质层顶部的第二金属层的厚度为3nm～8nm。
8.如权利要求4所述的半导体结构形成方法，其特征在于，形成所述第一栅极的过程中，去除位于介质层顶部的全部第二金属层，露出位于介质层顶部的第二功函数层表面。
9.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述第一金属层及第二金属层的工艺方法包括：在所述第一功函数层表面及第二功函数层表面形成填充满第一凹槽及第二凹槽的金属膜，所述金属膜顶部高于覆盖介质层表面的第一功函数层顶部；去除部分厚度所述金属膜，直至暴露出位于介质层顶部表面的第一功函数层。
10.如权利要求9所述的半导体结构形成方法，其特征在于，采用回刻蚀工艺或化学机械研磨工艺去除部分厚度所述金属膜。
11.如权利要求1所述的半导体结构形成方法，其特征在于，在形成所述第二绝缘层之前，所述第一绝缘层还覆盖第一区域的介质层顶部表面；在形成所述第二绝缘层的工艺过程中，去除位于所述第一区域的介质层顶部表面的第一绝缘层。
12.如权利要求11所述的半导体结构形成方法，其特征在于，形成所述第一绝缘层的工艺方法包括：在所述第一栅极顶部表面形成填充满第一凹槽的第一绝缘膜，所述第一绝缘膜还位于第一区域的介质层顶部表面以及第二金属层顶部表面；去除部分厚度的所述第一绝缘膜，直至暴露出所述第二金属层顶部表面。
13.如权利要求12所述的半导体结构形成方法，其特征在于，采用回刻蚀工艺或化学机械研磨工艺，去除部分厚度的第一绝缘膜。
14.如权利要求1所述的半导体结构形成方法，其特征在于，所述第二绝缘层顶部与所述介质层顶部齐平；形成所述第二绝缘层的工艺方法包括：形成覆盖所述第二栅极顶部的第二绝缘膜，所述第二绝缘膜顶部高于所述介质层顶部；去除高于所述介质层顶部的第二绝缘膜，形成所述第二绝缘层。
15.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述第一金属层前，所述第一凹槽侧壁、第二凹槽侧壁及所述基底表面形成有刻蚀停止层；在位于基底表面的刻蚀停止层顶部表面形成所述介质层，在位于第一凹槽侧壁上的刻蚀停止层侧壁表面形成所述第一功函数层，在位于第二凹槽侧壁上的刻蚀停止层侧壁表面形成所述第二功函数层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094211A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 制造半导体器件的方法
CN107689373A (zh) * 2016-08-03 2018-02-13 三星电子株式会社 集成电路器件及制造这样的器件的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674452B2 (en) * 2011-06-24 2014-03-18 United Microelectronics Corp. Semiconductor device with lower metal layer thickness in PMOS region

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094211A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 制造半导体器件的方法
CN107689373A (zh) * 2016-08-03 2018-02-13 三星电子株式会社 集成电路器件及制造这样的器件的方法

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