CN110046369B - 集成电路及其设计系统 - Google Patents

集成电路及其设计系统 Download PDF

Info

Publication number
CN110046369B
CN110046369B CN201811432814.7A CN201811432814A CN110046369B CN 110046369 B CN110046369 B CN 110046369B CN 201811432814 A CN201811432814 A CN 201811432814A CN 110046369 B CN110046369 B CN 110046369B
Authority
CN
China
Prior art keywords
cell
cells
row
integrated circuit
active regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811432814.7A
Other languages
English (en)
Other versions
CN110046369A (zh
Inventor
萧锦涛
曾健庭
刘逸群
蔡逸群
方上维
杨超源
黄星凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110046369A publication Critical patent/CN110046369A/zh
Application granted granted Critical
Publication of CN110046369B publication Critical patent/CN110046369B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/04—Constraint-based CAD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/20—Configuration CAD, e.g. designing by assembling or positioning modules selected from libraries of predesigned modules
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11851—Technology used, i.e. design rules
    • H01L2027/11855—Twin-tub technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11862—Horizontal or vertical grid line density
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Automation & Control Theory (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明的实施例提供了一种集成电路结构，包括：在第一方向上延伸的第一多个单元行，第一多个单元行的每个均具有第一行高度并且包括设置在其中的多个第一单元；以及在第一方向上延伸的第二多个单元行，第二多个单元行的每个均具有与第一行高度不同的第二行高度，并且包括设置在其中的多个第二单元。多个第一单元包括第一多个有源区域，第一多个有源区域的每个均在第一方向上连续地延伸横跨多个第一单元，并且，多个第二单元包括第二多个有源区域，第二多个有源区域的每个均在第一方向上连续地延伸横跨多个第二单元。本发明的实施例还提供了集成电路结构的设计系统。

Description

集成电路及其设计系统
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其设计系统。
背景技术
通常，电子设计自动化(EDA)工具帮助半导体设计者对期望的电路进行纯粹的行为描述，并且致力于形成准备制造的电路的成品布局。该工艺通常采用电路的行为描述并且将其转换为功能描述，然后将功能描述分解为数千个布尔函数并且映射至相应的使用标准单元库的单元行。一旦映射，则实施合成以将结构设计转换为物理布局，构建时钟树以使各结构元素同步，并且在布局后优化设计。
为了避免来自相应不同单元库的单元之间的未对准，通常使用来自标准单元库的单元，该单元具有等于单元行高度(下文中称为“行高度”)的单元高度。因此，通常在相对早期的设计阶段决定哪个“单个”单元高度用于设计，从而也固定对应的行高度。然而，通过使用仅单个单元高度，必须在电路性能、电路功率和制造工艺之间进行一些折衷。例如，可以通过沿着单元行并排设置多个单元来形成面向性能的电路，每个单元均具有较多数量的有源区域(例如，鳍)；并且可以通过沿着单元行并排设置多个单元形成面向功率/面积的电路，每个单元均具有较少数量的有源区域。
因此，为了设计消耗低功率并且占据小面积而不牺牲其性能的电路(例如，面向平衡的电路)，通常进行各种设计折衷。例如，具有较少数量的鳍的第一多个单元交替地设置在具有较多数量的有源区域的第二多个单元之间。这种布局导致第二多个单元中的一个或多个有源区域(通常称为“断裂的鳍”，或更一般地，“断裂的有源区域”)的延伸不连续，这可能不利地降低电路的性能(由于断裂的鳍引起的松弛应变/应力)。因此，使用单元来设计电路的传统技术并不完全令人满意。
发明内容
根据本发明的一个方面，提供了一种集成电路结构，包括：第一多个单元行，在第一方向上延伸，所述第一多个单元行的每个单元行均具有第一行高度并且包括设置在其中的多个第一单元；以及第二多个单元行，在所述第一方向上延伸，所述第二多个单元行的每个单元行均具有与所述第一行高度不同的第二行高度，并且包括设置在其中的多个第二单元，其中，所述多个第一单元包括第一多个有源区域，所述第一多个有源区域的每个有源区域均在所述第一方向上连续地延伸横跨所述多个第一单元，并且，所述多个第二单元包括第二多个有源区域，所述第二多个有源区域的每个有源区域均在所述第一方向上连续地延伸横跨所述多个第二单元。
根据本发明的另一个方面，提供了一种集成电路结构，包括：多个第一单元，每个第一单元均具有第一单元高度，其中，第一单元行中的所述多个第一单元中的第一子集沿着第一方向设置；以及多个第二单元，每个第二单元均具有与所述第一单元高度不同的第二单元高度，其中，与所述第一单元行不同的第二单元行中的所述多个第二单元的第二子集沿着所述第一方向设置，其中，所述多个第一单元的每个第一单元均包括第一多个有源区域，所述第一多个有源区域的每个有源区域均连续地延伸横跨所述多个第一单元的第一子集，并且，所述多个第二单元的每个第二单元均包括第二多个有源区域，所述第二多个有源区域的每个有源区域均连续地延伸横跨所述多个第二单元的第二子集。
根据本发明的又一个方面，提供了一种集成电路设计系统，包括：非暂时性存储介质，编码有一组指令；以及硬件处理器，与所述非暂时性存储介质通信连接并且被配置为执行所述一组指令，所述一组指令被配置为使得所述硬件处理器：提供包括多个第一单元的第一库，每个第一单元均包括沿着第一方向连续延伸的第一多个有源区域；提供包括多个第二单元的第二库，每个第二单元均包括沿着第一方向连续延伸的第二多个有源区域，其中，所述第一多个有源区域和所述第二多个有源区域的相应数量彼此不同；从所述第一库中检索所述多个第一单元的第一子集和/或从所述第二库中检索所述多个第二单元的第二子集；和将沿着所述第一方向延伸的所述多个第一单元的第一子集置于第一多个单元行中和/或将沿着所述第一方向延伸的所述多个第二单元的第二子集置于第二多个单元行中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B和图1C分别示出了根据本发明的一些实施例的通过本发明的系统和方法设计的示例性集成电路的示意图。
图2A示出了根据本发明的一些实施例的处于一个或多个第一布局层级的示例性集成电路的对应布局设计的顶视图。
图2B示出了根据本发明的一些实施例的处于一个或多个第一布局层级之上的第二布局层级的集成电路的对应布局设计的顶视图。
图2C、图2D、图2E和图2F每个均示出了根据本发明的一些实施例的集成电路的一些单元的对应截面图的一部分。
图2G示出了根据本发明的一些实施例的处于一个或多个第一布局层级的示例性集成电路的另一对应布局设计的顶视图。
图3示出了根据本发明的一些实施例的示例性信息处理系统(IHS)的框图。
图4示出了根据本发明的一些实施例的通过HIS实施以生成包括混合行高度的集成电路的物理布局的示例性方法的流程图。
图5示出了根据本发明的一些实施例的各种混合行设计方案的不同应用。
图6示出了根据本发明的一些实施例的用于设计包括混合行高度的集成电路的示例性程序。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的各个示例性实施例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明提供了使用多个单元行或行来设计电路的系统和方法的各个实施例，每个单元行或行均包括沿着第一方向并排设置的一个或多个单元，并且均具有沿着第一方向延伸的相同数量的有源区域(例如，鳍)。更具体地，设置在每行内的相应有源区域的每个均连续地延伸横跨一个或多个单元。此外，根据一些实施例，这样的多个行可以沿着与第一方向基本正交的第二方向设置，并且可以具有至少两个相应不同的行高度。换句话说，设置在具有不同行高度的相应行内的单元具有不同数量的有源区域。因此，如上所述，在不具有现有技术通常遇到的断裂鳍问题的情况下，可以使用公开的系统和方法来设计各种电路，每个电路可以用于相应不同的应用(例如，性能定向应用、功率/面积定向应用、平衡定向应用等)。
图1A、图1B、图1C分别示出了根据一些实施例的通过本发明的系统和方法设计的示例性集成电路100、140和180的示意图。然而，不是所有示出的组件都是必需的，并且本发明的一些实施例可以包括未在图1A至图1C中示出的额外组件。在不脱离本文所述的本发明的范围的情况下，可以改变组件的布置和类型。可以包括额外的、不同的或更少的组件。
首先参照图1A，集成电路100包括布置(例如，布局)在网格101的相应的“单元行”或“行”中的单元组101-1、101-2、101-3、101-4和101-5。此外，在一些实施例中，每个单元组均包括沿着相应行并排设置的一个或多个(标准)单元。例如，单元组101-1包括布置在网格101的行1中的单元101-1a、101-1b、101-1c和101-1d；单元组101-2包括布置在网格101的行2中的单元101-2a、101-2b、101-2c和101-2d；单元组101-3包括布置在网格101的行3中的单元101-3a、101-3b、101-3c和101-3d；单元组101-4包括布置在网格101的行4中的单元101-4a、101-4b、101-4c和101-4d；以及单元组101-5包括布置在网格101的行5中的单元101-5a、101-5b、101-5c和101-5d。
在一些实施例中，集成电路100的各行可以呈现至少两个相应不同的“行高度”。如图所示，行1、2、4和5可以共享基本类似的行高度，下文称为“行高度A”；并且行3可以具有下文称为“行高度B”的行高度，其中，行高度A大于行高度B。在一些实施例中，这样的行高度对应于放置在其中的单元的单元高度，这将在以下讨论。
在一些实施例中，从具有不同单元高度的相应标准单元库中检索单元组101-1、101-2、101-3、101-4和101-5的单元。更具体地，可以从包括多个单元的第一标准单元库(下文称为“单元库A”)中检索单元组101-1、101-2、101-4和101-5的单元，每个单元均共享第一单元高度(下文称为“单元高度A”)；可以从包括多个单元的第二标准单元库(下文称为“单元库B”)中检索单元组101-3的单元，每个单元均共享第二单元高度(下文称为“单元高度B”)。换句话说，单元101-1a至101-1d、101-2a至101-2d、101-4a至101-4d和101-5a至101-5d是单元库A的子集，并且单元101-3a至101-3d是单元库B的子集。单元库A中的单元101-1a至101-1d、101-2a至101-2d、101-4a至101-4d和101-5a至101-5d和单元库B中的单元101-3a至101-3d的每个均与特定的逻辑功能和/或特性(例如，定时特性)相关。因此，应该注意，虽然从单元库A中检索单元101-1a至101-1d、101-2a至101-2d、101-4a至101-4d和101-5a至101-5d，但是它们不都共享相同的单元宽度，单元库B的单元101-3a至101-3d也是类似的。在一些实施例中，通过如图所示布置单元组101-1至101-5，集成电路100可以呈现特定特性，例如，面向速度的电路、面向平衡的电路或面向功率/面积的电路，将在下面进一步详细讨论。
如上所述，每行的行高度均对应于放置在其中的单元的单元高度。在一些实施例中，每行的行高度基本接近放置在其中的单元的单元高度。此外，单元组101-1至101-5中的每个单元的单元高度均可以对应于在第一方向(例如，X方向)上连续延伸并且沿着第二方向(例如，Y方向)设置的多个有源区域。在一些实施例中，这样的有源区域可以是一个或多个三维场效应晶体管(例如，FinFET、全环栅(GAA)晶体管)的鳍形区域，或一个或多个平面金属氧化物半导体场效应晶体管(MOSFET)的氧化物限定(OD)区域，其中，有源区域可以用作相应晶体管的源极部件或漏极部件。例如，单元101-1a至101-d、101-2a至101-2d、101-4a至101-4d以及101-5a至101-5d的单元高度A可以对应于沿着Y方向设置的较多数量的有源区域；并且单元101-3a至103-d的单元高度B可以对应于沿着Y方向的较少数量的有源区域，这将在下面参照图2A进一步详细示出和讨论。
参照图1B，集成电路140包括布置(例如，布局)在网格141的相应“行”中的单元组140-1、140-2、140-3、140-4、140-5、140-6、140-7和140-8。例如，包括单元140-1a、140-1b、140-1c和140-1d的单元组140-1布置在网格141的行1中；包括单元140-2a、140-2b、140-2c和140-2d的单元组140-2布置在网格141的行2中；包括单元140-3a和140-3b的单元组140-3布置在网格141的行3中；包括单元140-4a、140-4b和140-4c的单元组140-4布置在网格141的行4中；包括单元140-5a、140-5b、140-5c、和140-5d的单元组140-5布置在网格141的行5中；包括单元140-6a、140-6b和140-6c的单元组140-6布置在网格141的行6中；包括单元140-7a和140-7b的单元组140-7布置在网格141的行7中；以及包括单元140-8a、140-8b、140-8c、140-8d和140-8e的单元组140-8布置在网格141的行8中。在一些实施例中，可以从上述标准单元库B中检索单元组140-1、140-2、140-4、140-5、140-7和140-8的单元(例如，与集成电路100的单元101-3a至101-3d相同)；并且可以从上述标准单元库A中检索单元组140-3和140-6的单元(例如，与集成电路100的单元101-1a至101-1d相同)。在一些实施例中，集成电路140的行1、2、4、5、7和8的每个均可以具有与行高度B基本类似的行高度；并且集成电路140的行3和6的每个均可以具有与行高度A基本类似的行高度。因此，单元140-1a至140-1d、140-2a至140-2d、140-4a至140-c、140-5a至140-5d、140-7a至140-7b和140-8a至140-8e的每个均可以具有与单元高度B基本相同的单元高度；并且，单元140-3a至140-3b和140-6a至140-6c的每个均可以具有与单元高度A基本相同的单元高度。
然后参照图1C，集成电路180包括布置(例如，布局)在网格181的相应“行”中的单元组180-1、180-2、180-3、180-4、180-5和180-6。例如，包括单元180-1a和180-1b的单元组180-1布置在网格181的行1中；包括单元180-2a、180-2b、180-2c和180-2d的单元组180-2布置在网格181的行2中；包括单元180-3a、180-3b和180-3c的单元组180-3布置在网格181的行3中；包括单元180-4a、180-4b和180-4c的单元组180-4布置在网格181的行4中；包括单元180-5a、180-5b、180-5c和180-5d的单元组180-5布置在网格181的行5中；以及包括单元180-6a、180-6b、180-6c、180-6d和180-6e的单元组180-6布置在网格181的行6中。在一些实施例中，可以从上述标准单元库A中检索单元组180-1、180-3和180-5的单元；并且可以从上述标准单元库B中检索单元组180-2、180-4和180-6中的单元。在一些实施例中，集成电路180的行1、3和5的每个均可以具有与行高度A基本类似的行高度；并且集成电路180的行2、4和6的每个均可以具有与行高度B基本类似的行高度。因此，单元180-1a至180-1b、180-3a至180-3c和180-5a至180-5d的每个均可以具有与单元高度A基本相同的单元高度；并且单元180-2a至180-2d、180-4a至180-4c和180-6a至180-6e的每个均可以具有与单元高度B基本相同的单元高度。
如上所述，单元高度A对应于沿着Y方向设置的较多数量的有源区域，并且单元高度B对应于沿着Y方向设置的较少数量的有源区域。此外，在一些实施例中，与具有较少数量的有源区域的单元相比，具有较多数量的有源区域的单元可以呈现更高的性能(例如，更快的速度)，而与具有更多有源区域的单元相比，具有较少数量的有源区域的单元可以占据较小的面积，这通常呈现较低的功耗。
因此，集成电路100包括具有单元高度A而不是具有单元高度B的多个单元，可以在集成电路100至180中呈现相对更高的性能(即，面向速度的电路)；包括具有单元高度B的多个单元而不是具有单元高度A的多个单元的集成电路140在集成电路100至180中可以呈现相对较低的功耗(即，面向功率/面积的电路)；并且包括具有单元高度A和B的相同数量的单元的集成电路180可以呈现比集成电路140相对更高的性能和比集成电路100相对更低的功耗(即，面向平衡的电路)。与形成面向平衡的电路的现有技术相比，现有技术通常在一个或多个相应有源区域中具有延伸不连续性，例如由公开的系统和方法形成的集成电路180可以呈现平衡特性而在相应的有源区域中没有形成延伸不连续性。
更具体地，根据本发明的一些实施例，取决于待设计的集成电路的特性，可以相应地确定行比率，即，限定具有单元高度A的单元的数量与具有单元高度B的单元的数量的比率。以上面提供的集成电路为例，在使用公开的系统和方法设计旨在具有高性能的集成电路100时，可以确定较高的行比率为4(因为具有单元高度A和B的单元的数量分别为4和1)；在使用公开的系统和方法设计旨在具有较低功耗的集成电路140时，可以确定较低的行比率为1/3(因为具有单元高度A和B的单元的数量分别为2和6)；并且在使用公开的系统和方法设计旨在具有平衡特性的集成电路180时，可以确定中间行比率为1(因为具有单元高度A和B的单元的数量分别为3和3)。集成电路100至180提供为示例性实例。因此，应该理解，公开的系统和方法可以用于设计具有任何其它行比率(在将分数化为相应的最低项之后)的集成电路，诸如例如，1/2、2/3、3/2、1/4、3、4等，同时仍保持在本发明的范围内。
根据本发明的一些实施例，由公开的系统和方法设计的集成电路包括多个行，并且多个行中的每行均包括共享相同单元高度的一个或多个并排设置的单元。此外，这样的相同高度对应于那些并排设置的单元的相同数量的有源区域，有源区域在与布置多个行的另一方向基本正交的方向上延伸。因此，并排设置的单元的有源区域可以沿着该行连续地延伸横跨相应的单元。如上所述，通过在集成电路的多个并排单元中连续延伸有源区域，可以增加有源区域内的压缩应变，这可以有利地改进集成电路的性能(例如，更高的驱动电流)，同时允许通过布置具有相应不同的行高度(单元高度)的两个或多个行将集成电路设计为具有任何期望的特性。使用集成电路180作为代表性实例，下面将进一步详细说明和讨论这种连续延伸的有源区域。
此外，遵循公开的系统和方法的混合行设计的集成电路可以在保持鳍速度的同时在非时序关键路径(non-timing critical path)上实现更小的面积、更低的功耗。在一个实例中，与传统的高速设计相比，公开的集成电路具有相同的最高速度，但是将功率减小至70％，将面积减小至87％，并且在没有鳍断裂的情况下对鳍应力具有强的抵抗力。在另一实例中，与传统的低功率设计相比，公开的集成电路具有相同的功率、类似的面积，但是将最高速度从70％增加至100％(增加约43％)，并且在没有鳍断裂的情况下对鳍应力具有强的抵抗力。在又一实例中，与传统的高速和部分低功率设计相比，公开的集成电路具有相同的功率，但是将最高速度从90％增加至100％(增加约11％)，将面积减小至87％，并且在没有鳍断裂的情况下对鳍应力具有相对较强的抵抗力。
根据一些实施例，图2A示出了集成电路180的在一个或多个第一布局层级处的对应布局设计的顶视图，并且图2B示出了集成电路180的在一个或多个第一布局层级之上的第二布局层级处的对应布局设计的顶视图。在一些其它实施例中，第二布局层级可以低于一个或多个第一布局层级或与一个或多个第一布局层级相同。为了清楚起见，图2C和图2D分别示出了沿着线A-A和B-B截取的集成电路180的单元180-1a和180-1b的对应截面图的一部分。
如图2A所示，沿着网格181的行1，单元180-1a和180-1b分别包括沿着X方向连续延伸横跨单元180-1a至180-1b的四个有源区域212-1、212-2、212-3和212-4；沿着网格181的行2，单元180-2a、180-2b、180-2c和180-2d分别包括沿着X方向连续延伸横跨单元180-2a至180-2d的两个有源区域222-1和222-2；沿着栅极181的行3，单元180-3a、180-3b和180-3c分别包括沿着X方向连续延伸横跨单元180-3a至180-3c的四个有源区域232-1、232-2、232-3和232-4；沿着网格181的行4，单元180-4a、180-4b和180-4c分别包括沿着X方向连续延伸横跨单元180-4a至180-4c的两个有源区域242-1和242-2；沿着网格181的行5，单元180-5a、180-5b、180-5c和180-5d分别包括沿着X方向连续延伸横跨单元180-5a至180-5d的四个有源区域252-1、252-2、252-3和252-4；并且沿着网格181的行6，单元180-6a、180-6b、180-6c、180-6d和180-6e分别包括沿着X方向连续延伸横跨单元180-6a至180-6e的两个有源区域262-1和262-2。
如上所述，集成电路180的单元的有源区域用作相应晶体管的源极部件或漏极部件，并且集成电路180的每个单元均被配置为实施特定的逻辑功能。因此，应该理解，集成电路180的每个单元均可以包括注入有n型掺杂剂的第一区域、注入有p型掺杂剂的第二区域以及相应的多个栅极图案。在一些实施例中，在第一区域上方形成相应有源区域的一个子集以形成p型MOSFET，并且在第二区域上方形成相应有源区域的另一子集以形成n型MOSFET。此外，根据一些实施例，相应的多个栅极图案可以在与有源区域延伸的方向基本正交的方向上延伸，以形成p型和n型MOSFET的相应栅极。因此，集成电路180的单元可以呈现不同的栅极图案布局以实施相应的特定逻辑功能。
例如，仍参照图2A，单元180-1a包括由线215分开的注入有n型掺杂剂的第一区域214和注入有p型掺杂剂的第二区域216，以及彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案218-1、218-2和218-3。在一些实施例中，有源区域212-1至212-4的每个均可以设置在第一区域214或第二区域216上方，并且栅极图案218-1至218-3的每个均可以设置在相应的有源区域212-1至212-4上方，这将参照图2C和图2D示出。类似地，相邻的单元180-1b也包括其上方设置有源区域212-1至212-4的第一区域214和第二区域216，以及彼此间隔开相应的距离并且每个均沿着Y方向延伸的栅极图案218-4、218-5、218-6和218-7。
在一些实施例中，集成电路180的单元的沿着其它行设置的有源区域也设置在相应的第一和第二注入区域上方，并且一个或多个相应的栅极图案也在Y方向上延伸，从而使得以下简要描述集成电路180的单元的沿着其它行设置的相应配置。
沿着行2，单元180-2a至180-2d包括由线225分开的注入有n型掺杂剂的第一区域224和注入有p型掺杂剂的第二区域226，其中，有源区域222-1设置在第一区域224上方，并且有源区域222-2设置在第二区域226上方。单元180-2a还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案228-1、228-2和228-3；单元180-2b还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案228-4和228-5；单元180-2c还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案228-6、228-7、228-8和228-9；并且单元180-2d还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案228-10、228-11和228-12。
沿着行3，单元180-3a至180-3c包括由线235分开的注入有n型掺杂剂的第一区域234和注入有p型掺杂剂的第二区域236，其中，有源区域232-1和232-2设置在第一区域234上方，并且有源区域232-3和232-4设置在第二区域236上方。单元180-3a还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案238-1、238-2和238-3；单元180-3b还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案238-4、238-5和238-6；并且单元180-3c还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案238-7、238-8和238-9。
沿着行4，单元180-4a至180-4c包括由线245分开的注入有n型掺杂剂的第一区域244和注入有p型掺杂剂的第二区域246，其中，有源区域242-1设置在第一区域244上方，并且有源区域242-2设置在第二区域246上方。单元180-4a还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案248-1、248-2和248-3；单元180-4b还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案248-4、248-5和248-6；并且单元180-4c还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案248-7、248-8、248-9和248-10。
沿着行5，单元180-5a至180-5d包括由线255分开的注入有n型掺杂剂的第一区域254和注入有p型掺杂剂的第二区域256，其中，有源区域252-1和252-2设置在第一区域254上方，并且有源区域252-3和252-4设置在第二区域256上方。单元180-5a还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案258-1、258-2和258-3；单元180-5b还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案258-4和258-5；单元180-5c还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案258-6、258-7和258-8；并且单元180-5d还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案258-9、258-10和258-11。
沿着行6，单元180-6a至180-6e包括由线265分开的注入有n型掺杂剂的第一区域264和注入有p型掺杂剂的第二区域266，其中，有源区域262-1设置在第一区域264上方，并且有源区域262-2设置在第二区域266上方。单元180-6a还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案268-1和268-2；单元180-6b还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案268-3和268-4；单元180-6c还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案268-5和268-6；单元180-6d还包括彼此间隔开相应的距离并且每个均在Y方向上延伸的栅极图案268-7和268-8；并且单元180-6e还包括彼此间隔开并且每个均在Y方向上延伸的栅极图案268-9和268-10。
在一些实施例中，可以在一个或多个第一布局层级上的衬底上方形成集成电路180的每个单元的第一和第二注入区域、有源区域和栅极图案，这将在图2C和图2D的截面图中示出。如上所述，图2B示出了集成电路180的在一个或多个第一布局层级之上的第二布局层级的布局设计的顶视图。
根据本发明的一些实施例，在第二布局层级处，每个单元均包括在Y方向上延伸(即，与有源区域平行)并且位于相应栅极图案上方的多个导体图案。在一些实施例中，包括多个导体图案的这种第二布局层级直接设置在包括栅极图案的一个或多个第一布局层级之上(即，没有设置在它们之间的中间布局层级)，第二布局层级在本文中称为“M1级(第一金属层级/层)”。此外，M1层级中的多个导体图案的每个均通过至少一个通孔结构(未示出)电连接至上述讨论的一个或多个p型和n型MOSFET，从而允许对每个p型和n型MOSFET供电或每个p型和n型MOSFET电连接至其它MOSFET或器件。
如图2B所示，M1层级包括在Y方向上延伸的多个导体图案，诸如例如电源轨270-1、270-2、270-3、270-4、270-5、270-6和270-7，以及M1互连线272-1、272-2、272-3、272-4、272-5、272-6、272-7、272-8、272-9、272-10、272-11、272-12、272-13、272-14、272-15、272-16、272-17和272-18。在一些实施例中，当从M1层级的顶部观察时，沿着每行的单元设置在两个相邻的电源轨之间，每个电源轨均被配置为承载电源信号(例如，VDD、接地等)。此外，在这两个相邻的电源轨之间，M1互连线的相应子集彼此平行地在单元上方延伸。
例如，处于行1的单元组180-1的各单元设置在电源轨270-1和270-2之间，同时，M1互连线272-1至272-4在各单元上延伸；处于行2的单元组180-2的各单元设置在电源轨270-2和270-3之间，同时，M1互连线272-5至272-6在各单元上延伸；处于第3行的单元组180-3的各单元设置在电源轨270-3和270-4之间，同时，M1互连线272-7至272-10在各单元上延伸；处于行4的单元组180-4的单元设置在电源轨270-4和270-5之间，同时，M1互连线272-11至272-12在各单元上延伸；处于行5的单元组180-5的单元设置在电源轨270-5和270-6之间，同时，M1互连线272-13至272-16在各单元上延伸；并且处于行6的单元组180-6的单元设置在电源轨270-6和270-7之间，同时，M1互连线272-17至272-18在各单元上延伸。
在一些实施例中，在单元上方延伸的M1互连线的数量可以对应于该单元中包括的有源区域的数量。更具体地，对于具有更大行高度的行(即，每个单元中具有较多数量的有源区域)，可以包括更多M1互连线，而对于具有更小行高度的行(即，单元中的每个均具有较少数量的有源区域)，可以包括较少的M1互连线。例如，在设置在行1处的单元上方延伸的M1互连线的数量可以多于在设置在行2处的单元上方延伸的M1互连线的数量，行1处的单元具有4个有源区域(例如，212-1至212-4)，行2处的单元具有2个有源区域(例如，222-1和222-2)。在图2B示出的实施例中，设置在行1处的M1互连线的数量是4(等于行1处的单元的有源区域的数量)，并且设置在行2处的M1互连线的数量是2(等于行2处的单元的有源区域的数量)。然而，应该理解，M1互连线的数量不限于等于M1互连线在其上方延伸的有源区域的数量。
此外，在一些实施例中，M1互连线272-1至272-18的每个均可以沿着X方向共享基本共形的宽度273，并且可以与相邻的M1互连线或电源轨分隔开基本类似的距离275。这种对M1互连线的形成的设计约束可以有利地简化设计复杂性。例如，M1互连线272-2具有沿着X方向的共形宽度273，并且分别与M1互连线272-1和272-3分隔开距离275。
参照图2C和图2D，根据一些实施例示出了单元180-1a和180-1b的处于第一或多个布局层级并且分别沿着线A-A和B-B截取的截面图。分别如图2C和图2D所示，注入有n型掺杂剂的第一区域214(此处称为“n阱214”)设置在衬底280上方；注入有p型掺杂剂的第二区域216(此处称为“p阱216”)设置在衬底280上方。在一些实施例中，衬底280包括Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP等；n阱214包括Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP等；p阱216包括Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP等。在一些实施例中，当衬底280包括Si时，n阱214也可以包括Si但掺杂有n型掺杂剂，例如P、As等，并且p阱246也可以包括Si但掺杂具有p型掺杂剂，例如B、Ga等。
在一些实施例中，n阱214还可以包括以增高的掺杂浓度注入p型掺杂剂的第一组区域280-1、280-2、280-3、280-4和280-5；并且p阱216还可以包括以增高的掺杂浓度注入n型掺杂剂的第二组区域282-1、282-2、282-3、282-4和282-5。这样的第一组注入区域280-1至280-5和第二组注入区域282-1至282-5(每个注入区域均设置两个在X方向上相邻的栅极图案之间)可以用作相应MOSFET的源极或漏极。例如，在图2C中，设置在栅极图案218-1和218-2之间的区域280-1可以用作以栅极图案218-1或218-2作为其栅极的p型MOSFET的源极或者漏极；并且在图2D中，设置在栅极图案218-2和218-3之间的区域282-2可以用作以栅极图案218-2或218-3作为其栅极的n型MOSFET的源极或者漏极。
在图2C和图2D示出的实施例中，虽然相邻单元180-1a和180-1b的相应“侧边”栅极图案218-3和218-4合并在一起以形成单个栅极图案，但是这种侧边栅极图案可以通过源极/漏极彼此分隔开，同时保持在本发明的范围内。在如图2E和图2F所示的其它实施例中，相邻单元180-1a和180-1b不共享侧边栅极图案，但是在侧边栅极图案218-3和218-4之间的浅沟槽隔离部(STI)290、292的中间具有单元边界。
根据一些实施例，如图2C所示，包括第一组注入区域280-1至280-5的n阱214可以形成连续延伸的有源区域212-1的部分；并且如图2D所示，包括第二组注入区域282-1至282-5的p阱216可以形成连续延伸的有源区域212-3的部分。
图2G示出了根据本发明的一些实施例的示例性集电成路180的另一对应布局设计在一个或多个第一布局层级处的顶视图。在该实施例中，如图2G所示，栅极图案218-1至218-7的每个均形成为穿过集成电路180的不同行的直线。即，在每个栅极图案218-1至218-7中，不同行中的多晶硅栅极沿着Y方向上的同一线彼此对准。但是，不同行中的多晶硅栅极可以在两个相邻行之间的边界处分离或隔离。也就是说，栅极图案218-1至218-7的每条线均可以在两个相邻行之间的边界处具有断裂。
现在参照图3，根据本发明的一些实施例，提供了信息处理系统(IHS)300的框图。IHS 300可以是用于实现本文讨论的设计具有混合行高度的集成电路(例如，集成电路100、140和180)的任何或所有工艺的计算机平台。IHS 300可以包括处理单元310，诸如台式计算机、工作站、便携式计算机或为特定应用的定制的专用单元。HIS 300可以配备有显示器314和一个或多个输入/输出(I/O)组件312，诸如鼠标、键盘或打印机。处理单元310可以包括连接至总线330的中央处理单元(CPU)320、存储器322、大容量存储器件324、视频适配器326和I/O接口328。
总线330可以是若干总线架构的任何类型中的一个或多个，若干总线架构包括存储器总线或存储器控制器、外围总线或视频总线。CPU 320可以包括任何类型的电子数据处理器，并且存储器322可以包括任何类型的系统存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或只读存储器(ROM)。
大容量存储器件324可以包括任何类型的存储器件，该存储器件被配置为存储数据、程序和其它信息，并且使数据、程序和其它信息可以经由总线330访问。大容量存储器件324可以包括例如硬盘驱动器、磁盘驱动器或光盘驱动器的一个或多个。
视频适配器326和I/O接口328提供将外部输入和输出器件连接至处理单元310的接口。如图3示出的，输入和输出器件的实例包括连接至视频适配器326的显示器314和连接至I/O接口328的I/O组件312(诸如鼠标、键盘、打印机等)。其它器件可以连接至处理单元310，并且可以利用更多或更少的接口卡。例如，串行接口卡(未示出)可以用于提供用于打印机的串行接口。处理单元310也可以包括网络接口340，网络接口340可以是至局域网(LAN)或广域网(WAN)316的有线连接和/或无线连接。
应该注意，IHS 300可以包括其它组件/器件。例如，IHS 300可以包括电源、电缆、主板、可移动存储介质、壳体等。这些其它组件/器件虽然未示出，但被认为是IHS 300的一部分。
在本发明的一些实施例中，电子设计自动化(EDA)是由CPU 320执行以分析用户文件以获得集成电路(例如，上面讨论的集成电路100、140和180)的布局的程序代码。此外，在EDA的执行期间，EDA可以分析布局的功能组件，如本领域中已知的。程序代码可以由CPU320经由总线330从存储器322、大容量存储器件324等处访问，或通过网络接口340远程访问。
图4示出了根据本发明的一些实施例的通过IHS 300实施以生成包括混合行高度的集成电路的物理布局的示例性方法400的流程图。在一些实施例中，这种方法400可以统称为EDA。在各个实施例中，方法400的各操作由图3中示出的相应组件实施。出于讨论的目的，将结合图3描述方法400的以下实施例。方法400示出的实施例仅仅是实例。因此，应该理解，可以省略、重排和/或添加各个操作中的任何操作，同时保持在本发明的范围内。
方法400开始于提供的操作“行为/功能设计402”、“设计约束404”和“混合行高度406”。在一些实施例中，行为/功能设计402基于施加至集成电路的整体设计的输入的各种信号或激励来限定集成电路(例如，上面讨论的集成电路100、140和/或180)的期望的行为或功能，并且可以用诸如硬件描述语言(HDL)的合适的语言写入。行为/功能设计402可以通过I/O接口328(图3)上载至处理单元310，诸如在执行EDA时通过用户创建文件。可选地，可以将行为/功能设计402上载和/或保存在存储器322或大容量存储器件324上，或行为/功能设计402可以通过网络接口340从远程用户(图3)上载。在这些情况下，CPU 320将在EDA的执行期间访问行为/功能设计402。
此外，用户也提供设计约束404以约束行为/功能设计402的物理布局的整体设计。在一些实施例中，例如，可以通过I/O接口328，通过网络接口340下载等来输入设计约束404。设计约束404可以限定时序、工艺参数和其它合适的约束，一旦物理地形成集成电路，则行为/功能设计402必须遵守这些约束。
此外，用户也可以提供混合行高度406，以允许行为/功能设计402的物理布局布置成多个行，该多个行具有至少两个相应不同的行高度。在一些实施例中，例如，可以通过I/O接口328，通过网络接口340下载等来输入混合行高度406。混合行高度404可以限定行比率(即，具有如上所述的具有相应不同行高度的多个行的比率)、物理布局的网格内具有相应不同行高度的各行的相应位置和/或其它合适的约束，一旦物理地形成集成电路，则行为/功能设计402必须遵守这些约束。
在提供行为/功能设计402、设计约束404和混合行高度406之后，方法400继续操作“合成408”以创建功能等效逻辑门级电路描述，诸如网表。合成408通过将行为/功能设计402所期望的行为和/或功能与来自一组单元库409的(标准)各单元匹配，同时满足由设计约束404和混合行高度406限定的约束来形成功能等效逻辑门级电路描述。
在一些实施例中，该组单元库409可以包括具有相应不同单元高度的多个单元库，诸如例如单元库411、单元库413等。在一些实施例中，单元库411和413可以分别对应于上述单元库A和单元库B。多个单元库中的每个均包括预先设计的单元的列表，每个单元均具有共同的单元高度并且可以小规模实施特定的逻辑功能。例如，单元库A 411的单元可以共享单元高度A，并且单元库B 413的单元可以共享单元高度B。将单元作为信息存储在单元库(例如，单元库A 411、单元库B 413等)中，信息包括内部电路元件、与这些电路元件的各个连接、包括单元高度、掺杂剂类型、掺杂浓度、阱等预先设计的物理布局图案等。此外，存储的单元也可以包括单元的形状、用于外部连接的端子位置、延迟特性、功耗等。
一旦合成408通过使用该组单元库409(例如，单元库A 411、单元库B 413等)的单元，从行为/功能设计402、设计约束404和混合行高度406生成功能等效逻辑门级电路描述，则方法400继续第一确定操作414以检查设计要求是否匹配。在一些实施例中，在第一确定操作414中，可以通过使用电路仿真器(例如，集成电路通用仿真程序(SPICE))实施一个或多个仿真来检查各种要求，诸如例如，单元库A 411中的可用单元与单元库B 413中的可用单元的比率、功能等效逻辑门级电路描述的时序质量、功能等效逻辑门级电路描述的电源质量等。如果满足第一确定操作414中的所有设计要求，则方法400继续操作“布局和布线418”，这将在下面进一步详细讨论。另一方面，如果不满足第一确定操作414中的所有设计要求，则方法400继续操作“找出根本原因416”，这也将在下面进一步详细讨论。
实施布局和布线418以生成用于整个结构的实际物理设计。布局和布线418通过从该组单元库409中提取选择的单元并且将它们放入相应的行中来形成物理设计。在一些实施例中，第一组这样的行具有第一行高度，该第一行高度基本与设置在第一组行内的大多数单元的高度类似，从而使得电源轨、注入区和阱可以在单元之间对准；并且第二组这样的行具有与第一行高度不同的第二行高度，该第二行高度与设置在第二组行内的大多数单元的高度基本类似，从而使得电源轨、注入区和阱可以在单元之间对准。单元行内的每个单元的布局以及每个单元行相对于其它单元行的布局可以由成本函数引导，以最小化产生的集成电路的布线长度和面积要求。该布局可以由布局和布线418自动完成，或者可以可选地通过手动工艺部分地实施，由此用户可以手动地将一个或多个单元插入行中。
一旦布局和布线418完成生成用于整个结构的实际物理设计，则方法400继续第二确定操作420以检查设计要求是否匹配。在一些实施例中，在第二确定操作420中，可以通过使用电路仿真器(例如，集成电路通用仿真程序(SPICE))实施一个或多个仿真来检查各种要求，诸如例如，在布局和布线418之后，单元库A 411中的可用单元与单元库B 413中的可用单元的比率、用于整体结构的实际物理设计的时序质量、用于整体结构的实际物理设计的电源质量、是否存在局部拥塞问题等。如果满足第二确定操作420中的所有设计要求，则方法400继续操作“制造工具422”，这将在下面进一步详细讨论。另一方面，如果不满足第二确定操作420中的所有设计要求，则方法400继续找出根本原因416，这将在下面讨论。
根据一些实施例，实施找出根本原因416以找出导致未能满足第一确定操作414或者第二确定操作420中的设计要求的原因。多种原因可能导致故障。基于该原因，方法400可以进入相应的操作以重新实施该操作。例如，当原因是由于用于生成功能等效逻辑门级电路描述的单元的较差功率、性能、面积(即，PPA)特性和/或在该组单元库409中缺少可用单元时，方法400可以进入重新评估该组单元库409的单元的质量/数量的操作；当原因是由于行的不正确布置时，方法400可以返回至混合行高度406以重新评估其中限定的约束；当原因是由于不可能合成功能等效逻辑门级电路描述时，方法400可以返回至设计约束404以重新评估其中限定的约束；并且当原因是由于不可能生成实际物理设计时，方法400可以返回至布局和布线418以重新布局和/或重新布线。
再次参照第二确定操作420，一旦物理设计已经由布局和布线418成功生成同时所有设计要求都满足，方法400继续操作“制造工具422”以生成例如可以用于物理制造物理设计的光刻掩模。物理设计可以通过LAN/WAN 316发送至制造工具422。
图5示出了根据本发明的一些实施例的各种混合行设计方案的不同应用。图5示出了五个示例性IC应用，每个IC应用均对应于不同类型的混合行设计。混合行设计512、522、532、542、552具有不同的Row-A与Row-B的混合行比率，其中，Row-A表示包括来自单元库A的单元的行的数量，并且Row-B表示包括来自单元库B的单元的行的数量。在该实例中，来自单元库A的每个单元的单元高度均大于来自单元库B的每个单元的单元高度。
例如，通过具有3:1的混合行比率的混合行设计512可以实现期望用于最高速度的“速度最佳”电路510，这意味着在混合行设计512中，Row-A(包括来自单元库A的单元的行的数量)和Row-B(包括来自单元库B的行的数量)之间的比率为3:1。这是因为具有更大单元高度的更多单元可以有助于改进速度。
在另一实例中，通过具有1:3的混合行比率的混合行设计552可以实现期望用于最小面积和最低功耗的“功率/面积最佳”电路550，这意味着在混合行设计552中，Row-A(包括来自单元库A的单元的行的数量)和Row-B(包括来自单元库B的行的数量)之间的比率为1:3。这是因为更多具有较小单元高度的单元格可以有助于节省电路面积并且降低功耗。
在另一个实例中，通过具有1:1的混合行比率的混合行设计532可以实现“平衡”电路530，这意味着在混合行设计532中，Row-A(包括来自单元库A的单元的行的数量)和Row-B(包括来自单元库B的行的数量)之间的比率为1:1。“平衡”电路530将在速度性能(不是太高或太低)和面积/功率性能之间保持平衡，其中，面积不是太大或太小并且功耗不是太高至太低。
在又一实例中，通过具有2:1的混合行比率的混合行设计522可以实现期望用于高速但不是最高速度的“面向速度”的电路520，这意味着在混合行设计522中，Row-A(包括来自单元库A的单元的行的数量)和Row-B(包括来自单元库B的行的数量)之间的比率为2:1。
在另一实例中，通过具有1:2的混合行比率的混合行设计542可以实现期望用于高但不是最高功率/面积性能的“面向功率/面积”电路540，这意味着在混合行设计542中，Row-A(包括来自单元库A的单元的行的数量)和Row-B(包括来自单元库B的行的数量)之间的比率为1:2。
图6示出了根据本发明的一些实施例的用于设计包括混合行高度的集成电路的示例性工艺。在操作610中，设计至少两组库：库A和库B。不同库中的单元具有不同的单元高度和/或不同数量的金属线。例如，库A单元具有较高的单元高度和五条金属线，而库B单元具有较低的单元高度和三条金属线。在操作620中，选择平衡设计方案以在两个库的单元之间保持1:1的混合行比率。在操作630中，基于平衡混合行比率1:1，利用库A和库B的限定布局约束来初始化混合行平面布置图。
在实施例中，集成电路结构包括：在第一方向上延伸的第一多个单元行，第一多个单元行的每个均具有第一行高度并且包括设置在其中的多个第一单元；以及在第一方向上延伸的第二多个单元行，第二多个单元行的每个均具有与第一行高度不同的第二行高度，并且包括设置在其中的多个第二单元。多个第一单元包括第一多个有源区域，第一多个有源区域的每个均在第一方向上连续地延伸横跨多个第一单元，并且其中，多个第二单元包括第二多个有源区域，第二多个有源区域的每个均在第一方向上连续地延伸横跨多个第二单元。
在一些实施例中，所述第一多个有源区域的第一数量与所述第一行高度相关，并且所述第二多个有源区域的第二数量与所述第二行高度相关。
在一些实施例中，所述第一数量与所述第二数量不同。
在一些实施例中，所述第一多个有源区域和所述第二多个有源区域的每个有源区域均包括具有鳍形结构的区域。
在一些实施例中，所述第一多个单元行和所述第二多个单元行沿着垂直于所述第一方向的第二方向以交替配置布置。
在一些实施例中，根据所述第一多个单元行的数量与所述第二多个单元行的数量之间的比率，沿着垂直于所述第一方向的第二方向混合所述第一多个单元行和所述第二多个单元行。
在一些实施例中，所述比率是以下比率中的一个：1/2、1/3、1/4、2/3、3/2、2/1、3/1、4/1和1/1。
在另一实施例中，集成电路结构包括：多个第一单元，多个第一单元的每个均具有第一单元高度，其中，第一单元行中的多个第一单元中的第一子集沿着第一方向设置；以及多个第二单元，多个第二单元的每个均具有与第一单元高度不同的第二单元高度，其中，与第一单元行不同的第二单元行中的多个第二单元的第二子集沿着第一方向设置。多个第一单元的每个均包括第一多个有源区域，第一多个有源区域的每个均连续地延伸横跨多个第一单元的第一子集，并且其中，多个第二单元的每个均包括第二多个有源区域，第二多个有源区域的每个均连续地延伸横跨多个第二单元的第二子集。
在一些实施例中，所述第一多个有源区域的第一数量与所述第一单元高度相关，并且所述第二多个有源区域的第二数量与所述第二单元高度相关。
在一些实施例中，所述第一多个有源区域的第一数量与所述第二多个有源区域的第二数量不同。
在一些实施例中，所述第一多个有源区域和所述第二多个有源区域均包括具有鳍形结构的区域。
在一些实施例中，所述多个第一单元的第三子集沿着所述第一方向设置在与所述第一单元行和所述第二单元行不同的第三单元行中，以及所述多个第二单元的第四子集沿着所述第一方向设置在与所述第一单元行和所述第二单元行不同的第四单元行中。
在一些实施例中，所述第一单元行、所述第二单元行、所述第三单元行和所述第四单元行沿着垂直于所述第一方向的第二方向以交替配置布置。
在又一实施例中，集成电路设计系统包括：编码有一组指令的非暂时性存储介质；以及硬件处理器，与非暂时性存储介质通信连接并且被配置为执行该组指令，该组指令被配置为使得处理器：提供包括多个第一单元的第一库，每个第一单元均包括沿着第一方向连续延伸的第一多个有源区域；提供包括多个第二单元的第二库，每个第二单元均包括沿着第一方向连续延伸的第二多个有源区域，其中，第一多个有源区域和第二多个有源区域的相应数量彼此不同；从第一库中检索多个第一单元的第一子集和/或从第二库中检索多个第二单元的第二子集；将沿着第一方向延伸的多个第一单元的第一子集放入第一多个单元行中和/或将沿着第一方向延伸的多个第二单元的第二子集放入第二多个单元行中。
在一些实施例中，所述第一多个有源区域的第一数量与所述多个第一单元的第一单元高度相关，并且所述第二多个有源区域的第二数量与所述多个第二单元的第二单元高度相关。
在一些实施例中，所述第一多个有源区域和所述第二多个有源区域均包括具有鳍形结构的区域。
在一些实施例中，在所述第一多个单元行的每行中，所述多个第一单元的第一子集的相应的第一多个有源区域连续地延伸横跨所述多个第一单元的第一子集，以及在所述第二多个单元行的每行中，所述多个第二单元的第二子集的相应的第二多个有源区域连续地延伸横跨所述多个第二单元的第二子集。
在一些实施例中，所述一组指令被配置为进一步使所述硬件处理器：沿着垂直于所述第一方向的第二方向放置所述第一多个单元行和所述第二多个单元行，以形成集成电路的布局。
在一些实施例中，所述一组指令被配置为进一步使所述处理器：基于所述集成电路的性能要求，确定沿着所述第二方向的所述第一多个单元行和所述第二多个单元行的布置。
在一些实施例中，所述一组指令集被配置为进一步使所述处理器：基于所述集成电路的性能要求，确定沿着所述第二方向布置的所述第一多个单元行的数量与所述第二多个单元行的数量的比率。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路结构，包括：
第一多个单元行，在第一方向上延伸，所述第一多个单元行的每个单元行均具有第一行高度并且包括设置在其中的多个第一单元；以及
第二多个单元行，在所述第一方向上延伸，所述第二多个单元行的每个单元行均具有与所述第一行高度不同的第二行高度，并且包括设置在其中的多个第二单元，
其中，所述多个第一单元包括第一多个有源区域，所述第一多个有源区域的每个有源区域均在所述第一方向上连续地延伸横跨所述多个第一单元，并且，所述多个第二单元包括第二多个有源区域，所述第二多个有源区域的每个有源区域均在所述第一方向上连续地延伸横跨所述多个第二单元。
2.根据权利要求1所述的集成电路结构，其中，所述第一多个有源区域的第一数量与所述第一行高度相关，并且所述第二多个有源区域的第二数量与所述第二行高度相关。
3.根据权利要求2所述的集成电路结构，其中，所述第一数量与所述第二数量不同。
4.根据权利要求1所述的集成电路结构，其中，所述第一多个有源区域和所述第二多个有源区域的每个有源区域均包括具有鳍形结构的区域。
5.根据权利要求1所述的集成电路结构，其中，所述第一多个单元行和所述第二多个单元行沿着垂直于所述第一方向的第二方向以交替配置布置。
6.根据权利要求1所述的集成电路结构，其中，根据所述第一多个单元行的数量与所述第二多个单元行的数量之间的比率，沿着垂直于所述第一方向的第二方向混合所述第一多个单元行和所述第二多个单元行。
7.根据权利要求6所述的集成电路结构，其中，所述比率是以下比率中的一个：1/2、1/3、1/4、2/3、3/2、2/1、3/1、4/1和1/1。
8.一种集成电路结构，包括：
多个第一单元，每个第一单元均具有第一单元高度，其中，第一单元行中的所述多个第一单元中的第一子集沿着第一方向设置；以及
多个第二单元，每个第二单元均具有与所述第一单元高度不同的第二单元高度，其中，与所述第一单元行不同的第二单元行中的所述多个第二单元的第二子集沿着所述第一方向设置，
其中，所述多个第一单元的每个第一单元均包括第一多个有源区域，所述第一多个有源区域的每个有源区域均连续地延伸横跨所述多个第一单元的第一子集，并且，所述多个第二单元的每个第二单元均包括第二多个有源区域，所述第二多个有源区域的每个有源区域均连续地延伸横跨所述多个第二单元的第二子集。
9.根据权利要求8所述的集成电路结构，其中，所述第一多个有源区域的第一数量与所述第一单元高度相关，并且所述第二多个有源区域的第二数量与所述第二单元高度相关。
10.根据权利要求8所述的集成电路结构，其中，所述第一多个有源区域的第一数量与所述第二多个有源区域的第二数量不同。
11.根据权利要求8所述的集成电路结构，其中，所述第一多个有源区域和所述第二多个有源区域均包括具有鳍形结构的区域。
12.根据权利要求8所述的集成电路结构，其中，所述多个第一单元的第三子集沿着所述第一方向设置在与所述第一单元行和所述第二单元行不同的第三单元行中，以及所述多个第二单元的第四子集沿着所述第一方向设置在与所述第一单元行和所述第二单元行不同的第四单元行中。
13.根据权利要求12所述的集成电路结构，其中，所述第一单元行、所述第二单元行、所述第三单元行和所述第四单元行沿着垂直于所述第一方向的第二方向以交替配置布置。
14.一种集成电路设计系统，包括：
非暂时性存储介质，编码有一组指令；以及
硬件处理器，与所述非暂时性存储介质通信连接并且被配置为执行所述一组指令，所述一组指令被配置为使得所述硬件处理器：
提供包括多个第一单元的第一库，每个第一单元均包括沿着第一方向连续延伸的第一多个有源区域；
提供包括多个第二单元的第二库，每个第二单元均包括沿着第一方向连续延伸的第二多个有源区域，其中，所述第一多个有源区域和所述第二多个有源区域的相应数量彼此不同；
从所述第一库中检索所述多个第一单元的第一子集和/或从所述第二库中检索所述多个第二单元的第二子集；和
将沿着所述第一方向延伸的所述多个第一单元的第一子集置于第一多个单元行中和/或将沿着所述第一方向延伸的所述多个第二单元的第二子集置于第二多个单元行中。
15.根据权利要求14所述的集成电路设计系统，其中，所述第一多个有源区域的第一数量与所述多个第一单元的第一单元高度相关，并且所述第二多个有源区域的第二数量与所述多个第二单元的第二单元高度相关。
16.根据权利要求14所述的集成电路设计系统，其中，所述第一多个有源区域和所述第二多个有源区域均包括具有鳍形结构的区域。
17.根据权利要求14所述的集成电路设计系统，其中：
在所述第一多个单元行的每行中，所述多个第一单元的第一子集的相应的第一多个有源区域连续地延伸横跨所述多个第一单元的第一子集，以及
在所述第二多个单元行的每行中，所述多个第二单元的第二子集的相应的第二多个有源区域连续地延伸横跨所述多个第二单元的第二子集。
18.根据权利要求14所述的集成电路设计系统，其中，所述一组指令被配置为进一步使所述硬件处理器：
沿着垂直于所述第一方向的第二方向放置所述第一多个单元行和所述第二多个单元行，以形成集成电路的布局。
19.根据权利要求18所述的集成电路设计系统，其中，所述一组指令被配置为进一步使所述处理器：
基于所述集成电路的性能要求，确定沿着所述第二方向的所述第一多个单元行和所述第二多个单元行的布置。
20.根据权利要求19所述的集成电路设计系统，其中，所述一组指令集被配置为进一步使所述处理器：
基于所述集成电路的性能要求，确定沿着所述第二方向布置的所述第一多个单元行的数量与所述第二多个单元行的数量的比率。
CN201811432814.7A 2017-11-28 2018-11-28 集成电路及其设计系统 Active CN110046369B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591358P 2017-11-28 2017-11-28
US62/591,358 2017-11-28
US16/196,434 US11152348B2 (en) 2017-11-28 2018-11-20 Integrated circuit with mixed row heights
US16/196,434 2018-11-20

Publications (2)

Publication Number Publication Date
CN110046369A CN110046369A (zh) 2019-07-23
CN110046369B true CN110046369B (zh) 2022-10-18

Family

ID=66442702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811432814.7A Active CN110046369B (zh) 2017-11-28 2018-11-28 集成电路及其设计系统

Country Status (5)

Country Link
US (1) US11152348B2 (zh)
KR (1) KR102168353B1 (zh)
CN (1) CN110046369B (zh)
DE (1) DE102018129324A1 (zh)
TW (1) TWI691073B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102495912B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US11080453B2 (en) * 2018-10-31 2021-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit fin layout method, system, and structure
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
US11682665B2 (en) * 2019-06-19 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor layout with different row heights
DE102020121306A1 (de) 2019-12-27 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Rundum-gate-feldeffekttransistoren in integrierten schaltungen
US11444089B2 (en) * 2019-12-27 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around field effect transistors in integrated circuits
US11803682B2 (en) * 2020-01-22 2023-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions
US11709985B2 (en) * 2020-01-22 2023-07-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cells with combined active region
US11256844B2 (en) * 2020-01-31 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cell row arrangement in regions of integrated circuit layout
US20210240900A1 (en) * 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including combination rows and method and system for generating layout diagram of same
CN113284888A (zh) * 2020-02-20 2021-08-20 三星电子株式会社 半导体单元块和计算机实现方法
US11552067B2 (en) * 2020-02-20 2023-01-10 Samsung Electronics Co., Ltd. Semiconductor cell blocks having non-integer multiple of cell heights
US11151297B2 (en) 2020-02-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple fin count layout, method, system, and device
DE102020127090A1 (de) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfinnenlayout, verfahren, system und bauelement
US11527527B2 (en) * 2020-05-21 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tap cell, integrated circuit structure and forming method thereof
US11355395B2 (en) * 2020-05-22 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit in hybrid row height structure
TWI790619B (zh) * 2020-05-26 2023-01-21 台灣積體電路製造股份有限公司 積體電路結構
US11515308B2 (en) 2020-06-12 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with hybrid cell design
KR20220003360A (ko) 2020-07-01 2022-01-10 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220003363A (ko) 2020-07-01 2022-01-10 삼성전자주식회사 다중 높이 셀을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220023897A (ko) 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치
US20220100938A1 (en) * 2020-09-29 2022-03-31 Taiwan Semiconductor Manufacturing Company Limited Flexible Cell Height Layout Architecture
US20220115405A1 (en) * 2020-10-08 2022-04-14 Qualcomm Incorporated Heterogeneous height logic cell architecture
KR20220048666A (ko) 2020-10-13 2022-04-20 삼성전자주식회사 비대칭적인 파워 라인을 포함하는 집적 회로 및 이를 설계하는 방법
KR20220058783A (ko) 2020-10-30 2022-05-10 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035639A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 集成电路及其设计方法
CN103956332A (zh) * 2014-05-05 2014-07-30 格科微电子（上海）有限公司 用于提升走线资源的集成电路结构及方法
CN107342282A (zh) * 2016-05-03 2017-11-10 台湾积体电路制造股份有限公司 集成电路及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8648403B2 (en) * 2006-04-21 2014-02-11 International Business Machines Corporation Dynamic memory cell structures
US7989849B2 (en) * 2006-11-15 2011-08-02 Synopsys, Inc. Apparatuses and methods for efficient power rail structures for cell libraries
KR101108711B1 (ko) 2007-08-23 2012-01-30 삼성전자주식회사 액티브 패턴 구조물 및 그 형성 방법, 비휘발성 메모리소자 및 그 제조 방법.
US8631383B2 (en) * 2008-06-30 2014-01-14 Qimonda Ag Integrated circuits, standard cells, and methods for generating a layout of an integrated circuit
JP5552775B2 (ja) * 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US8261229B2 (en) * 2010-01-29 2012-09-04 Xilinx, Inc. Method and apparatus for interconnect layout in an integrated circuit
US8451026B2 (en) * 2011-05-13 2013-05-28 Arm Limited Integrated circuit, method of generating a layout of an integrated circuit using standard cells, and a standard cell library providing such standard cells
US8788998B2 (en) 2012-12-21 2014-07-22 Broadcom Corporation Non-integer height standard cell library
US9501600B2 (en) 2013-05-02 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells for predetermined function having different types of layout
JP6136593B2 (ja) 2013-06-03 2017-05-31 株式会社リコー スタンダードセルのレイアウト方法、スタンダードセルのレイアウトプログラム、および半導体集積回路
US9547034B2 (en) * 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
KR102083492B1 (ko) * 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
KR102152772B1 (ko) 2013-11-18 2020-09-08 삼성전자 주식회사 레이아웃 디자인 시스템, 레이아웃 디자인 방법, 및 이를 이용하여 제조된 반도체 장치
TWI656622B (zh) * 2014-09-23 2019-04-11 聯華電子股份有限公司 積體電路佈局結構
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US10157254B2 (en) * 2015-12-29 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques based on electromigration characteristics of cell interconnect

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035639A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 集成电路及其设计方法
CN103956332A (zh) * 2014-05-05 2014-07-30 格科微电子（上海）有限公司 用于提升走线资源的集成电路结构及方法
CN107342282A (zh) * 2016-05-03 2017-11-10 台湾积体电路制造股份有限公司 集成电路及其制造方法

Also Published As

Publication number Publication date
CN110046369A (zh) 2019-07-23
DE102018129324A1 (de) 2019-05-29
TW201926688A (zh) 2019-07-01
US20190164949A1 (en) 2019-05-30
US11152348B2 (en) 2021-10-19
TWI691073B (zh) 2020-04-11
KR102168353B1 (ko) 2020-10-23
KR20190062312A (ko) 2019-06-05

Similar Documents

Publication Publication Date Title
CN110046369B (zh) 集成电路及其设计系统
US11282829B2 (en) Integrated circuit with mixed row heights
US9691764B2 (en) FinFET cell architecture with power traces
US10990722B2 (en) FinFET cell architecture with insulator structure
US6407434B1 (en) Hexagonal architecture
US9378320B2 (en) Array with intercell conductors including nanowires or 2D material strips
US20160335387A1 (en) Design Tools For Converting a FinFet Circuit into a Circuit Including Nanowires and 2D Material Strips
EP3186734A2 (en) Arrays with compact series connection for vertical nanowires realizations
Nasiri et al. Multiple dice working as one: CAD flows and routing architectures for silicon interposer FPGAs
CN113299642B (zh) 集成电路结构
TW201824045A (zh) 對電源-接地胞元群組進行分割的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant